JP2639363B2 - 半導体記憶装置の製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、微細であってかつ蓄積
容量が大きな半導体記憶装置の製造方法に関する。特に
高集積化に好適なダイナミックランダムアクセスメモリ
（ＤＲＡＭ）に関する。

【０００２】

【従来の技術】ＤＲＡＭ（Ｄynamic Ｒansom Ａccess
Ｍemory）は、３年で４倍という集積度向上を実現して
きており、既にメガビットメモリの量産が始まってい
る。この高集積化は、素子寸法を微細化することで達成
されてきた。しかし、微細化に伴う蓄積容量の減少のた
めに、信号対雑音（ＳＮ）比の低下や、α線の入射によ
る信号反転等の弊害が顕在化し、信頼性の維持が課題と
なっている。

【０００３】このため、蓄積容量を増加させることがで
きる。メモリセルとして、特公昭６１−５５５２８号に
記載されているように、蓄積容量部の一部をスイッチ用
トランジスタや素子間分離酸化膜上に積み上げた、積層
容量型セル（ＳＴＣ：ＳＴacked Ｃapacitor）が、従来
の平面型キャパシタに代わるものとして期待されるよう
になってきた。

【０００４】従来のＳＴＣセルの平面レイアウト図を図
２に示す。

【０００５】ここで、（２.１）がスイッチ用トランジ
スタのチャネル領域や不純物拡散層が作られるアクティ
ブ領域であり、（２.２）がスイッチ用トランジスタの
ゲート電極となるワード線、（２.３）が、ビット線
（２.８）と基板の拡散層を接触させるためのビット線
コンタクト孔、（２.４）がビット線と拡散層を接続さ
せるパッドとなる導体層、（２.５）が、蓄積容量下部
電極（２.６）と拡散層を接続させるための蓄積容量コ
ンタクト孔、（２.７）がプレート電極、（２.８）がビ
ット線である。

【０００６】このＳＴＣセルは、（２.６）の蓄積容量
部をワード線の上にまで延在させることができるため、
基板表面のみを蓄積容量部として利用する平面型セルに
比べて、はるかに大きな蓄積容量が実現でき、メガビッ
トＤＲＡＭに用いられる微小なセル面積でも、回路動作
上充分な蓄積容量を確保することが可能となる。一方、
従来の平面型セルでは、これと同じ大きさのセル面積で
は、絶縁膜を薄くしても、容量の達成はむずかしい。

【０００７】

【発明が解決しようとする課題】しかし、このＳＴＣセ
ルにも下記で説明するような様々な問題がある。これ
を、図４の断面構造を用いて詳細に説明する。このＳＴ
Ｃセルは、次のような工程を経て作製される。まず、単
結晶半導体基板（４.１）上に、各々の素子を電気的に
分離するための比較的厚い酸化膜（４.２）を、公知の
熱酸化法を用いて成長させる。膜厚は１００〜１０００
ｎｍ程度である。次に、スイッチ用トランジスタのゲー
ト絶縁膜（４.３）を、これも公知の熱酸化法を用いて
成長させる。膜厚は素子寸法の微細化とともに薄くな
り、１０〜５０ｎｍのものが使われている。ワード線
（４.４）として不純物を含む多結晶シリコンを堆積さ
せ、それを、公知のホトリソグラフ法やドライエッチ法
を用いて加工する。さらに、この加工したワード線をマ
スクとして、基板（４.１）と導電型の違う不純物を公
知のイオン打ち込み法で導入し、不純物拡散層（４.
５）を形成する。不純物拡散層を活性化させるために熱
処理が必要なのは言うまでもない。次に、電荷蓄積容量
部（４.７）を形成するために、基板内の不純物拡散層
に接触するように、同じ導電型の多結晶シリコン（４.
７）を公知のＣＶＤ（Ｃhemical Ｖapor Ｄeposition）
法を用いて堆積する。この多結晶シリコン（４.７）
は、図２の平面図からも明らかなように、ワード線
（４.４）や、素子間分離膜（４.２）上にも形成される
ため、蓄積容量部の面積が増加し、その結果、大きな蓄
積容量を確保することができる。

【０００８】また、この際、多結晶シリコンは、ビット
線（４.１１）と不純物拡散層とのコンタクト孔（（図
２の２.３）が形成される場所にも同時に形成される。
このため、ワード線間の間隔が小さくても、この多結晶
シリコン層（図２の２.４）を介することによって、ビ
ット線（４.１１）とワード線（４.４）の電気的ショー
トの危険なく、拡散層との接続が行なえる。なお、ここ
で（４.６）（４.１０）は層間絶縁膜である。

【０００９】しかし、従来構造のＳＴＣセルでは、プレ
ート電極（４.９）の加工時に、パッド導体層（２.４）
を露出させなければならない。これは、この場所を通し
てビット線（４.１１）とパッド導体層が接触しなけれ
ばならないからである。このため、プレート電極の加工
に際して、パッド導体層が削られないようにするため、
パッド導体層の表面にも形成される非常に薄いキャパシ
タ絶縁膜（４.８）で、プレートのドライエッチング加
工を止めるという高度な技術が必要となる。

【００１０】このような製造上の問題に加えて、このセ
ル構造ではセル面積を小さくするのは難かしいという本
質的な問題がある。これは、プレート電極（４.９）と
パッド導体層（２.４）とが接触しないようにするた
め、充分な間隔を確保しておかなければならない点に起
因している。このパッド導体層（２.４）を削除するこ
とも可能であるが、その場合は、ビット線（４.１１）
とワード線（４.４）の短絡を防ぐためにワード線の間
隔を広げなければならず、同様にセル面積の縮少は難か
しくなる。

【００１１】以上のように、従来のＳＴＣ構造ではセル
面積の縮少自体が難しく、４メガビット以上の超高集積
ＤＲＡＭでは、この従来ＳＴＣでは対応できない。

【００１２】これらの問題を解決するＳＴＣ構造とし
て、実開昭５５−１７８８９４号に述べられているもの
がある。図３が、そこに述べられているＳＴＣセルの平
面レイアウト図を示したものである。簡単化するため
に、メモリ部コンタクト孔（３.４）の上に配置される
蓄積容量下部電極や、プレート電極は省略してある。

【００１３】この構造の特徴は、アクティブ領域（３.
１）において、メモリ部コンタクト孔（３.４）が開口
する部分の上には、ビット線（３.５）のビット線幅Ｂ
ｄで規定され略直線状となっている主要部分の延長上の
領域が重ならないようにしてある点である。もちろん、
ビット線（３.５）を曲げることにより、主要部分の延
長上の領域から外れたところでコンタクト孔（３.３）
を通して、基板の不純物拡散層と接触している。そし
て、蓄積容量部はビット線の形成後に作るようにする。
こうすると、プレート電極の形成に際して、図２，図４
に示したような、ビット線コンタクト部を露出させる必
要がない。

【００１４】すなわち、プレート電極はメモリセル部を
被うだけで良い。

【００１５】このようなセル構造によって、セル面積を
小さくしながらも、蓄積容量下部電極の面積がプレート
電極の加工に制限されなくなるため、大きな蓄積容量を
実現できる。

【００１６】しかし、この構造においても、平行に配置
されたビット線（３.５）とアクティブ領域（３.１）
が、重ならないようにしただけでは、ビット線間の距離
を縮めるのは非常に困難である。図３に示すレイアウト
では、ビット線間隔が広くなり、セル面積の縮少には限
界がある。

【００１７】以上のことから、本発明の目的は、さらに
メモリ面積を縮小した半導体記憶装置の製造方法を提供
することにある。

【００１８】なお、蓄積容量部がビット線の上に形成さ
れた構成は、特開昭５９−２３１８５１号公報、特開昭
６２−１４５７６５号公報、特開平１−１３７６６６号
公報、特開平１−１４３３５１号公報などに開示されて
いる。

【００１９】

【課題を解決するための手段】本発明の半導体記憶装置
の製造方法では、半導体基板の第１導電型の第１の領域
にゲート絶縁膜(6.3)を形成する第１の工程と、上記ゲ
ート絶縁膜の上にワード線(6.4)を形成する第２の工程
と、上記ワード線のまわりに自己整合的に第１の絶縁膜
(6.5)を形成する第３の工程と、上記第１導電型とは異
なる第２導電型の不純物を上記第１の領域に導入するこ
とによりソース及びドレインとなる不純物領域(6.6)を
形成する第４の工程と、上記第１の領域上に第２の絶縁
膜(6.7)を形成する第５の工程と、上記ソース及びドレ
インとなる不純物領域の一方の上の上記第２の絶縁膜を
除去する第６の工程と、上記ソース及びドレインとなる
不純物領域の上記一方に電気的に接続されるビット線
(6.8)を形成する第７の工程と、上記ビット線のまわり
に自己整合的に第３の絶縁膜(6.9)を形成する第８の工
程と、上記ソース及びドレインとなる不純物領域の他方
の上の上記第２の絶縁膜を除去する第９の工程と、上記
ソース及びドレインとなる不純物領域の他方に電気的に
接続される蓄積容量の下部電極(6.11)を形成し、該下部
電極の表面にキャパシタ絶縁膜(6.12)を形成し、該キャ
パシタ絶縁膜の上にプレート電極(6.13)を形成する第１
０の工程とを具備することを特徴とする。

【００２０】

【作用】ワード線とビット線を自己整合的に絶縁するこ
とにより、それに囲まれるメモリ部コンタクト領域も自
己整合的に形成できる。

【００２１】

【実施例】まず、図１と図５により本発明の概要を説明
する。

【００２２】図１は、本発明のメモリセルの平面図を示
したものである。略直線状に形成され所定のビット線幅
(Bd)で規定された主要部分を有するビット線におけるそ
の主要部分がビット線コンタクト孔(1.3)の部分と重な
っている。本発明では、直交するワード線（１.２）と
ビット線（１.４）に対して、アクティブ領域（１.１）
の主要部分はどちらとも平行にならないようになってい
る。本発明では、最も稠密にアクティブ領域を配置する
ため、ワード線とビット線に対して４５度になるように
配置し、かつ、メモリ部コンタクト孔（１.５）が開口
する部分のみを、ビット線に対して平行に配置した。し
かも、ひとつのアクティブ領域に最隣接する４つのアク
ティブ領域とは、その主要部分が直交するようにした。
なお、この図１に示した平面レイアウト図を単位とし、
これを多数回繰り返し配置することで、メモリアレーが
構成される。

【００２３】図５は、本発明のＳＴＣ構造の断面図を示
したものである。本発明では、アクティブ領域がワード
線・ビット線に対して斜めに配置されているため、その
断面図としては、一対のメモリ部コンタクト孔（１.
５）の中心を結ぶ線で切ったものを用いる。

【００２４】本発明でのアクティブ領域は、単に斜めに
なっているだけであり、その形成方法は従来となんら変
わる所はない。

【００２５】図１に示した本発明では、ワード線はアク
ティブ領域に対して傾いているが、そのゲート長は最短
距離で決まる。

【００２６】なお、このワード線は、（５.６）に示し
た層間絶縁膜によって、自己整合的に他の導体層から絶
縁されるようにする。なお、この断面図ではソース・ド
レインは単純な不純物拡散層構造となっているが、公知
の電界緩和型のソース・ドレイン拡散層構造にすること
も可能である。

【００２７】次に、ビット線（５.７）を形成し、これ
も、ワード線（５.４）と同様に、絶縁膜（５.８）を用
いて自己整合的に絶縁する。図５の断面図では、図４の
パッド導体層（２.４）と同じ形状でビット線（５.７）
が存在する。

【００２８】このように、ワード線とビット線で格子を
作ると、図１の平面レイアウト図から明らかなように、
ワード線とビット線の作る谷間に、アクティブ領域
（１.１）の一対の拡散層が、表面を表わすようにな
る。この上に、蓄積容量部の下部電極（１.６と５.９）
を形成する。さらに、この下部電極を加工した後、キャ
パシタ絶縁膜（５.１０）を作り、その上に、プレート
電極（５.１１）を作る。当然のことながら、プレート
電極はメモリアレー上では、図２，図４で示したような
加工は行う必要がない。なお、（５.１２）はプレート
電極（５.１１）上の層間絶縁膜であり、この上にＡｌ
などが配線されるが、ここでは省略してある。

【００２９】このようなアクティブ領域形状と配列にす
ることで、図３に示した従来構造で問題となるビット線
（３.５）間のレイアウト上の干渉がなくなり、ビット
線ピッチを大巾に縮少できる。すなわち、従来構造で
は、メモリ部コンタクト孔（３.４）の片側だけをビッ
ト線（３.５）が通っているが、本発明の図１では、メ
モリ部コンタクト孔（１.５）は２本のビット線（１.
４）に囲まれている。

【００３０】また、前述したように、ワード線（１.
２）とビット線（１.４）の両方を、自己整合的に他の
導体層と絶縁することにより、ワード線ピッチが縮まる
だけでなく、蓄積容量部（１.６と５.９）が基板と接触
するメモリ部コンタクト孔（１.５）は、自己整合的に
開口できるようになる。

【００３１】上記メモリセルの構成により、４メガビッ
ト以上の超高集積ＤＲＡＭを実現できる微小面積のメモ
リセルが図１に示したように構成できる。

【００３２】しかも、蓄積容量下部電極（１.６と５.
９）は、図２の従来型ＳＴＣ構造と違って、上層にくる
プレート電極（１.７と５.１１）の加工に面積的な制限
を受けないため、最小加工スペースで、均等に配置する
ことができる。また、本発明のＳＴＣ構造では、ビット
線は電位が固定されたビット線や、蓄積容量部の導体層
によって完全に被われるため、ビット線間の線間容量が
大巾に減少し、メモリのアレー雑音が従来構造に比べて
減少するという効果もある。

【００３３】つぎに、本発明を第１から第５の実施例に
基づき詳細に説明する。

【００３４】（実施例１）以下、本発明の第１の実施例
を図６（ａ）〜図９（ｂ）までを用いて説明する。

【００３５】まず、図６（ａ）に示したように、第１導
電型の単結晶半導体基板（６.１）上に、各々の素子を
電気的に分離する素子間分離膜（６.２）と、ゲート絶
縁膜（６.３）を公知の熱酸化法を用いて成長させる。
素子間分離膜は２００〜１０００ｎｍの範囲で、また、
ゲート絶縁膜は１０〜２０ｎｍの範囲で成長させた。な
お、メガビットレベルのＤＲＡＭでは、アクティブ領域
の幅と素子間分離領域の幅が各々サブミクロンメータと
なるため、いわゆる、バーズビークの延びを抑える改良
ＬＯＣＯＳ法を用いている。この表面に、図６（ｂ）に
示したようにワード線（６.４）を形成する。本実施例
では、ワード線の材料として不純物を含む多結晶シリコ
ンを用いたが、多結晶シリコンとシリサイドの積層膜で
あるポリサイドや、タングステン等に代表される高融点
金属を用いることもできる。このワード線は、自己整合
的に層間絶縁膜（６.５）で被われるようにする。すな
わち、ワード線となる多結晶シリコンを加工する際、こ
の上に堆積させた絶縁膜をマスクとして加工し、露出し
た側壁は、さらにその上に堆積させた絶縁膜を異方性ド
ライエッチした時に残る側壁絶縁膜で被うという方法で
ある。

【００３６】このワード線をマスクにして、基板とは導
電型の異なる不純物をイオン打ち込みし、不純物拡散層
（６.６）を形成する。そして、不純物を活性化するた
めに、８００〜１０００℃での熱処理を行う。なお、こ
の断面では従来のシングルドレイン構造になっている
が、公知の電界緩和型ドレイン構造を用いても良い。

【００３７】また、本実施例では、不純物拡散層は、イ
オン打込み法を用いて形成したが、下記に述べるビット
線（６.８）や、蓄積容量部（６.１１）から、不純物を
柱させるという方法も行った。この方法を用いるとイオ
ン打込み法で問題となる欠陥の発生がまったく無く、リ
ーク電流の少ない接合が実現でき、メモリの記憶保持特
性が向上する。

【００３８】次に、図７（ａ）のように、表面全体に公
知のＣＶＤ法を用いて絶縁膜（６.７）を堆積させ、ビ
ット線が基板の拡散層と接触する部分のみ、公知のホト
リソグラフ法とドライエッチ法を用いて開口する（図１
の１.３）。この絶縁膜（６.７）は、次の工程でビット
線を加工する際の下地となり、基板表面が露出したり、
素子間分離膜（６.２）が削られるのを防ぐ役割があ
る。膜厚はビット線加工時の下地との選択比で決まる
が、本実施例では２０〜１００ｎｍとした。

【００３９】次に、図７（ｂ）に示したように、ビット
線（６.８）を形成する。このビット線は、（６.９）の
絶縁膜と一緒に加工する。本発明では、このビット線の
形成後に、高温熱処理を必要とする蓄積容量部を作るた
め、ビット線材料としてはその熱処理に耐えるものを用
いる。また、抵抗が低いことも必要条件である。そこ
で、本実施例では、ポリサイドやタングステンを用い
た。この上に、さらに絶縁膜を堆積させ、公知のドライ
エッチ法を用いることにより、図７（ｂ）で露出した、
ビット線の側壁を被う（図７（ｃ））。

【００４０】ここまで行うと、図１のメモリ部コンタク
ト孔（１.５）を開口する領域は、互いに絶縁されたワ
ード線とビット線に囲まれるようになる。このアクティ
ブ領域上の薄い酸化膜を除去することによって、蓄積容
量部と接触する拡散層を露出させることができる。な
お、本実施例では、図８（ａ）に示したように、蓄積容
量部を加工する際の下地となる１０〜１００ｎｍ程度の
絶縁膜６.１０を堆積させ、その拡散層領域のみを露出
させた。このように、ワード線とビット線を自己整合的
に絶縁することにより、それに囲まれるメモリ部コンタ
クト領域も、自己整合的に形成できるのが、本発明の特
徴のひとつである。

【００４１】次に、図８（ｂ）のように、不純物拡散層
と同じ導電型の蓄積容量の下部電極（６.１１）を形成
し、この表面にキャパシタ絶縁膜（６.１２）を３〜１
０ｎｍ程度形成する。本実施例では、下部電極として不
純物を含む多結晶シリコンを用いたが、タングステンの
ような金属でも良い。また、キャパシタ絶縁膜として
は、多結晶シリコン表面に成長させた熱酸化膜や、酸化
膜と窒化膜の積層膜、または、Ｔａ₂Ｏ₅などの高誘電率
絶縁膜を使うことができる。

【００４２】この上に、図９（ａ）のように、プレート
電極（６.１３）を堆積させて、メモリセルの蓄積容量
部を完成させる。このプレート電極をメモリセル上で加
工する必要がないのも、本発明の特徴のひとつである。
このプレートの材料としては、多結晶シリコンやタング
ステンなどを使う。

【００４３】最後に、図９（ｂ）のように層間絶縁膜
（６.１４）を形成し、その上にＡｌ配線（６.１５）を
作りメモリセルを完成する。

【００４４】（実施例２）図１０は、本発明の第２の実
施例を示したものである。この構造の特徴は、アクティ
ブ領域内に形成した不純物拡散層の上にのみ、選択的に
導体層（７.７）を成長させたものである。前述したよ
うに、本発明の特徴のひとつは、ワード線とビット線を
自己整合的に絶縁した点にある。このため、図１のコン
タクト孔（１.３）や、メモリ部コンタクト孔（１.５）
の実質的な大きさは、側壁絶縁膜の膜厚によって決ま
り、広い意味での自己整合プロセスでコンタクト孔が開
口できる。

【００４５】しかし、メモリ部コンタクト孔のように、
そのくぼみが深くなるものについては、ビット線の加工
の際に、下層のワード線が露出する危険性がある。そこ
で、本実施例のように、拡散層領域をもちあげることに
よって、コンタクト孔を開口する際の加工が容易にな
る。

【００４６】この選択成長部は、図６（ｂ）に示したワ
ード線（６.４）の加工が終了した後に行う。本実施例
では公知のＣＶＤ法を用いて、多結晶シリコンを成長さ
せた。

【００４７】ここで（７.１）は半導体基板、（７.２）
は素子間分離膜、(７.３）はゲート絶縁膜、(７.４）は
ワード線、(７.５），(７.８），(７.１０），（７.１
１）は層間絶縁膜、（７.６）は不純物拡散層、（７.
７）は選択成長部、（７.９）はビット線、（７.１２）
は蓄積容量下部電極、（７.１３）はキャパシタ絶縁
膜、（７.１４）はプレート電極である。

【００４８】（実施例３）図１１（ａ)，(ｂ）は、本発
明の第３の実施例を示した工程図である。本発明では、
蓄積容量部がメモリセルの最上部に配置されるため、プ
レート電極は、メモリセル上では加工する必要がなくな
る。このため、蓄積容量部の形状がプレート電極の加工
に影響を及ぼすことはない。この特徴を生かし、蓄積容
量部を大きくできるようにしたのが本実施例である。そ
こで、図１１（ａ）のように、蓄積容量部（８.９）の
表面に絶縁膜（８.１０）を形成し、一緒に加工する。
次に、この表面に、再び導体層を堆積し、これを異方性
ドライエッチすると、図１１（ｂ）に示したように側壁
に残る（８.１１）。この側壁の分だけ容量の増加が実
現できる。この実施例によって、実施例１の構造に比べ
て、２０〜３０％の容量増加が実現できる。

【００４９】ここで、（８.１）は半導体基板、（８.
２）は素子間分離膜、（８.３）はゲート絶縁膜、（８.
４）はワード線、（８.５），（８.８）は層間絶縁膜、
（８.６）は不純物拡散層、（８.７）はビット線、
（８.９）は蓄積容量下部電極、（８.１０）は絶縁膜、
（８.１１）は下部電極側壁部、（８.１２）はキャパシ
タ絶縁膜（８.１３）はプレート電極である。

【００５０】（実施例４）図１２は、本発明の第４の実
施例を示したものである。本実施例では、ビット線
（９.７）と他の導体層との線間容量を小さくするため
に、ビット線（９.７）の形成後に、全体を導体層（９.
９）で被り、その導体層をある電位に固定しようとする
ものである。この導体層（９.９）の形成も、ワード線
やビット線の形成方法と同じように、メモリ部コンタク
ト孔の開口時に、自己整合的に絶縁されるようにする。
これによって、余分なマスクを追加することなく、中間
導体層の形成が行える。

【００５１】ここで、（９.１）は半導体基板、（９.
２）は素子間分離膜、（９.３）はゲート酸化膜、（９.
４）はゲート電極、（９.５），（９.８），（９.１
０），（９.１１）は層間絶縁膜、（９.６）は不純物拡
散層、（９.７）はビット線、（９.９）は中間導体層、
（９.１２）は蓄積容量下部電極、（９.１３）はキャパ
シタ絶縁膜、（９.１４）はプレート電極である。

【００５２】（実施例５）図１３は、本発明の第５の実
施例を示したものである。本発実施例では、蓄積容量を
さらに増加させるために、蓄積容量下部電極（１０.
９）の側面にくぼみを設けたものである。これを作るた
めには、まず、下部電極の下地となる導電層を堆積させ
た後に、絶縁膜を堆積させ、下地層の上にのみコンタク
ト孔を開口する。そして、上層となる導体層を堆積させ
て、中間に存在する絶縁膜層ともに図１３のように加工
した後、２層の導体層ではさまれた絶縁膜のみを除去す
る。これによって、中間にくぼみが形成される。その
後、キャパシタ絶縁膜（１０.１０）とプレート電極
（１０.１１）を形成するが、ＣＶＤ法を用いることに
より、狭いすき間もうめることができる。ここで、（１
０.１）は半導体基板、（１０.２）は素子間分離膜、
（１０.３）はゲート絶縁膜、（１０.４）はワード線、
(１０.５），(１０.８）は層間絶縁膜、(１０.９）は蓄
積容量下部電極、（１０.１０）はキャパシタ絶縁膜、
（１０.１１）はプレート電極である。

【００５３】

【発明の効果】本発明によれば、１６メガビットレベル
のＤＲＡＭで必要とされる微少なメモリセルを、従来の
ホトリソグラフ法や、ドライエッチ法を用いて、容易に
作製することが可能となる。しかも、従来構造のＳＴＣ
と比べて、プレート電極の加工に、蓄積容量が影響され
ないため、最も稠密に蓄積容量部を配置することができ
る。この結果、微少なセル面積でも充分な容量を確保で
きるようになる。また、第２の実施例を用いると、２０
〜３０％増しの容量を達成することができ、この容量値
は、α線によるソフトエラーや、回路雑音等を考慮して
も、充分余裕のある値となる。

【００５４】本発明の第２の特徴は、蓄積容量部がビッ
ト線の上に形成されるため、蓄積容量やプレート電極
が、シールド線としての役割もはたす点である。このた
め、ビット線の線間容量が減少し、メモリアレー雑音が
大巾に減少する。さらには、この構造を実現するための
マスク枚数は従来構造のものとほとんど変わらないの
も、大きな特徴である。

【００５５】以上、本発明を用いることによって、メガ
〜数十メガビットレベルのＤＲＡＭで必要とされる面積
と、容量値を満足するメモリセルが実現可能となる。

【図面の簡単な説明】

【図１】本発明のメモリセルの平面図。

【図２】従来型ＳＴＣセルの第１の平面図。

【図３】従来型ＳＴＣセルの第２の平面図。

【図４】図２に示したＳＴＣセルの断面図。

【図５】本発明のメモリセルの断面図。

【図６】本発明の第１の実施例の工程図。

【図７】本発明の第１の実施例の工程図。

【図８】本発明の第１の実施例の工程図。

【図９】本発明の第１の実施例の工程図。

【図１０】本発明の第２の実施例の断面図。

【図１１】本発明の第３の実施例を示す工程図。

【図１２】本発明の第４の実施例を示す断面図。

【図１３】本発明の第５の実施例を示す断面図。

【符号の説明】

１.１…アクティブ領域、１.２…ワード線、１.３…コ
ンタクト孔、１.４…ビット線、１.５…メモリ部コンタ
クト孔、１.６…蓄積容量下部電極、１.７…プレート電
極、５.１…半導体基板、５.２…素子間分離膜、５.３
…ゲート絶縁膜、５.４…ワード線、５.６，５.８,５.
１２…層間絶縁膜、５.５…不純物拡散層、５.７…ビッ
ト線、５.９…蓄積容量下部電極、５.１０…キャパシタ
絶縁膜、５.１１…プレート電極。

フロントページの続き (72)発明者 久礼 得男 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 川本 佳史 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内

Claims (14)

(57)【特許請求の範囲】
1. 【請求項１】半導体基板の第１導電型の第１の領域にゲ
   ート絶縁膜を形成する第１の工程と、 上記ゲート絶縁
   膜の上にワード線を形成する第２の工程と、 上記ワード線のまわりに自己整合的に第１の絶縁膜を形
   成する第３の工程と、 上記第１導電型とは異なる第２導電型の不純物を上記第
   １の領域に導入することによりソース及びドレインとな
   る不純物領域を形成する第４の工程と、 上記第１の領域上に第２の絶縁膜を形成する第５の工程
   と、 上記ソース及びドレインとなる不純物領域の一方の上の
   上記第２の絶縁膜を除去する第６の工程と、 上記ソース及びドレインとなる不純物領域の上記一方に
   電気的に接続されるビット線を形成する第７の工程と、 上記ビット線のまわりに自己整合的に第３の絶縁膜を形
   成する第８の工程と、 上記ソース及びドレインとなる不純物領域の他方の上の
   上記第２の絶縁膜を除去する第９の工程と、 蓄積容量の下部電極を上記ビット線の上に形成し、該下
   部電極の表面にキャパシタ絶縁膜を形成し、該キャパシ
   タ絶縁膜の上にプレート電極を形成する第１０の工程と
   を具備することを特徴とする半導体記憶装置の製造方
   法。
2. 【請求項２】上記ワード線は、多結晶シリコンからなる
   ことを特徴とする請求項１に記載の半導体記憶装置の製
   造方法。
3. 【請求項３】上記ワード線は、多結晶シリコンとシリサ
   イドの積層膜からなることを特徴とする請求項１に記載
   の半導体記憶装置の製造方法。
4. 【請求項４】上記ワード線は、タングステンからなるこ
   とを特徴とする請求項１に記載の半導体記憶装置の製造
   方法。
5. 【請求項５】上記ソース及びドレインとなる不純物領域
   はイオン打込みにより形成されることを特徴とする請求
   項１乃至請求項４の何れかに記載の半導体記憶装置の製
   造方法。
6. 【請求項６】上記ビット線は、ポリサイドからなること
   を特徴とする請求項１乃至請求項５の何れかに記載の半
   導体記憶装置の製造方法。
7. 【請求項７】上記ビット線は、タングステンからなるこ
   とを特徴とする請求項１乃至請求項５の何れかに記載の
   半導体記憶装置の製造方法。
8. 【請求項８】上記下部電極は、多結晶シリコンからなる
   ことを特徴とする請求項１乃至請求項７の何れかに記載
   の半導体記憶装置の製造方法。
9. 【請求項９】上記下部電極は、タングステンからなるこ
   とを特徴とする請求項１乃至請求項７の何れかに記載の
   半導体記憶装置の製造方法。
10. 【請求項１０】上記キャパシタ絶縁膜は、酸化膜からな
    ることを特徴とする請求項１乃至請求項９の何れかに記
    載の半導体記憶装置の製造方法。
11. 【請求項１１】上記キャパシタ絶縁膜は、酸化膜と窒化
    膜の積層膜からなることを特徴とする請求項１乃至請求
    項９の何れかに記載の半導体記憶装置の製造方法。
12. 【請求項１２】上記キャパシタ絶縁膜は、Ｔａ₂Ｏ₅から
    なることを特徴とする請求項１乃至請求項９の何れかに
    記載の半導体記憶装置の製造方法。
13. 【請求項１３】上記プレート電極は、多結晶シリコンか
    らなることを特徴とする請求項１乃至請求項１２の何れ
    かに記載の半導体記憶装置の製造方法。
14. 【請求項１４】上記プレート電極は、タングステンから
    なることを特徴とする請求項１乃至請求項１２の何れか
    に記載の半導体記憶装置の製造方法。