JP2971972B2 - Ｉｃデバイスのコンデンサを形成する方法および半導体ｉｃのｄｒａｍセルを形成する方法 - Google Patents

Ｉｃデバイスのコンデンサを形成する方法および半導体ｉｃのｄｒａｍセルを形成する方法

Info

Publication number
JP2971972B2
JP2971972B2 JP3095057A JP9505791A JP2971972B2 JP 2971972 B2 JP2971972 B2 JP 2971972B2 JP 3095057 A JP3095057 A JP 3095057A JP 9505791 A JP9505791 A JP 9505791A JP 2971972 B2 JP2971972 B2 JP 2971972B2
Authority
JP
Japan
Prior art keywords
forming
insulating layer
layer
charge storage
polycrystalline silicon
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP3095057A
Other languages
English (en)
Other versions
JPH05326872A (ja
Inventor
トゥシウ・チウ・チャン
フランク・ランドルフ・ブライアント
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
ESU TEII MAIKUROEREKUTORONIKUSU Inc
Original Assignee
ESU TEII MAIKUROEREKUTORONIKUSU Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ESU TEII MAIKUROEREKUTORONIKUSU Inc filed Critical ESU TEII MAIKUROEREKUTORONIKUSU Inc
Publication of JPH05326872A publication Critical patent/JPH05326872A/ja
Application granted granted Critical
Publication of JP2971972B2 publication Critical patent/JP2971972B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/911—Light sensitive array adapted to be scanned by electron beam, e.g. vidicon device

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、ＩＣデバイスのコン
デンサおよびＤＲＡＭセルを形成する方法に関するもの
である。
【０００２】
【従来の技術】ダイナミック・ランダム・アクセス・メ
モリ（ＤＲＡＭ）は、単一のトランジスタと１個のコン
デンサを持つセルを使って形成される。デバイス性能を
増すためには、コンデンサの容量をできるだけ大きくす
べきである。これは、コンデンサの板面積を増し、板と
板の間隔を狭くし、或は板間の誘電体の誘電定数を増す
ことによって達成できる。
【０００３】誘電体の誘電定数を入手できるもののうち
で最高にしかつ板の間隔を最短にすると、コンデンサの
板面積を増すことによって容量が増される。従って、コ
ンデンサは、ＤＲＡＭの面積で出来るだけ大きいスペー
スを占めるべきである。しかしながら、デバイスの密度
を高くするには、個々のセルのサイズを出来るだけ小さ
くする必要がある。これはコンデンサの板面積を狭く
し、もって容量を小さくする。
【０００４】セルのサイズを最小にするという制約内で
入手できるコンデンサ板面積を増すために種々異なる解
決策がとられた。第１の解決策は、基板に付けられた溝
のサイドウォール沿いのような垂直サイドウォール沿い
にコンデンサ板を形成することである。第２の解決策
は、ビット・ラインおよびトランスファ・ゲートのよう
なデバイスの或る種の構成要素上にコンデンサを形成す
ることである。この解決策は、コンデンサに、各ＤＲＡ
Ｍセルの表面積の大部分を占めさせる。第２の解決策の
例は、１９８８アイイーディーエム・プロシーディング
ス（ＩＥＤＭ Ｐroceedings），第５９６〜５９９ペー
ジに掲載された論文「ビット・ライン構造上の蓄積コン
デンサによって特徴付けられた新規な積層コンデンサＤ
ＲＡＭ」および同第６００〜６０３ページに掲載された
論文「高密度ＤＲＡＭの積層コンデンサ・セル」に見い
出せる。
【０００５】第２の解決策と組み合わされ得る第３の解
決策は、多板コンデンサを形成することである。この第
３の解決策は、所定のセル面積に対して多い板面積を提
供する。第３の解決策の例は、１９８８ＩＥＤＭ Ｐro
ceedings，第５９２〜５９５ページに掲載された論文
「１６Ｍおよび６４ＭのＤＲＡＭのための３次元積層コ
ンデンサ・セル」に述べられている。この論文に述べら
れたデバイス構造は、接地板フィン交差指形にされた蓄
積ノード・コンデンサ・フィンの層を形成する。
【０００６】
【発明が解決しようとする課題】上述した論文において
多板コンデンサを形成する方法は扱い難くかつその技術
を使って形成されるコンデンサの品質を確かめることが
難しい。この論文の第１図に示されているように、蓄積
ノード・コンデンサ板間から中間層をエッチングし、誘
電体を形成し、かつ別な蓄積ノード・コンデンサ板間に
コンデンサ接地板を形成することが必要である。誘電体
の品質および蓄積ノード・コンデンサ板間の小スペース
に接地ノード板を確保することは難しい。
【０００７】現在の処理技術と調和した高容量コンデン
サを作る方法を得ることが望ましい。そのようなコンデ
ンサは信頼できるものであるのが更に望ましい。
【０００８】従って、この発明の目的は、所定のセル・
サイズに対して大容量を持ち、ＤＲＡＭセルと一緒に使
用するための改善されたコンデンサを提供することであ
る。この発明の他の目的は、現在の処理技術と調和した
技術を使って形成できるようなコンデンサを提供するこ
とである。この発明の更に他の目的は、動作が信頼でき
るようなコンデンサを提供することである。
【０００９】
【課題を解決するための手段】従って、この発明によれ
ば、蓄積板および接地板のための多結晶シリコンの交互
の層を下に置くことによってＤＲＡＭセルと一緒に使用
するためのコンデンサが形成される。埋没ビット・ライ
ンはコンデンサにセル面数の小部分を占めさせる。コン
デンサの交互の蓄積板と接地板は交互に置かれかつ形成
時に一緒に接続される。コンデンサを形成するのに使用
できる介在層の数は処理要件に応じて簡単に変えられ
る。
【００１０】この発明を表すと信じられる新規な特色は
特許請求の範囲に明示されている。しかしながら、この
発明自体は、望ましい使用モードやその目的および利点
と共に、添付図面を見ながら一実施例に関する以下の詳
細な説明を参照することにより、一番良く理解できる。
【００１１】
【実施例】以下に述べる製造工程および構造は、ＩＣを
製造するための全部の工程ではない。この発明は現在の
ＩＣ製造技術で実施できるので、普通に実施される製造
工程のうちで、この発明を理解するのに必要な部分だけ
を述べる。製造中のＩＣの幾らかの部分の断面を示す図
面は、実尺通りではないが、この発明の重要な特色を例
示している。
【００１２】図１はＤＲＡＭアレイの一部を示す。ワー
ド・ライン１０〜１８は図１に示すように垂直に延び、
ビット・ライン２０〜２４は水平に延びている。これら
ビット・ライン２０〜２４は接触領域２６〜３４におい
て下層の活性領域と接触している。
【００１３】コンデンサ３６〜４２は破線で囲まれ、そ
れぞれ接触領域４４〜５０を介して下層の活性領域と接
触している。図１から理解できるように、コンデンサは
隣接するワード・ラインおよび隣接するビット・ライン
の一部の上にある。
【００１４】図１のレイアウトでは、コンデンサ３６〜
４２の板の面積を拡げるためにコンデンサ３６〜４２の
板の下にワード・ライン１０〜１８を製造する必要があ
る。コンデンサ３６〜４２は、接触領域２６〜３４と接
触するためにビット・ライン２０〜２４の拡げられた部
分に重畳する。コンデンサ３６〜４２は、このような重
畳が許される設計ならば、ビット・ライン２０〜２４と
もっと重畳できる。
【００１５】図２〜図８は、図１のＤＲＡＭアレイを形
成するのに適した方法の各工程を示す。これら図面は、
図１の平面図から分かるように直線ではない断面を表
す。この断面は、接触領域２６のようなビット・ライン
・コンタクトおよび接触領域４４のようなコンデンサ・
コンタクトを含む。１個のコンデンサ並びにその関連ワ
ード・ライン（パス・ゲート）およびビット・ライン・
コンタクトは断面図で示されている。フィールド酸化物
上にある他の１本のワード・ラインも断面図で示されて
いる。
【００１６】図２において、基板１００は、この分野で
知られているように形成された活性領域すなわち第１の
ソース／ドレイン領域１０２および第２のソース／ドレ
イン領域１０４を含む。フィールド酸化物１０６は各Ｄ
ＲＡＭセルの活性領域を分離するために使用される。基
板１００の表面上にはゲート酸化物１０８および多結晶
シリコン・ゲート１１０があり、これらはその下にチャ
ネル領域を定める。サイドウォール酸化物１１２は多結
晶シリコン・ゲート１１０の両側に配置されている。こ
の構造は、当業者に周知のＤＲＡＭセル用パス・ゲート
を形成しかつ薄くドープされたドレイン（ＬＤＤ）構造
として形成されるのが望ましい。
【００１７】隣接のワード・ラインは、多結晶シリコン
・ゲート１１６およびサイドウォール酸化物１１８を持
っている。多結晶シリコン・ゲート１１０のワード・ラ
インが図１に示したようなワード・ライン１２とすれ
ば、多結晶シリコン・ゲート１１６のワード・ラインは
ワード・ライン１４に相当する。多結晶シリコン・ゲー
ト１１０および１１６は両方共導電率を増すためにシリ
サイド化されても良い。
【００１８】図２に示されたワード・ライン１２，１
４，活性領域１０２，１０４などは従来技術で知られた
方法に従って形成される。活性領域１０２は、最終的に
図１の接触領域２６に相当するビット・ライン・コンタ
クトになる。活性領域１０４は、最終的に図１の接触領
域４４に相当するコンデンサ・コンタクトになる。ワー
ド・ラインおよび活性領域の形成後に、酸化物層１２０
がチップの表面に形成される。
【００１９】図３において、接触領域２６用の開口が酸
化物層１２０に開けられ、そして多結晶シリコン層１２
２がデバイスの表面に被着される。多結晶シリコン層１
２２は、導電率を改善するためにシリサイド化されるの
が好ましくかつパターン化された埋没ビット・ラインを
形成するのである。上述したように、多結晶シリコン層
１２２の、図３に示された部分は、ビット・ライン２０
の、接触領域２６を囲む拡大部分に相当する。
【００２０】当業者には分かっているように、ワード・
ライン１２，１４は典形例ではポリ１層と称され、そし
て多結晶シリコン層すなわち埋没されたビット・ライン
１２２はポリ２層と称される。デバイスの性能を改善す
るために、ビット・ライン２０には、６４セル毎または
１２８セル毎のような或る規則的な間隔で金属が付けら
れ得る。
【００２１】その後、チップの表面に酸化物層１２４が
被着され、その上に多結晶シリコン層１２６が被着され
る。この多結晶シリコン層１２６は、最終的にコンデン
サの第１接地板の一部を形成する。その後、チップの表
面に誘電体層すなわち第１絶縁層１２８が形成され、こ
の誘電体層１２８としては酸化物−窒化物−酸化物（Ｏ
ＮＯ）層が望ましい。その後、チップの表面に多結晶シ
リコン層１３０が形成される。この多結晶シリコン層１
３０は、最終的にコンデンサの第１電荷蓄積板の一部に
なる。所望ならば、多結晶シリコン層１３０を非常に薄
く、５００オングストローム程度に作っても良い。
【００２２】図４において、酸化物層１２０、酸化物層
１２４、多結晶シリコン層１２６、誘電体層１２８およ
び多結晶シリコン層１３０に開口を開けて接触領域すな
わちコンタクト用開口４４とする。その後、チップの表
面に、望ましくは少なくとも５００オングストロームの
厚さの熱酸化物層１３２を成長させる。
【００２３】図５は、熱酸化物層１３２がコンタクト用
開口４４の一側沿いに成長させられる時に何が起こるか
を例示する。誘電体層１２８は、窒化物層１３８をサン
ドウィッチにした２つの酸化物層１３４，１３６から成
る。図５に示したように、熱酸化物層１３２を形成する
と、多結晶シリコン層１２６と窒化物層１３８の間およ
び多結晶シリコン層１３０と窒化物層１３８の間に小鳥
のくちばし状体を形成することになる。この小鳥のくち
ばし状体の効果は、多結晶シリコン層１２６と１３０
を、電界が一般に最も強い端部で分離することである。
【００２４】もし高温の酸化物成長工程が所望なれない
ならば、その代わりに低温ＣＶＤ酸化物を被着できる。
小鳥のくちばし状体は形成されないが、適切な絶縁層は
提供される。
【００２５】図６において、熱酸化物層１３２は異方性
エッチングされてコンタクト用開口４４のまわりにサイ
ドウォール領域１４０を形成する。エッチングは、多結
晶シリコン層１３０上またはコンタクト用開口４４の底
に酸化物が残らないように完了すべきである。
【００２６】その後、デバイスの表面に多結晶シリコン
層１４２が被着され、活性領域１０４と接触する。その
後、誘電体層すなわち第２絶縁層１４４が形成され、こ
れは被着された窒化物層によって覆われた成長酸化物層
から成り、ＯＮＯ誘電体構造の最初の２つの層をなす。
【００２７】図７において、コンデンサはパターン化さ
れかつエッチングされて多結晶シリコン層１２６を露出
させる。その後、酸化物層が成長させられてＯＮＯ誘電
体層を完成する。この酸化物成長工程も図５について説
明したようなサイドウォール酸化物１４６を形成する。
多結晶シリコン層１３０と１４２は、単一の多結晶シリ
コン層として働き、コンデンサの第１電荷蓄積板の一部
を形成するために定められた。
【００２８】今述べた方法で導入されたマスキング工程
は、アライメントの許容値が大きい点で重要なマスキン
グ工程ではない。もし余計なマスキング工程を導入した
くないなら、別な技術を使っても良い。この別な技術と
は、コンタクト用開口４４内のサイドウォール領域１４
０を形成するのに使用したのと同じ自己アライメント技
術である。
【００２９】別な技術では、誘電体層１４４が完全なＯ
ＮＯ層として形成される。厚さが約５００オングストロ
ームであることが望ましい薄い多結晶シリコン層（図示
しない）は誘電体層１４４に被着される。この多結晶シ
リコン層並びに誘電体層１４４、多結晶シリコン層１４
２，１３０および誘電体層１２８はパターン化され、マ
スキングされかつエッチングされて電荷蓄積板を定め
る。その後、酸化物層が被着されかつ異方性エッチング
されてサイドウォール酸化物１４６を形成する。薄い多
結晶シリコン層は、コンデンサ上のＯＮＯ構造を保護す
るためのエッチ・ストップとして働く。薄い多結晶シリ
コン層は、次の多結晶シリコン層が被着される時にコン
デンサの接地板の一部になる。
【００３０】デバイスの表面に多結晶シリコン層１４８
が被着し、続いてＯＮＯ構造の第３絶縁層１４９を被着
する。多結晶シリコン層１４８は、多結晶シリコン層１
２６と接触してコンデンサの第２接地板の他の部分とな
る。薄い（５００オングストローム）多結晶シリコン層
１５０はチップに被着されて多結晶シリコン層１３０と
同じ機能をする。次にマスキング工程および異方性エッ
チングを使用してコンタクト用開口４４から多結晶シリ
コン層１５０、誘電体層１４９、多結晶シリコン層１４
８および誘電体層１４４を除去する。その後、酸化物層
が被着されかつ異方性エッチングされてサイドウォール
領域１５１を形成する。これは接地板としての多結晶シ
リコン層１４８をコンタクト用開口４４から分離する。
その後、チップの表面に多結晶シリコン層１５２を被着
すると図７の構造になる。多結晶シリコン層１５２は、
コンデンサの第２電荷蓄積板の一部になりかつ多結晶シ
リコン層１４２と電気的に良く接触する。
【００３１】図８において、多結晶シリコン層１５２は
エッチングされてコンデンサの第２電荷蓄積板の他の部
分を形成する。この多結晶シリコン層１５２は、多結晶
シリコン層１３０，１４２の境界と大体一致してエッチ
ングされるのが望ましく、かつ所望ならば同じマスクを
使ってエッチングされて良い。その後、サイドウォール
領域１５４が多結晶シリコン層１５２に隣接して形成さ
れ、そしてチップの表面に誘電体層すなわち第４絶縁層
１５６が形成される。上述したように、サイドウォール
領域１５４は、別々に形成されても良いし、或は上述し
たようにサイドウォール領域１５４を同時に形成するＯ
ＮＯ処理の一部として形成されても良い。もしサイドウ
ォール領域１５４がＯＮＯ処理の一部として形成される
なら、誘電体層１４４をエッチングした際に使用したの
と同じマスクを使って誘電体層をエッチングし、多結晶
シリコン層１４８の接地板の部分を露出させる。その
後、デバイスの表面に多結晶シリコン層１５８を形成し
て多結晶シリコン層１４８と電気的に接触させる。図８
から理解できるように、多結晶シリコン層１２６，１４
８および１５８はコンデンサの第１、第２、第３の接地
板を形成し、そして組み合わされた多結晶シリコン層１
５０と１５２および１３０と１４２はコンデンサの第
１、第２の電荷蓄積板を形成する。この電荷蓄積板は活
性領域１０４と接触し、そして電荷はこの活性領域１０
４に蓄積され、或はコンデンサの読み出し状態でワード
・ライン１２を通ってビット・ラインとしての多結晶シ
リコン層１２２へ行く。
【００３２】図８に示した処理工程に続く処理工程は、
当業者が知っているものと同じであり、酸化物層の被
着、所望ならば、ビット・ラインへの金属ライン付け、
および保護を含む。
【００３３】所望ならば、コンデンサの別な層を図８の
構造に形成できる。同一の処理工程組は、所望通り何回
も反復され、かつ一般にコンタクト用開口４４内の誘電
体層１５６および多結晶シリコン層１５８のエッチン
グ、誘電体層の形成およびコンデンサの電荷蓄積板の他
の層を形成するための他の多結晶シリコン層の被着を含
む。望ましい実施例では、層の数とは無関係に、コンデ
ンサの頂部多結晶シリコン層は信号ラインの交差結合の
せいで雑音を低減するために接地板層であることが望ま
しい。ビット・ラインが埋没されるので、多結晶シリコ
ン層１２６，１４８および１５６によって表されたコン
デンサの接地板は、デバイスの全表面に連続して作られ
得る。接地板の連続性に対する唯一の例外は、コンタク
ト用開口４４およびビット・ラインを付けるために上層
の金属ライン（図示せず）に開けられなければならない
開口である。この殆ど連続するコンデンサ接地板は、デ
バイスの雑音を大巾に減らし、性能を改善することにな
る。
【００３４】上述した方法は、交差指形をした電荷蓄積
板および接地板を有する多層コンデンサを提供すること
が理解されよう。全ての製造工程は現在の処理技術と両
立する。もし自己アライメント方法を使用して種々の多
結晶シリコン層にコンデンサの絶縁層およびサイドウォ
ールを作るならば、。最少数の他のマスキング工程が導
入される。従って、容量を大巾に改善したコンデンサは
複雑さを最少限付加するだけで提供される。
【００３５】望ましい一実施例を図示してこの発明を詳
しく説明したが、この発明の精神および範囲から逸脱す
ることなく形状や細部を種々変更できることは当業者に
は明らかである。
【図面の簡単な説明】
【図１】この発明によって形成されたＤＲＡＭアレイの
一部を示す図である。
【図２】この発明によってコンデンサを形成するのに使
用される第１工程を例示する図である。
【図３】第２工程を例示する図である。
【図４】第３工程を例示する図である。
【図５】第４工程を例示する図である。
【図６】第５工程を例示する図である。
【図７】第６工程を例示する図である。
【図８】第７工程を例示する図である。
【符号の説明】
１０，１２，１４，１６，１８ パス・ゲートとして
のワード・ライン ２０，２２，２４ ビット・ライン １００ 基板 ４４ コンタクト用開口 １０２ 第１のソース／ドレイン領域としての活性領
域 １０４ 第２のソース／ドレイン領域としての活性領
域 １２０，１２４ 絶縁層としての酸化物層 １２６ 第１接地板としての多結晶シリコン層 １２８ 第１絶縁層 １３０，１４２ 第１電荷蓄積板としての多結晶シリ
コン層 １４４ 第２絶縁層 １４８ 第２接地板としての多結晶シリコン層 １４９ 第３絶縁層 １５０，１５２ 第２電荷蓄積板としての多結晶シリ
コン層 １５６ 第４絶縁層 １５８ 第３接地板としての多結晶シリコン層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 フランク・ランドルフ・ブライアント アメリカ合衆国、テキサス州、デント ン、クレストウッド 2125 (56)参考文献 特開 平３−209868（ＪＰ，Ａ) 特開 平３−163869（ＪＰ，Ａ) 特開 平３−35554（ＪＰ，Ａ) 特開 平２−295160（ＪＰ，Ａ) 特開 平２−231758（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/108 H01L 21/822 H01L 21/8242 H01L 27/04

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】 多結晶シリコンから成る第１接地板を形
    成する工程と、 前記第１接地板上に第１絶縁層を形成する工程と、 基板に達する開口を形成する工程と、 多結晶シリコンから成り、前記開口を通って前記基板に
    接触する第１電荷蓄積板を前記第１絶縁層上に形成する
    工程と、 前記第１電荷蓄積板上に第２絶縁層を形成する工程と、 多結晶シリコンから成り、前記第１接地板と電気的に接
    触する第２接地板を前記第２絶縁層上に形成する工程
    と、 前記第２接地板上に第３絶縁層を形成する工程と、 多結晶シリコンから成り、前記第１電荷蓄積板と電気的
    に接触する第２電荷蓄積板を前記第３絶縁層上に形成す
    る工程と、 前記第２電荷蓄積板上に第４絶縁層を形成する工程と、 多結晶シリコンから成り、前記第２接地板と電気的に接
    触する第３接地板を前記第４絶縁層上に形成する工程
    と、 を含むＩＣデバイスのコンデンサを形成する方法。
  2. 【請求項２】 第１絶縁層ないし第４絶縁層の各々が酸
    化物―窒化物―酸化物構造である請求項１のコンデンサ
    形成方法。
  3. 【請求項３】 第１および第２のソース／ドレイン領域
    を持つパス・トランジスタを形成する工程と、 前記パス・トランジスタの第１のソース／ドレイン領域
    と接触するビット・ラインを形成する工程と、 デバイスの表面に絶縁層を形成する工程と、 多結晶シリコンから成る第１接地板を形成する工程と、 前記第１接地板上に第１絶縁層を形成する工程と、 前記絶縁層を通って半導体基板に達する開口を形成する
    ことにより前記第２のソース／ドレイン領域を露出させ
    る工程と、 多結晶シリコンから成り、前記開口を通って前記第２の
    ソース／ドレイン領域に接触する第１電荷蓄積板を前記
    第１絶縁層上に形成する工程と、 前記第１電荷蓄積板上に第２絶縁層を形成する工程と、 多結晶シリコンから成り、前記第１接地板と電気的に接
    触する第２接地板を前記第２絶縁層上に形成する工程
    と、 前記第２接地板上に第３絶縁層を形成する工程と、 多結晶シリコンから成り、前記第１電荷蓄積板と電気的
    に接触する第２電荷蓄積板を前記第３絶縁層上に形成す
    る工程と、 前記第２電荷蓄積板上に第４絶縁層を形成する工程と、 多結晶シリコンから成り、前記第２接地板と電気的に接
    触する第３接地板を前記第４絶縁層上に形成する工程
    と、 を含み、半導体ＩＣのＤＲＡＭセルを半導体基板上に形
    成する方法。
  4. 【請求項４】 ビット・ラインはシリサイド化された多
    結晶シリコンで形成される請求項３のＤＲＡＭセル形成
    方法。
  5. 【請求項５】 第１絶縁層ないし第４絶縁層の各々が酸
    化物―窒化物―酸化物構造である請求項３のＤＲＡＭセ
    ル形成方法。
JP3095057A 1990-04-30 1991-04-25 Ｉｃデバイスのコンデンサを形成する方法および半導体ｉｃのｄｒａｍセルを形成する方法 Expired - Fee Related JP2971972B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US07/516,271 US5006481A (en) 1989-11-30 1990-04-30 Method of making a stacked capacitor DRAM cell
US516271 1995-08-17

Publications (2)

Publication Number Publication Date
JPH05326872A JPH05326872A (ja) 1993-12-10
JP2971972B2 true JP2971972B2 (ja) 1999-11-08

Family

ID=24054856

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3095057A Expired - Fee Related JP2971972B2 (ja) 1990-04-30 1991-04-25 Ｉｃデバイスのコンデンサを形成する方法および半導体ｉｃのｄｒａｍセルを形成する方法

Country Status (5)

Country Link
US (1) US5006481A (ja)
EP (1) EP0455340B1 (ja)
JP (1) JP2971972B2 (ja)
KR (1) KR910019237A (ja)
DE (1) DE69115341T2 (ja)

Families Citing this family (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5219781A (en) * 1988-12-08 1993-06-15 Mitsubishi Denki Kabushiki Kaisha Method for manufacturing semiconductor memory device having a stacked type capacitor
JPH02156566A (ja) * 1988-12-08 1990-06-15 Mitsubishi Electric Corp 半導体記憶装置およびその製造方法
US5323343A (en) * 1989-10-26 1994-06-21 Mitsubishi Denki Kabushiki Kaisha DRAM device comprising a stacked type capacitor and a method of manufacturing thereof
US5196909A (en) * 1989-11-30 1993-03-23 Sgs-Thomson Microelectronics, Inc. Capacitor for DRAM cell
US5234853A (en) * 1990-03-05 1993-08-10 Fujitsu Limited Method of producing a high voltage MOS transistor
JP2934325B2 (ja) * 1990-05-02 1999-08-16 三菱電機株式会社 半導体装置およびその製造方法
US5240872A (en) * 1990-05-02 1993-08-31 Mitsubishi Denki Kabushiki Kaisha Method of manufacturing semiconductor device having interconnection layer contacting source/drain regions
US5266509A (en) * 1990-05-11 1993-11-30 North American Philips Corporation Fabrication method for a floating-gate field-effect transistor structure
KR920001716A (ko) * 1990-06-05 1992-01-30 김광호 디램셀의 적층형 캐패시터의 구조 및 제조방법
JPH0449654A (ja) * 1990-06-19 1992-02-19 Nec Corp 半導体メモリ
KR930007192B1 (ko) * 1990-06-29 1993-07-31 삼성전자 주식회사 디램셀의 적층형캐패시터 및 제조방법
US7335570B1 (en) 1990-07-24 2008-02-26 Semiconductor Energy Laboratory Co., Ltd. Method of forming insulating films, capacitances, and semiconductor devices
DE69125323T2 (de) * 1990-07-24 1997-09-25 Semiconductor Energy Lab Verfahren zum Herstellen isolierender Filme, Kapazitäten und Halbleiteranordnungen
US5170233A (en) * 1991-03-19 1992-12-08 Micron Technology, Inc. Method for increasing capacitive surface area of a conductive material in semiconductor processing and stacked memory cell capacitor
JPH05183121A (ja) * 1991-04-01 1993-07-23 Fujitsu Ltd 半導体装置とその製造方法
JP2797746B2 (ja) * 1991-04-05 1998-09-17 日本電気株式会社 集積回路用容量素子の製作方法
KR930010081B1 (ko) * 1991-05-24 1993-10-14 현대전자산업 주식회사 2중 적층캐패시터 구조를 갖는 반도체 기억장치 및 그 제조방법
US5223448A (en) * 1991-07-18 1993-06-29 Industrial Technology Research Institute Method for producing a layered capacitor structure for a dynamic random access memory device
JP3055242B2 (ja) * 1991-09-19 2000-06-26 日本電気株式会社 半導体装置およびその製造方法
US5192703A (en) * 1991-10-31 1993-03-09 Micron Technology, Inc. Method of making tungsten contact core stack capacitor
US5168073A (en) * 1991-10-31 1992-12-01 Micron Technology, Inc. Method for fabricating storage node capacitor having tungsten and etched tin storage node capacitor plate
US5973910A (en) * 1991-12-31 1999-10-26 Intel Corporation Decoupling capacitor in an integrated circuit
US5472900A (en) * 1991-12-31 1995-12-05 Intel Corporation Capacitor fabricated on a substrate containing electronic circuitry
US5401680A (en) * 1992-02-18 1995-03-28 National Semiconductor Corporation Method for forming a ceramic oxide capacitor having barrier layers
KR950011636B1 (ko) * 1992-03-04 1995-10-07 금성일렉트론주식회사 개선된 레이아웃을 갖는 다이내믹 랜덤 액세스 메모리와 그것의 메모리셀 배치방법
JP2802470B2 (ja) * 1992-03-12 1998-09-24 三菱電機株式会社 半導体装置およびその製造方法
US5356834A (en) * 1992-03-24 1994-10-18 Kabushiki Kaisha Toshiba Method of forming contact windows in semiconductor devices
KR960013508B1 (ko) * 1992-07-07 1996-10-05 현대전자산업 주식회사 반도체 기억장치 및 그 제조방법
JPH06209085A (ja) * 1992-07-23 1994-07-26 Texas Instr Inc <Ti> スタック形ｄｒａｍコンデンサ構造体とその製造方法
US5563089A (en) * 1994-07-20 1996-10-08 Micron Technology, Inc. Method of forming a bit line over capacitor array of memory cells and an array of bit line over capacitor array of memory cells
US5369048A (en) * 1993-08-26 1994-11-29 United Microelectronics Corporation Stack capacitor DRAM cell with buried bit-line and method of manufacture
KR970011761B1 (ko) * 1994-04-12 1997-07-15 엘지반도체 주식회사 반도체 디램 셀 및 디램셀의 캐패시터 제조 방법
JP3474332B2 (ja) * 1994-10-11 2003-12-08 台灣茂▲夕▼電子股▲分▼有限公司 Ｄｒａｍ用の自己調整されたキャパシタ底部プレート・ローカル相互接続方法
US5457065A (en) * 1994-12-14 1995-10-10 United Microelectronics Corporation method of manufacturing a new DRAM capacitor structure having increased capacitance
JP3160198B2 (ja) * 1995-02-08 2001-04-23 インターナショナル・ビジネス・マシーンズ・コーポレ−ション デカップリング・コンデンサが形成された半導体基板及びこれの製造方法
US5661064A (en) * 1995-11-13 1997-08-26 Micron Technology, Inc. Method of forming a capacitor having container members
US5637523A (en) * 1995-11-20 1997-06-10 Micron Technology, Inc. Method of forming a capacitor and a capacitor construction
US6218237B1 (en) 1996-01-03 2001-04-17 Micron Technology, Inc. Method of forming a capacitor
US5754390A (en) 1996-01-23 1998-05-19 Micron Technology, Inc. Integrated capacitor bottom electrode for use with conformal dielectric
US5858832A (en) * 1996-03-11 1999-01-12 Chartered Semiconduction Manufacturing Ltd. Method for forming a high areal capacitance planar capacitor
US5970358A (en) * 1997-06-30 1999-10-19 Micron Technology, Inc. Method for forming a capacitor wherein the first capacitor plate includes electrically coupled conductive layers separated by an intervening insulative layer
US5920763A (en) * 1997-08-21 1999-07-06 Micron Technology, Inc. Method and apparatus for improving the structural integrity of stacked capacitors
US6048763A (en) 1997-08-21 2000-04-11 Micron Technology, Inc. Integrated capacitor bottom electrode with etch stop layer
US6214687B1 (en) 1999-02-17 2001-04-10 Micron Technology, Inc. Method of forming a capacitor and a capacitor construction
GB2367428B (en) 2001-12-19 2002-10-09 Zarlink Semiconductor Ltd Integrated circuit
US8169014B2 (en) 2006-01-09 2012-05-01 Taiwan Semiconductor Manufacturing Co., Ltd. Interdigitated capacitive structure for an integrated circuit
US11322500B2 (en) 2020-07-28 2022-05-03 HeFeChip Corporation Limited Stacked capacitor with horizontal and vertical fin structures and method for making the same

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4475118A (en) * 1978-12-21 1984-10-02 National Semiconductor Corporation Dynamic MOS RAM with storage cells having a mainly insulated first plate
JPS5623771A (en) * 1979-08-01 1981-03-06 Hitachi Ltd Semiconductor memory
JPS5832789B2 (ja) * 1980-07-18 1983-07-15 富士通株式会社 半導体メモリ
US4403394A (en) * 1980-12-17 1983-09-13 International Business Machines Corporation Formation of bit lines for ram device
JPS602784B2 (ja) * 1982-12-20 1985-01-23 富士通株式会社 半導体記憶装置
JPS6074470A (ja) * 1983-09-29 1985-04-26 Fujitsu Ltd 半導体装置
JPS61183952A (ja) * 1985-02-09 1986-08-16 Fujitsu Ltd 半導体記憶装置及びその製造方法
US4855801A (en) * 1986-08-22 1989-08-08 Siemens Aktiengesellschaft Transistor varactor for dynamics semiconductor storage means
EP0295709B1 (en) * 1987-06-17 1998-03-11 Fujitsu Limited Method of producing a dynamic random access memory device
JPS6454551A (en) * 1987-08-25 1989-03-02 Nec Corp Work area securing/batch returning system
JPS6454552A (en) * 1987-08-26 1989-03-02 Oki Electric Ind Co Ltd Data transfer system
JPH01154551A (ja) * 1987-12-11 1989-06-16 Oki Electric Ind Co Ltd 半導体メモリ集積回路装置及びその製造方法

Also Published As

Publication number Publication date
EP0455340B1 (en) 1995-12-13
US5006481A (en) 1991-04-09
DE69115341D1 (de) 1996-01-25
EP0455340A1 (en) 1991-11-06
JPH05326872A (ja) 1993-12-10
DE69115341T2 (de) 1996-05-09
KR910019237A (ko) 1991-11-30

Similar Documents

Publication Publication Date Title
JP2971972B2 (ja) Ｉｃデバイスのコンデンサを形成する方法および半導体ｉｃのｄｒａｍセルを形成する方法
US5071781A (en) Method for manufacturing a semiconductor
US4742018A (en) Process for producing memory cell having stacked capacitor
US5798544A (en) Semiconductor memory device having trench isolation regions and bit lines formed thereover
US5192703A (en) Method of making tungsten contact core stack capacitor
US5168073A (en) Method for fabricating storage node capacitor having tungsten and etched tin storage node capacitor plate
EP0430404B1 (en) Method of manufacturing a capacitor for a DRAM cell
KR100245779B1 (ko) 스택 커패시터법ram 내에 비트선 접촉부의 형성 방법
KR100242352B1 (ko) 반도체 장치를 위한 자기 정합 컨택트홀의 제조방법
JP2608363B2 (ja) 半導体メモリ装置及びその製造方法
US5262662A (en) Storage node capacitor having tungsten and etched tin storage node capacitor plate
US5523542A (en) Method for making dynamic random access memory cell capacitor
US5262343A (en) DRAM stacked capacitor fabrication process
JP3219850B2 (ja) 積重ねセル型ダイナミック・ランダム・アクセス・メモリ・アレイを製造する方法
JP3222944B2 (ja) Ｄｒａｍセルのキャパシタの製造方法
KR970000718B1 (ko) 반도체 기억장치 및 그 제조방법
US5606189A (en) Dynamic RAM trench capacitor device with contact strap
KR950009741B1 (ko) 반도체 메모리 셀의 제조방법 및 그 구조
US5077232A (en) Method of making stacked capacitor DRAM cells
US5940714A (en) Method of fabricating a capacitor electrode structure in integrated circuit through self-aligned process
US5821579A (en) Semiconductor memory device and method of manufacturing the same
US5104821A (en) Method for fabricating stacked capacitors in a DRAM cell
US6037209A (en) Method for producing a DRAM cellular arrangement
US5068698A (en) MOS semiconductor device having high-capacity stacked capacitor
US6080621A (en) Method of manufacturing dynamic random access memory

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees