KR20230082948A - 반도체 칩 및 그의 제조 방법 - Google Patents

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Abstract

본 발명은 퓨즈 셀을 포함하는 반도체 칩의 설계 및 제조 방법에 관한 것으로, 보다 상세하게는, 반도체 칩 레이아웃을 준비하는 것, 상기 반도체 칩 레이아웃은 메인 칩 레이아웃 및 상기 메인 칩 레이아웃을 둘러싸는 스크라이브 레인 레이아웃을 포함하고; 상기 스크라이브 레인 레이아웃 내에 퓨즈 레이아웃을 배치하는 것; 상기 메인 칩 레이아웃을 제1 데이터 준비 영역으로 설정하는 것; 상기 스크라이브 레인 레이아웃 및 상기 퓨즈 레이아웃을 제2 데이터 준비 영역으로 설정하는 것; 상기 제1 및 제2 데이터 준비 영역들에 개별적으로 데이터 준비 절차를 수행하여, 제1 결과물 및 제2 결과물을 각각 획득하는 것; 상기 제1 및 제2 결과물들을 병합하여 마스크 데이터를 생성하는 것; 상기 마스크 데이터로 포토마스크를 제작하는 것; 및 상기 포토마스크로 웨이퍼 상에 반도체 칩들을 형성하는 것을 포함한다.

Description

반도체 칩 및 그의 제조 방법{Semiconductor chip and method for manufacturing the same}
본 발명은 퓨즈 셀을 포함하는 반도체 칩의 설계 및 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 소자에 대한 고 신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자 내 구조들은 점점 복잡해지고 있으며, 또한, 반도체 소자는 점점 고집적화 되고 있다.
본 발명이 해결하고자 하는 과제는, 보안이 강화된 반도체 칩의 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는, 웨이퍼 상의 넷 다이(Net die)가 향상되는 반도체 칩의 제조 방법을 제공하는 것이다.
본 발명의 개념에 따른, 반도체 칩의 제조 방법은, 반도체 칩 레이아웃을 준비하는 것, 상기 반도체 칩 레이아웃은 메인 칩 레이아웃 및 상기 메인 칩 레이아웃을 둘러싸는 스크라이브 레인 레이아웃을 포함하고; 상기 스크라이브 레인 레이아웃 내에 퓨즈 레이아웃을 배치하는 것; 상기 메인 칩 레이아웃을 제1 데이터 준비 영역으로 설정하는 것; 상기 스크라이브 레인 레이아웃 및 상기 퓨즈 레이아웃을 제2 데이터 준비 영역으로 설정하는 것; 상기 제1 및 제2 데이터 준비 영역들에 개별적으로 데이터 준비 절차를 수행하여, 제1 결과물 및 제2 결과물을 각각 획득하는 것; 상기 제1 및 제2 결과물들을 병합하여 마스크 데이터를 생성하는 것; 상기 마스크 데이터로 포토마스크를 제작하는 것; 및 상기 포토마스크로 웨이퍼 상에 반도체 칩들을 형성하는 것을 포함할 수 있다.
본 발명의 다른 개념에 따른, 반도체 칩의 제조 방법은, 웨이퍼 상에 반도체 칩들을 형성하는 것, 상기 반도체 칩들 각각은 메인 칩 및 상기 메인 칩의 제1 경계 상의 스크라이브 레인 및 상기 스크라이브 레인 내에 배치된 퓨즈 셀을 포함하고; 상기 퓨즈 셀을 통해 상기 메인 칩 내의 기능부들에 대한 테스트를 수행하는 것; 및 상기 웨이퍼를 다이싱하여 상기 반도체 칩들을 분리하는 것을 포함할 수 있다. 상기 퓨즈 셀은, 퓨즈 구조체 및 상기 퓨즈 구조체로부터 상기 메인 칩 내부로 연장되는 연결 구조체를 포함하고, 상기 웨이퍼를 다이싱하는 것은, 상기 퓨즈 구조체를 제거하는 것을 포함하며, 분리된 상기 반도체 칩은, 잘려진 상기 연결 구조체를 포함할 수 있다.
본 발명의 또 다른 개념에 따른, 반도체 칩은, 메인 칩; 상기 메인 칩의 제1 경계 상의 잘려진 스크라이브 레인; 상기 잘려진 스크라이브 레인 내에 배치된 잘려진 퓨즈 셀; 및 상기 잘려진 퓨즈 셀로부터 상기 메인 칩 내부로 연장되는 연결 구조체를 포함할 수 있다. 상기 메인 칩은 상기 연결 구조체 주위에 배치된 제1 더미 구조체들을 포함하고, 상기 잘려진 퓨즈 셀은 상기 연결 구조체 주위에 배치된 제2 더미 구조체들을 포함하며, 상기 제1 및 제2 더미 구조체들 사이에 더미 프리 영역이 정의되며, 상기 더미 프리 영역은 상기 제1 경계와 중첩될 수 있다.
본 발명에 따른 반도체 칩의 설계 및 제조 방법은, 스크라이브 레인 내에 코드가 프로그램된 퓨즈 셀을 배치함으로써 보안을 향상시킬 수 있다. 나아가 스크라이브 레인 내에 퓨즈 셀이 병합됨으로써, 웨이퍼 상에 형성할 수 있는 반도체 칩들의 개수가 늘어나 넷 다이가 증가할 수 있다.
본 발명에 따른 퓨즈 레이아웃은 스크라이브 레인 레이아웃과 함께 데이터 처리 절차를 거치기 때문에, 기존의 데이터 처리 절차를 그대로 사용할 수 있어 설계 효율이 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 칩의 설계 및 제조 방법을 설명하기 위한 흐름도이다.
도 2 및 도 3 각각은 본 발명의 실시예들에 따른 반도체 칩 레이아웃의 개략도이다.
도 4는 도 3의 M 영역을 확대한 평면도이다.
도 5 내지 도 11은 도 4의 레이아웃에 대해 데이터 준비 절차를 수행하는 방법을 설명하기 위한 개략도들이다.
도 12는 본 발명의 실시예들에 따른 웨이퍼 상에 형성된 반도체 칩들을 나타낸 평면도이다.
도 13은 도 12의 M 영역을 나타낸 확대도이다.
도 14a 및 도 14b는 본 발명의 일 실시예에 따른 퓨즈 셀을 설명하기 위한 것으로, 도 14a는 전기적 퓨즈의 회로도를 나타내며 도 14b는 전기적 퓨즈의 구조를 나타낸다.
도 15는 도 12의 웨이퍼를 다이싱함으로써 분리된 반도체 칩을 나타낸 평면도이다.
도 16은 도 15의 M 영역을 나타낸 확대도이다.
도 17은 본 발명의 비교예에 따른 반도체 칩 레이아웃을 나타낸 개략도이다.
도 18은 도 17의 레이아웃을 바탕으로 웨이퍼 상에 형성된 반도체 칩들을 나타낸 평면도이다.
도 1은 본 발명의 실시예들에 따른 반도체 칩의 설계 및 제조 방법을 설명하기 위한 흐름도이다. 도 2 내지 도 16은 도 1의 반도체 칩의 설계 및 제조 방법을 설명하기 위한 개략도들이다. 예를 들어, 본 실시예에 따른 반도체 칩은 MCU(Micro Computing Unit)를 포함할 수 있다.
도 2 및 도 3 각각은 본 발명의 실시예들에 따른 반도체 칩 레이아웃의 개략도이다. 도 1 및 도 2를 참조하면, 메인 칩 레이아웃(MCL)을 포함하는 반도체 칩 레이아웃이 준비될 수 있다 (S100). 예를 들어, 메인 칩 레이아웃(MCL)은 GDS 포맷의 파일인 GDS 레이아웃일 수 있다. 반도체 칩 레이아웃은 메인 칩 레이아웃(MCL) 및 스크라이브 레인 레이아웃(SLL)을 포함할 수 있다.
메인 칩 레이아웃(MCL)은 복수개의 기능부(functional element) 레이아웃들(FEL1-FEL5)을 포함할 수 있다. 예를 들어, 메인 칩 레이아웃(MCL)은 제1 내지 제5 기능부 레이아웃들(FEL1-FEL5)을 포함할 수 있다. 제1 내지 제5 기능부 레이아웃들(FEL1-FEL5)은 반도체 칩의 집적 회로를 구성할 수 있다.
각각의 제1 내지 제5 기능부 레이아웃들(FEL1-FEL5)은 집적 회로를 구성하는 기능 블록일 수 있다. 각각의 제1 내지 제5 기능부 레이아웃들(FEL1-FEL5)은 메모리 블록, 아날로그 로직 블록, 인풋/아웃풋 (I/O) 로직 블록, CPU (central processing unit) 블록, 및 무선 주파수(radio frequency) 블록 중 어느 하나를 포함할 수 있다.
메인 칩 레이아웃(MCL)은 사각형일 수 있다. 메인 칩 레이아웃(MCL)은 사각형의 네 변들에 각각 대응하는 제1 내지 제4 경계들(CBL1-CBL4)을 포함할 수 있다. 제1 및 제2 경계들(CBL1, CBL2)은 제2 방향(D2)에 평행하며, 제1 방향(D1)으로 서로 대향할 수 있다. 제3 및 제4 경계들(CBL3, CBL4)은 제1 방향(D1)에 평행하며, 제2 방향(D2)으로 서로 대향할 수 있다.
스크라이브 레인 레이아웃(SLL)은 메인 칩 레이아웃(MCL)을 둘러쌀 수 있다. 스크라이브 레인 레이아웃(SLL)과 메인 칩 레이아웃(MCL) 사이에 제1 내지 제4 경계들(CBL1-CBL4)이 정의될 수 있다. 스크라이브 레인 레이아웃(SLL)은 메인 칩 레이아웃(MCL)의 제1 내지 제4 경계들(CBL1-CBL4)에 인접할 수 있다. 스크라이브 레인 레이아웃(SLL)은, TEG (test element group) 패턴 및 키(key) 패턴을 포함할 수 있다.
스크라이브 레인 레이아웃(SLL)의 제1 방향(D1)으로의 폭은 제1 길이(LI1)를 가질 수 있다. 스크라이브 레인 레이아웃(SLL)의 제2 방향(D2)으로의 폭은 제2 길이(LI2)를 가질 수 있다. 제1 길이(LI1)와 제2 길이(LI2)는 서로 동일하거나 다를 수 있다.
본 발명의 일 실시예로, 반도체 칩 레이아웃을 준비하는 것은 레이아웃 설계 단계를 포함할 수 있다. 구체적으로, 논리적으로 완성된 접적 회로를 실리콘 기판 위에 구현하기 위한 레이아웃 설계가 수행될 수 있다. 예를 들면, 상위 수준 설계에서 합성된 스키매틱 회로 또는 그에 대응하는 넷리스트를 참조하여 레이아웃 설계가 수행될 수 있다. 레이아웃 설계는 규정된 디자인 룰에 따라 셀 라이브러리(Cell Library)에서 제공되는 다양한 표준 셀들을 배치(Place)하고 연결하는 라우팅(Routing) 절차를 포함할 수 있다.
라우팅 이후에는 디자인 룰에 위배되는 부분이 존재하는지 레이아웃에 대한 검증이 수행될 수 있다. 검증하는 항목으로는, 레이아웃이 디자인 룰에 맞게 제대로 되었는지 검증하는 DRC(Design Rule Check), 내부에서 전기적으로 끊어짐 없이 제대로 되었는지 검증하는 ERC(Electronical Rule Check), 및 레이아웃이 게이트 수준 네트리스트와 일치하는지 확인하는 LVS(Layout vs Schematic) 등을 포함할 수 있다.
본 발명의 다른 실시예로, 반도체 칩 레이아웃은 설계자로부터 제공받을 수 있다. 본 발명은, 설계자로부터 제공받은 반도체 칩 레이아웃을 바탕으로 웨이퍼 상에 반도체 칩을 실제로 구현하기 위한 단계들을 포함할 수 있다.
도 1 및 도 3을 참조하면, 스크라이브 레인 레이아웃(SLL) 내에 퓨즈 레이아웃(EFL)이 배치될 수 있다 (S110). 예를 들어, 퓨즈 레이아웃(EFL)은 메인 칩 레이아웃(MCL)의 제1 경계(CBL1)에 인접하게 배치될 수 있다. 퓨즈 레이아웃(EFL)은 제1 경계(CBL1) 상의 스크라이브 레인 레이아웃(SLL) 내에 배치될 수 있다.
본 발명의 실시예에 따르면, 퓨즈 레이아웃(EFL)이 스크라이브 레인 레이아웃(SLL) 내에 배치되더라도 스크라이브 레인 레이아웃(SLL)의 폭은 변화하지 않을 수 있다. 다시 말하면, 도 3의 스크라이브 레인 레이아웃(SLL)의 제1 방향(D1)으로의 제1 길이(LI1)는, 도 2의 스크라이브 레인 레이아웃(SLL)의 제1 방향(D1)으로의 제1 길이(LI1)와 동일할 수 있다.
퓨즈 레이아웃(EFL)은 코드가 입력될 수 있는, 즉 프로그램 가능한 소자를 포함할 수 있다. 예를 들어, 퓨즈 레이아웃(EFL)은 전기적 퓨즈(electrical fuse, e-fuse)를 포함할 수 있다. 퓨즈 레이아웃(EFL)은 스크라이브 레인 레이아웃(SLL) 내에 배치되지만, 메인 칩 레이아웃(MCL)과 연결될 수 있다.
본 발명의 비교예로, 퓨즈 레이아웃(EFL)은 메인 칩 레이아웃(MCL) 내에 배치될 수 있다. 퓨즈 레이아웃(EFL)을 통해 형성되는 퓨즈 구조체는, 웨이퍼 상에 형성된 반도체 칩을 검사할 때 사용될 수 있다. 퓨즈 레이아웃(EFL)이 메인 칩 레이아웃(MCL) 내에 배치될 경우, 최종적으로 형성된 반도체 칩 내에 퓨즈 구조체가 그대로 잔류할 수 있다. 퓨즈 구조체는 설계자의 코드를 그대로 저장하고 있으므로, 보안상의 문제가 발생할 수 있다.
반면 본 발명의 실시예들에 따르면, 퓨즈 레이아웃(EFL)이 스크라이브 레인 레이아웃(SLL) 내에 배치될 수 있다. 퓨즈 레이아웃(EFL)을 통해 형성되는 퓨즈 구조체는, 웨이퍼 다이싱 공정을 통해 스크라이브 레인과 함께 제거될 수 있다. 즉 최종적으로 제조된 반도체 칩 내에, 설계자의 코드가 저장된 퓨즈 구조체가 존재하지 않을 수 있다. 따라서 본 발명은 보안 문제의 발생을 막고 보안을 향상시킬 수 있다.
도 4는 도 3의 M 영역을 확대한 평면도이다. 도 4를 참조하면, 반도체 칩 레이아웃의 특정 레이어의 레이아웃이 나타나 있다. 예를 들어, 도 4는 반도체 칩의 FEOL 레이어의 레이아웃을 나타낸 것이다.
스크라이브 레인 레이아웃(SLL)은 퓨즈 레이아웃(EFL) 및 퓨즈 레이아웃(EFL) 양 측에 각각 제공된 제1 스크라이브 레인 레이아웃(SLL1) 및 제2 스크라이브 레인 레이아웃(SLL2)을 포함할 수 있다. 제1 스크라이브 레인 레이아웃(SLL1)은 제1 보조 패턴(SP1)을 포함할 수 있고, 제2 스크라이브 레인 레이아웃(SLL2)은 제2 보조 패턴(SP2)을 포함할 수 있다. 제1 및 제2 보조 패턴들(SP1, SP2) 각각은 TEG 패턴 또는 키 패턴일 수 있다.
퓨즈 레이아웃(EFL)은 퓨즈 패턴(EFP) 및 퓨즈 패턴(EFP)으로부터 메인 칩 레이아웃(MCL)을 향해 연장되는 연결 패턴들(CNP)을 포함할 수 있다. 연결 패턴들(CNP)은 제1 방향(D1)으로 서로 평행하게 연장되는 라인 형태를 가질 수 있다. 연결 패턴들(CNP)은 퓨즈 레이아웃(EFL)으로부터 메인 칩 레이아웃(MCL)의 제1 경계(CBL1)를 넘어 메인 칩 레이아웃(MCL) 내부까지 연장될 수 있다.
도 5 내지 도 11은 도 4의 레이아웃에 대해 데이터 준비 절차를 수행하는 방법을 설명하기 위한 개략도들이다.
도 1 및 도 5를 참조하면, 메인 칩 레이아웃(MCL)을 제1 데이터 준비 영역(DPR1)으로 설정할 수 있다 (S120). 본 발명의 실시예들에 따른 데이터 준비 절차(data preparation process)는 대상 레이아웃이 사각형의 형태를 가져야 한다. 만약 대상 레이아웃이 다각형 형태를 가질 경우에는 OPC 룰의 오적용 가능성이 있어, 이에 대한 데이터 준비 절차가 수행될 수 없다.
메인 칩 레이아웃(MCL)과 퓨즈 레이아웃(EFL)을 제1 데이터 준비 영역(DPR1)으로 설정할 경우에는, 대상 영역이 사각형이 아닌 다각형일 수 있다. 대상 영역이 다각형일 경우 데이터 준비 절차가 수행될 수 없으므로, 메인 칩 레이아웃(MCL)과 퓨즈 레이아웃(EFL)을 묶어서 제1 데이터 준비 영역(DPR1)으로 설정하긴 어렵다.
퓨즈 레이아웃(EFL)이 배치된 스크라이브 레인 레이아웃(SLL)을 제2 데이터 준비 영역(DPR2)으로 설정할 수 있다 (S130). 퓨즈 레이아웃(EFL)을 포함하는 스크라이브 레인 레이아웃(SLL)은 사각형이므로, 이를 제2 데이터 준비 영역(DPR2)으로 설정할 수 있다. 퓨즈 레이아웃(EFL)은 메인 칩 레이아웃(MCL)에 연결되는 기능부이므로, 퓨즈 레이아웃(EFL)과 메인 칩 레이아웃(MCL)은 묶여서 함께 데이터 준비 절차가 수행됨이 바람직하다. 그러나 상술한 데이터 준비 절차의 대상 영역의 형태 제한에 따라, 퓨즈 레이아웃(EFL)은 메인 칩 레이아웃(MCL)이 아닌 스크라이브 레인 레이아웃(SLL)에 묶여서 제2 데이터 준비 영역(DPR2)으로 설정될 수 있다.
도 1 및 도 6을 참조하면, 제1 데이터 준비 영역(DPR1)에 대한 데이터 준비 절차가 수행될 수 있다 (S140). 다시 말하면, 메인 칩 레이아웃(MCL)에 데이터 준비 절차를 수행할 수 있다. 제1 데이터 준비 영역(DPR1)에 데이터 준비 절차를 수행하는 것은, 광 근접 보정(Optical Proximity Correction: OPC) 절차를 수행하는 것, 및 마스크 데이터 준비(Mask data preparation: MDP) 절차를 수행하는 것을 포함할 수 있다.
먼저 제1 데이터 준비 영역(DPR1)에 광 근접 보정 절차가 수행될 수 있다. 포토리소그래피 공정을 이용하여, 레이아웃 설계를 통해서 얻어진 레이아웃 패턴들을 실리콘 웨이퍼 상에 구현할 수 있다. 이때, 광 근접 보정은 포토리소그래피 공정에서 발생할 수 있는 왜곡 현상을 보정하기 위한 기술일 수 있다. 즉 광 근접 보정을 통하여, 설계된 패턴을 이용한 노광 시 빛의 특성 때문에 발생하는 굴절이나 공정 효과 등의 왜곡 현상을 보정할 수 있다. 광 근접 보정을 수행하면서, 설계된 레이아웃 내의 패턴들의 형태 및 위치가 변경(바이어스)될 수 있다.
도 6에 나타난 바와 같이, 광 근접 보정을 통하여 제1 데이터 준비 영역(DPR1) 내의 연결 패턴들(CNP)이 보정될 수 있다. 예를 들어, 메인 칩 레이아웃(MCL) 내의 연결 패턴(CNP)의 형태 및/또는 위치가 변경될 수 있다. OPC 이후에는 OPC 룰 및/또는 마스크 룰에 위배되는 부분이 존재하는지 레이아웃에 대한 검증이 수행될 수 있다.
도 7을 참조하면, 제1 데이터 준비 영역(DPR1)에 마스크 데이터 준비 절차가 수행될 수 있다. MDP 절차는 제1 더미 패턴들(DMP1)을 생성하는 것을 포함할 수 있다. 제1 데이터 준비 영역(DPR1) 내에 제1 더미 패턴들(DMP1)이 생성될 수 있다. 제1 더미 패턴들(DMP1)은 연결 패턴들(CNP)이 존재하지 않는 빈 영역 내에 생성될 수 있다. 제1 더미 패턴들(DMP1)은 빈 영역을 채움으로써, 패턴 밀도를 균일하게 할 수 있다. 예를 들어 패턴 밀도가 균일해짐으로써, 광 왜곡에 따른 공정 결함을 방지할 수 있다.
제1 더미 패턴들(DMP1)은 제1 데이터 준비 영역(DPR1)의 경계 인근에는 생성되지 않을 수 있다. 예를 들어, 제1 더미 패턴들(DMP1)은 메인 칩 레이아웃(MCL)의 제1 경계(CBL1)에 인접하는 영역 내에는 생성되지 않을 수 있다. 제1 경계(CBL1)와 이에 가장 인접하는 제1 더미 패턴(DMP1) 사이에 제1 이격 거리(SED1)가 정의될 수 있다. 제1 이격 거리(SED1)는 제1 더미 패턴들(DMP1)간의 피치보다 클 수 있다.
MDP 절차 이후에는 마스크 룰에 위배되는 부분이 존재하는지 레이아웃에 대한 검증이 수행될 수 있다. 다시 말하면, MDP 이후 마스크 룰 체크(MRC)가 수행될 수 있다. 데이터 준비 절차가 완결된 도 7의 제1 데이터 준비 영역(DPR1)은 제1 결과물로 출력될 수 있다 (S140).
도 1 및 도 8을 참조하면, 제2 데이터 준비 영역(DPR2)에 대한 데이터 준비 절차가 수행될 수 있다 (S150). 제2 데이터 준비 영역(DPR2)에 대한 데이터 준비 절차는, 상술한 제1 데이터 준비 영역(DPR1)에 대한 데이터 준비 절차와는 별도로 및 개별적으로 수행될 수 있다.
먼저 제2 데이터 준비 영역(DPR2)의 제1 스크라이브 레인 레이아웃(SLL1) 및 제2 스크라이브 레인 레이아웃(SLL2)에 대한 광 근접 보정 절차가 수행될 수 있다. 제1 및 제2 스크라이브 레인 레이아웃들(SLL1, SLL2)에 대한 OPC 룰은, 퓨즈 레이아웃(EFL)에 대한 OPC 룰과 다를 수 있다. 따라서, 퓨즈 레이아웃(EFL)을 제외한 제1 및 제2 스크라이브 레인 레이아웃들(SLL1, SLL2)에 대해서만 광 근접 보정 절차가 수행될 수 있다.
도 8에 나타난 바와 같이, 광 근접 보정을 통하여 제2 데이터 준비 영역(DPR2) 내의 제1 및 제2 보조 패턴들(SP1, SP2)이 보정될 수 있다. 예를 들어, 제1 및 제2 스크라이브 레인 레이아웃들(SLL1, SLL2) 내의 제1 및 제2 보조 패턴들(SP1, SP2)의 형태 및/또는 위치가 변경될 수 있다. 이후 OPC 룰 체크(ORC)가 수행될 수 있다.
도 9를 참조하면, 제2 데이터 준비 영역(DPR2)의 퓨즈 레이아웃(EFL)에 대한 광 근접 보정 절차가 수행될 수 있다. 퓨즈 레이아웃(EFL)에 대한 OPC 룰은, 메인 칩 레이아웃(MCL)에 대한 OPC 룰과 동일할 수 있다. 도 9에 나타난 바와 같이, 광 근접 보정을 통하여 제2 데이터 준비 영역(DPR2) 내의 퓨즈 패턴(EFP) 및 연결 패턴들(CNP)이 보정될 수 있다. 예를 들어, 퓨즈 레이아웃(EFL) 내의 연결 패턴들(CNP)의 형태 및/또는 위치가 변경될 수 있다. 이후 OPC 룰 체크(ORC)가 수행될 수 있다.
도 10을 참조하면, 제2 데이터 준비 영역(DPR2)의 퓨즈 레이아웃(EFL)에 마스크 데이터 준비 절차가 수행될 수 있다. MDP 절차는 제2 더미 패턴들(DMP2)을 생성하는 것을 포함할 수 있다. 제2 더미 패턴들(DMP2)은 제2 데이터 준비 영역(DPR2)의 퓨즈 레이아웃(EFL) 내에 생성될 수 있다. 도시되진 않았지만, 제1 및 제2 스크라이브 레인 레이아웃들(SLL1, SLL2) 내에도 더미 패턴들이 생성될 수도 있다.
제2 더미 패턴들(DMP2)은 퓨즈 패턴(EFP) 및 연결 패턴들(CNP)이 존재하지 않는 빈 영역 내에 생성될 수 있다. 제2 더미 패턴들(DMP2)은 빈 영역을 채움으로써, 패턴 밀도를 균일하게 할 수 있다.
제2 더미 패턴들(DMP2)은 제2 데이터 준비 영역(DPR2)의 경계 인근에는 생성되지 않을 수 있다. 예를 들어, 제2 더미 패턴들(DMP2)은 메인 칩 레이아웃(MCL)의 제1 경계(CBL1)에 인접하는 영역 내에는 생성되지 않을 수 있다. 제1 경계(CBL1)와 이에 가장 인접하는 제2 더미 패턴(DMP2) 사이에 제2 이격 거리(SED2)가 정의될 수 있다. 제2 이격 거리(SED2)는 제2 더미 패턴들(DMP2)간의 피치보다 클 수 있다. 제2 이격 거리(SED2)는 도 7의 제1 이격 거리(SED1)와 같거나 다를 수 있다.
MDP 절차 이후에는 마스크 룰에 위배되는 부분이 존재하는지 레이아웃에 대한 검증이 수행될 수 있다. 다시 말하면, MDP 이후 마스크 룰 체크가 수행될 수 있다. 데이터 준비 절차가 완결된 도 10의 제2 데이터 준비 영역(DPR2)은 제2 결과물로 출력될 수 있다 (S150).
도 1 및 도 11을 참조하면, 도 7의 제1 결과물과 도 10의 제2 결과물이 병합되어, 마스크 생성을 위한 마스크 데이터가 생성될 수 있다 (S160). 제1 결과물과 제2 결과물을 병합하는 것은, 제1 결과물의 제1 경계(CBL1)와 제2 결과물의 제1 경계(CBL1)를 일치시키는 것, 및 제1 결과물의 연결 패턴들(CNP)과 제2 결과물의 연결 패턴들(CNP)을 정렬시키는 것을 포함할 수 있다. 제1 결과물의 연결 패턴들(CNP)과 제2 결과물의 연결 패턴들(CNP)이 정렬됨으로써, 퓨즈 패턴(EFP)으로부터 메인 칩 레이아웃(MCL) 내부까지 연속적으로 연장되는 연결 패턴들(CNP)이 생성될 수 있다.
도 11의 마스크 데이터를 참고하면, 제1 경계(CBL1) 상에 더미 프리 영역(DFR)이 생성됨을 확인할 수 있다. 제1 더미 패턴(DMP1)과 제2 더미 패턴(DMP2) 사이에 더미 프리 영역(DFR)이 정의될 수 있다. 더미 프리 영역(DFR)은 제1 경계(CBL1)와 중첩될 수 있다. 더미 프리 영역(DFR)에는 더미 패턴들이 존재하지 않으므로, 더미 프리 영역(DFR)은 빈 영역일 수 있다. 더미 프리 영역(DFR)의 제1 방향(D1)으로의 길이는 제1 이격 거리(SED1)와 제2 이격 거리(SED2)의 합과 동일할 수 있다.
더미 프리 영역(DFR)은, 메인 칩 레이아웃(MCL)과 퓨즈 레이아웃(EFL)에 각각 별개의 데이터 준비 절차가 수행됨으로써 생성될 수 있다. 본 발명의 비교예로, 메인 칩 레이아웃(MCL)과 퓨즈 레이아웃(EFL)을 제1 데이터 준비 영역(DPR1)으로 묶어서 동일한 데이터 준비 절차를 수행할 경우, 도 11에 나타난 더미 프리 영역(DFR) 상에도 더미 패턴들이 필연적으로 생성된다.
제1 결과물과 제2 결과물이 병합됨으로써, 도 3에 나타난 반도체 칩 레이아웃에 데이터 준비 절차가 완료된 마스크 데이터를 얻을 수 있다. 마스크 데이터를 바탕으로 포토마스크를 제작할 수 있다 (S170).
도 12는 본 발명의 실시예들에 따른 웨이퍼 상에 형성된 반도체 칩들을 나타낸 평면도이다. 도 13은 도 12의 M 영역을 나타낸 확대도이다.
도 1 및 도 12를 참조하면, 제작된 포토마스크를 이용하여 웨이퍼(W) 상에 반도체 칩들이 생성될 수 있다 (S180). 포토마스크를 사용한 반도체 칩의 제조 공정에서는 다양한 방식의 노광 및 식각 공정들이 반복될 수 있다. 이러한 공정들을 통해서 웨이퍼(W) 상에 레이아웃 설계시에 구성된 패턴들의 형태가 순차적으로 형성될 수 있다. 웨이퍼(W) 상의 반도체 칩들 각각은, 메인 칩(MC) 및 메인 칩들(MC) 주위의 스크라이브 레인(SL)을 포함할 수 있다.
웨이퍼(W) 상에 메인 칩들(MC)은 이차원적으로 배열될 수 있다. 메인 칩들(MC) 사이에 스크라이브 레인(SL)이 제공될 수 있다. 각각의 메인 칩들(MC)은, 그의 일 경계에 인접하는 적어도 하나의 퓨즈 셀(EF)을 포함할 수 있다. 퓨즈 셀(EF)은 스크라이브 레인(SL) 내에 배치될 수 있다. 각각의 메인 칩들(MC)은, 복수개의 기능부들(FE)을 포함할 수 있다. 기능부들(FE)은, 앞서 도 2를 참조하여 설명한 제1 내지 제5 기능부 레이아웃들(FEL1-FEL5)이 웨이퍼(W) 상에 구현된 소자들일 수 있다.
본 발명의 일 실시예로, 제1 방향(D1)으로 서로 인접하는 메인 칩들(MC)은 제1 거리(SPD1)로 서로 이격될 수 있다. 제1 방향(D1)으로 서로 인접하는 메인 칩들(MC) 사이의 스크라이브 레인(SL)은 제1 방향(D1)으로의 폭(WI)을 가질 수 있다. 스크라이브 레인(SL)의 폭(WI)은 제1 거리(SPD1)와 실질적으로 동일할 수 있다.
도 13을 참조하면, 메인 칩(MC)의 제1 경계(CB1)에 스크라이브 레인(SL)이 인접할 수 있다. 스크라이브 레인(SL)은, 제1 경계(CB1)에 인접하는 퓨즈 셀(EF), 퓨즈 셀(EF)의 일 측의 제1 스크라이브 레인(SL1) 및 퓨즈 셀(EF)의 타 측의 제2 스크라이브 레인(SL2)을 포함할 수 있다.
메인 칩(MC)은, 제1 경계(CB1)에 인접하는 제1 더미 구조체들(DMS1)을 포함할 수 있다. 퓨즈 셀(EF)은, 퓨즈 구조체(EFS) 및 퓨즈 구조체(EFS) 주변의 제2 더미 구조체들(DMS2)을 포함할 수 있다. 퓨즈 구조체(EFS)로부터 메인 칩(MC) 내부로 연장되는 연결 구조체들(CNS)이 제공될 수 있다. 적어도 하나의 제1 더미 구조체(DMS1)는 서로 인접하는 연결 구조체들(CNS) 사이에 배치될 수 있다. 적어도 하나의 제2 더미 구조체(DMS2)는 서로 인접하는 연결 구조체들(CNS) 사이에 배치될 수 있다.
제1 스크라이브 레인(SL1)은 제1 보조 구조체(SS1)을 포함할 수 있고, 제2 스크라이브 레인(SL2)은 제2 보조 구조체(SS2)를 포함할 수 있다. 제1 및 제2 보조 구조체들(SS1, SS2) 각각은 TEG 패턴 또는 키 패턴일 수 있다.
메인 칩(MC)과 퓨즈 셀(EF) 사이의 제1 경계(CB1) 상에 더미 프리 영역(DFR)이 정의될 수 있다. 앞서 도 11을 참조하여 설명한 바와 같이, 더미 프리 영역(DFR)에는 제1 및 제2 더미 구조체들(DMS1, DMS2)이 존재하지 않을 수 있다. 제1 경계(CB1)에 가장 가까운 제2 더미 구조체(DMS2)는, 더미 프리 영역(DFR)을 사이에 두고 제1 경계(CB1)에 가장 가까운 제1 더미 구조체(DMS1)로부터 제1 방향(D1)으로 이격될 수 있다.
더미 프리 영역(DFR)의 패턴 밀도는, 메인 칩(MC)의 패턴 밀도와 퓨즈 셀(EF)의 패턴 밀도보다 작을 수 있다. 상기 패턴 밀도는, 일정 면적 내에 배치된 더미 패턴들의 개수를 의미할 수 있다. 예를 들어, 더미 프리 영역(DFR)의 제1 방향(D1)으로의 폭은, 제1 더미 구조체들(DMS1)간의 피치의 5배보다 클 수 있다.
도 13에 나타난 구조체들은, FEOL 층의 도전 패턴들일 수 있다. 도 13의 구조체들, 즉 FEOL 층의 도전 패턴들은 도핑된 반도체(예를 들어, 도핑된 폴리실리콘), 금속 또는 금속 질화물을 포함할 수 있다.
도 12 및 도 13을 다시 참조하면, 퓨즈 셀(EF)은 연결 구조체들(CNS)을 통해 메인 칩(MC) 내의 기능부들(FE)과 각각 연결될 수 있다. 퓨즈 셀(EF)에 프로그램된 코드를 통하여 메인 칩(MC) 내의 기능부들(FE)에 대한 테스트가 수행될 수 있다. 상기 테스트를 통하여 각각의 메인 칩들(MC)의 불량 여부를 판별할 수 있다.
도 14a 및 도 14b는 본 발명의 일 실시예에 따른 퓨즈 셀을 설명하기 위한 것으로, 도 14a는 전기적 퓨즈의 회로도를 나타내며 도 14b는 전기적 퓨즈의 구조를 나타낸다.
도 14a를 참조하면, 퓨즈 구동 회로는 전기적 퓨즈(electrical fuse: e-fuse)를 포함할 수 있다. 전기적 퓨즈(e-fuse)는 트랜지스터와 전기적으로 연결되는 일 단과, 상기 소정의 전압이 인가되는 타 단을 포함할 수 있다.
도 14a의 트랜지스터는 도 12의 메인 칩(MC) 내의 기능부(FE)에 제공된 트랜지스터일 수 있다. 트랜지스터의 게이트로는 게이트 전압(Vgs)이 인가되며, 일 단으로 접지 전압(GND)이 제공될 수 있다. 게이트로 게이트 전압(Vgs)이 인가되고, 이에 따라 전기적 퓨즈(e-fuse)의 타 단으로 전압(Vfs)이 인가되면, 상기 전기적 퓨즈는 블로잉되어 상기 전기적 퓨즈 사이의 저항값이 증가될 수 있다. 즉, 전기적 퓨즈(e-fuse)는 물리적으로 단락될 수 있다. 상기 전기적 퓨즈 양단에 소정의 전압을 인가하여 저항을 감지함으로써 퓨즈의 블로잉 여부를 확인할 수 있다. 상기 전기적 퓨즈 양단에 소정의 전압을 인가함으로써, 상기 전기적 퓨즈가 프로그램될 수 있다.
도 14b를 참조하면, 도 12 및 도 13의 퓨즈 셀(EF)의 전기적 퓨즈의 구조의 일 예가 도시되어 있다. 퓨즈 구조체(EFS)는 3차원 입체 구조를 가질 수 있다. 퓨즈 구조체(EFS)는 캐소드 패턴(210), 퓨즈 링크(220), 및 애노드 패턴(230)을 포함할 수 있다. 캐소드 패턴(210)은 웨이퍼(W) 상에 배치될 수 있다. 퓨즈 링크(220)는 웨이퍼(W)의 상부면으로부터 제1 높이에 배치되고, 애노드 패턴(230)은 웨이퍼(W)의 상부면으로부터 제1 높이보다 큰 제2 높이에 배치될 수 있다. 퓨즈 링크(220)와 동일한 높이에 더미 퓨즈 링크들(220d)이 배치될 수 있다.
캐소드 패턴(210)은 도 13에 나타난 FEOL 층에 배치될 수 있다. 즉, 복수개의 캐소드 패턴들(210)이 모여 도 13의 퓨즈 구조체(EFS)를 구성할 수 있다. 캐소드 패턴(210)은 제1 방향(D1)으로 연장되는 제1 부분들(210a)과 제2 방향(D2)으로 연장되는 제2 부분들(210b)을 포함할 수 있다. 퓨즈 링크(220)와 캐소드 패턴(210)을 연결하는 제1 콘택 플러그(215)가 캐소드 패턴(210)의 일단에 접속될 수 있다. 캐소드 패턴(210)의 타 단은 도 13의 연결 구조체(CNS)와 연결될 수 있다.
퓨즈 링크(220)는 BEOL 층의 M1 층에 배치될 수 있다. 애노드 패턴(230)은 BEOL 층의 M2 층에 배치될 수 있다. 애노드 패턴(230)은 제1 방향(D1)으로 연장되는 제1 부분들(230a)과 제2 방향(D2)으로 연장되는 제2 부분들(230b)을 포함할 수 있다. 퓨즈 링크(220)와 애노드 패턴(230)을 연결하는 제2 콘택 플러그(225)가 애노드 패턴(230)의 일단에 접속될 수 있다. 제1 콘택 플러그(215)와 제2 콘택 플러그(225)는 서로 오프셋될 수 있다.
일 예로, 캐소드 패턴(210)은 도핑된 폴리실리콘을 포함할 수 있다. 일 예로, 퓨즈 링크(220) 및 애노드 패턴(230)은 텅스텐(W), 알루미늄(Al), 구리(Cu), 및 구리 합금으로 이루어진 군에서 선택된 금속을 포함할 수 있다. 여기서, 구리 합금은 구리 내에 미량의 C, Ag, Co, Ta, In, Sn, Zn, Mn, Ti, Mg, Cr, Ge, Sr, Pt, Mg, Al 또는 Zr을 포함할 수 있다.
퓨즈 구조체(EFS)는 더미 금속 플러그(235) 및 더미 금속 패턴(240)을 더 포함할 수 있다. 더미 금속 플러그(235)는 애노드 패턴(230)의 일부분과 접촉될 수 있다. 더미 금속 플러그(235)는 애노드 패턴(230)의 제1 부분(230a)에 접속될 수 있다. 더미 금속 플러그(235) 상에 더미 금속 패턴(240)이 접속될 수 있다.
도 15는 도 12의 웨이퍼를 다이싱함으로써 분리된 반도체 칩을 나타낸 평면도이다. 도 16은 도 15의 M 영역을 나타낸 확대도이다.
도 1 및 도 15를 참조하면, 도 12의 웨이퍼(W)에 다이싱 공정이 수행되어, 메인 칩들(MC)이 복수개의 반도체 칩들로 분리될 수 있다 (S190). 상기 다이싱 공정은 웨이퍼(W)의 스크라이브 레인(SL)을 커팅하는 것을 포함할 수 있다. 상기 다이싱 공정에 의해 스크라이브 레인(SL)의 대부분의 영역이 제거될 수 있다.
도 15의 반도체 칩은 메인 칩(MC), 및 메인 칩(MC)을 둘러싸는 잘려진 스크라이브 레인(CSL)을 포함할 수 있다. 메인 칩(MC)은 기판(SUB) 상의 제1 내지 제5 기능부들(FE1-FE5)을 포함할 수 있다. 기판(SUB)은 다이싱된 웨이퍼(W)일 수 있다. 기판(SUB)은 제1 내지 제5 기능부들(FE1-FE5)을 지지할 수 있다.
메인 칩(MC)은 제1 내지 제4 경계들(CB1-CB4)을 포함할 수 있다. 잘려진 스크라이브 레인(CSL)과 메인 칩(MC) 사이에 제1 내지 제4 경계들(CB1-CB4)이 정의될 수 있다. 잘려진 스크라이브 레인(CSL)은, 메인 칩(MC)의 제1 경계(CB1)에 인접하는 잘려진 퓨즈 셀(CEF)을 포함할 수 있다. 잘려진 퓨즈 셀(CEF)로부터 메인 칩(MC) 내부로 연장되는 연결 구조체들(CNS)이 제공될 수 있다. 다시 말하면, 연결 구조체들(CNS)은 웨이퍼(W)의 다이싱 공정 이후에도 잔류할 수 있다.
도 16을 참조하면, 제1 경계(CB1) 상의 잘려진 스크라이브 레인(CSL)은, 제1 잘려진 스크라이브 레인(CSL1), 제2 잘려진 스크라이브 레인(CSL2), 및 잘려진 퓨즈 셀(CEF)을 포함할 수 있다. 잘려진 퓨즈 셀(CEF)은 제1 및 제2 잘려진 스크라이브 레인들(CSL1, CSL2) 사이에 개재될 수 있다.
메인 칩(MC)은, 상술한 도 13과 실질적으로 동일할 수 있다. 이는 메인 칩(MC)은 다이싱 공정의 영향을 받지 않기 때문이다. 메인 칩(MC)은 제1 더미 구조체들(DMS1)을 그대로 포함할 수 있다. 제1 잘려진 스크라이브 레인(CSL1)은 잘려진 제1 보조 구조체(SS1)을 포함할 수 있고, 제2 잘려진 스크라이브 레인(CSL2)은 잘려진 제2 보조 구조체(SS2)를 포함할 수 있다.
도 13의 퓨즈 셀(CEF)의 퓨즈 구조체(EFS)는 상기 다이싱 공정에 의해 제거되어, 잘려진 퓨즈 셀(CEF) 내에는 생략될 수 있다. 잘려진 퓨즈 셀(CEF)은 잔류하는 제2 더미 구조체들(DMS2)을 포함할 수 있다. 연결 구조체들(CNS)이 반도체 칩의 엣지(CED)에서부터 잘려진 퓨즈 셀(CEF)을 가로질러 메인 칩(MC) 내부로 연장될 수 있다.
서로 인접하는 연결 구조체들(CNS) 사이에 적어도 하나의 제2 더미 구조체(DMS2)가 배치될 수 있다. 적어도 하나의 제2 더미 구조체(DMS2)는 잘려진 제1 보조 구조체(SS1)와 제2 방향(D2)으로 동일 선상에 배치될 수 있다. 적어도 하나의 제2 더미 구조체(DMS2)는 잘려진 제2 보조 구조체(SS2)와 제2 방향(D2)으로 동일 선상에 배치될 수 있다.
메인 칩(MC)과 잘려진 퓨즈 셀(CEF) 사이의 제1 경계(CB1) 상에 더미 프리 영역(DFR)이 여전히 존재할 수 있다. 앞서 도 13을 참조하여 설명한 바와 같이, 더미 프리 영역(DFR)에는 제1 및 제2 더미 구조체들(DMS1, DMS2)이 존재하지 않을 수 있다. 제1 경계(CB1)에 가장 가까운 제2 더미 구조체(DMS2)는, 더미 프리 영역(DFR)을 사이에 두고 제1 경계(CB1)에 가장 가까운 제1 더미 구조체(DMS1)로부터 제1 방향(D1)으로 이격될 수 있다.
도 17은 본 발명의 비교예에 따른 반도체 칩 레이아웃을 나타낸 개략도이다. 도 18은 도 17의 레이아웃을 바탕으로 웨이퍼 상에 형성된 반도체 칩들을 나타낸 평면도이다.
도 17을 참조하면, 메인 칩 레이아웃(MCL)의 제1 경계(CBL1) 상에 퓨즈 레이아웃(EFL)이 배치될 수 있다. 본 비교예에서는, 앞서 도 3을 참조하여 설명한 본 발명의 실시예와는 다르게, 퓨즈 레이아웃(EFL)을 배치한 이후 스크라이브 레인 레이아웃(SLL)의 경계(SLLB)를 제1 방향(D1)으로 연장할 수 있다. 스크라이브 레인 레이아웃(SLL)의 경계(SLLB)는 퓨즈 레이아웃(EFL)의 제1 방향(D1)으로의 폭만큼 더 연장될 수 있다. 이로써, 스크라이브 레인 레이아웃(SLL)의 제1 방향(D1)으로의 제1 길이(LI1)는, 스크라이브 레인 레이아웃(SLL)의 제2 방향(D2)으로의 제2 길이(LI2)보다 커질 수 있다. 본 실시예에 따른 스크라이브 레인 레이아웃(SLL)의 제1 방향(D1)으로의 제1 길이(LI1)는, 도 3의 스크라이브 레인 레이아웃(SLL)의 제1 방향(D1)으로의 제1 길이(LI1)보다 클 수 있다.
본 비교예와 같이 스크라이브 레인 레이아웃(SLL)을 확장하는 이유는, 메인 칩 레이아웃(MCL)과 퓨즈 레이아웃(EFL)을 묶어서 제1 데이터 준비 영역(DPR1)으로 설정하기 위함이다. 제1 데이터 준비 영역(DPR1)에 스크라이브 레인 레이아웃(SLL)이 포함되면 안되므로, 스크라이브 레인 레이아웃(SLL)을 제1 방향(D1)으로 확장하여 퓨즈 레이아웃(EFL)과 동일 선상에 스크라이브 레인의 보조 패턴들이 배치되지 않도록 할 수 있다.
도 18을 참조하면, 도 17의 레이아웃으로 웨이퍼(W) 상에 구현된 메인 칩들(MC)은 제2 거리(SPD2)로 서로 이격될 수 있다. 제1 방향(D1)으로 서로 인접하는 메인 칩들(MC) 사이의 스크라이브 레인(SL)은 도 12와 동일한 폭(WI)을 가질 수 있다. 한편 본 비교예의 스크라이브 레인(SL)은 퓨즈 셀(EF)과 중첩되지 않게 배치되므로, 메인 칩들(MC)간의 제2 거리(SPD2)가 도 12의 제1 거리(SPD1)보다 커질 수 있다.
본 비교예에 따르면 메인 칩들(MC)간의 제1 방향(D1)으로의 배열 간격이 증가함으로써, 웨이퍼(W) 상에 형성될 수 있는 메인 칩들(MC)의 개수가 도 12의 메인 칩들(MC)의 개수보다 감소하게 되는 문제가 발생한다.
한편 본 발명에 따르면, 스크라이브 레인(SL) 내에 퓨즈 셀(EF)이 안정적으로 형성될 수 있도록 반도체 칩을 설계 및 제조함으로써, 웨이퍼(W) 상에 형성될 수 있는 메인 칩들(MC)의 개수를 증가시킬 수 있다. 이로써 본 발명은 반도체 소자의 넷 다이 및 수율을 향상시킬 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야 한다.

Claims (20)

  1. 반도체 칩 레이아웃을 준비하는 것, 상기 반도체 칩 레이아웃은 메인 칩 레이아웃 및 상기 메인 칩 레이아웃을 둘러싸는 스크라이브 레인 레이아웃을 포함하고;
    상기 스크라이브 레인 레이아웃 내에 퓨즈 레이아웃을 배치하는 것;
    상기 메인 칩 레이아웃을 제1 데이터 준비 영역으로 설정하는 것;
    상기 스크라이브 레인 레이아웃 및 상기 퓨즈 레이아웃을 제2 데이터 준비 영역으로 설정하는 것;
    상기 제1 및 제2 데이터 준비 영역들에 개별적으로 데이터 준비 절차를 수행하여, 제1 결과물 및 제2 결과물을 각각 획득하는 것;
    상기 제1 및 제2 결과물들을 병합하여 마스크 데이터를 생성하는 것;
    상기 마스크 데이터로 포토마스크를 제작하는 것; 및
    상기 포토마스크로 웨이퍼 상에 반도체 칩들을 형성하는 것을 포함하는 반도체 칩의 제조 방법.
  2. 제1항에 있어서,
    상기 퓨즈 레이아웃은 상기 메인 칩 레이아웃의 제1 경계에 인접하고,
    상기 퓨즈 레이아웃은, 퓨즈 패턴 및 상기 퓨즈 패턴으로부터 메인 칩 레이아웃 내부로 연장되는 연결 패턴을 포함하는 반도체 칩의 제조 방법.
  3. 제2항에 있어서,
    상기 제1 데이터 준비 영역에 데이터 준비 절차를 수행하는 것은, 상기 메인 칩 레이아웃 내에 제1 더미 패턴들을 생성하는 것을 포함하고,
    상기 제1 더미 패턴들은 상기 연결 패턴 주위에 생성되되, 상기 제1 경계로부터 이격되는 반도체 칩의 제조 방법.
  4. 제3항에 있어서,
    상기 제2 데이터 준비 영역에 데이터 준비 절차를 수행하는 것은, 상기 퓨즈 레이아웃 내에 제2 더미 패턴들을 생성하는 것을 포함하고,
    상기 제2 더미 패턴들은 상기 퓨즈 패턴 및 상기 연결 패턴 주위에 생성되되, 상기 제1 경계로부터 이격되는 반도체 칩의 제조 방법.
  5. 제4항에 있어서,
    상기 마스크 데이터는 상기 제1 더미 패턴들과 상기 제2 더미 패턴들 사이의 더미 프리 영역을 포함하고,
    상기 더미 프리 영역은 상기 제1 경계와 중첩되는 반도체 칩의 제조 방법.
  6. 제2항에 있어서,
    상기 제1 및 제2 결과물들을 병합하는 것은, 상기 제1 결과물의 상기 연결 패턴과 상기 제2 결과물의 상기 연결 패턴을 서로 정렬하는 것을 포함하는 반도체 칩의 제조 방법.
  7. 제1항에 있어서,
    상기 제2 데이터 준비 영역에 데이터 준비 절차를 수행하는 것은:
    상기 스크라이브 레인 레이아웃에 제1 OPC 절차를 수행하는 것; 및
    상기 퓨즈 레이아웃에 제2 OPC 절차를 수행하는 것을 포함하고,
    상기 제1 OPC 절차와 상기 제2 OPC 절차는 서로 다른 OPC 룰을 갖는 반도체 칩의 제조 방법.
  8. 제7항에 있어서,
    상기 제2 OPC 절차는 상기 제1 데이터 준비 영역에 수행되는 OPC 절차와 동일한 OPC 룰을 갖는 반도체 칩의 제조 방법.
  9. 제1항에 있어서,
    상기 반도체 칩들 각각은 메인 칩 및 상기 메인 칩의 제1 경계에 인접하는 퓨즈 셀을 포함하고,
    상기 반도체 칩의 제조 방법은, 상기 퓨즈 셀을 통해 상기 메인 칩 내의 기능부들에 대한 테스트를 수행하는 것을 더 포함하는 반도체 칩의 제조 방법.
  10. 제9항에 있어서,
    상기 웨이퍼를 다이싱하여 상기 반도체 칩들을 분리하는 것을 더 포함하되,
    상기 다이싱에 의해 상기 반도체 칩들 각각의 상기 퓨즈 셀이 잘려지는 반도체 칩의 제조 방법.
  11. 웨이퍼 상에 반도체 칩들을 형성하는 것, 상기 반도체 칩들 각각은 메인 칩 및 상기 메인 칩의 제1 경계 상의 스크라이브 레인 및 상기 스크라이브 레인 내에 배치된 퓨즈 셀을 포함하고;
    상기 퓨즈 셀을 통해 상기 메인 칩 내의 기능부들에 대한 테스트를 수행하는 것; 및
    상기 웨이퍼를 다이싱하여 상기 반도체 칩들을 분리하는 것을 포함하되,
    상기 퓨즈 셀은, 퓨즈 구조체 및 상기 퓨즈 구조체로부터 상기 메인 칩 내부로 연장되는 연결 구조체를 포함하고,
    상기 웨이퍼를 다이싱하는 것은, 상기 퓨즈 구조체를 제거하는 것을 포함하며,
    분리된 상기 반도체 칩은, 잘려진 상기 연결 구조체를 포함하는 반도체 칩의 제조 방법.
  12. 제11항에 있어서,
    상기 메인 칩은 상기 연결 구조체 주위에 배치된 제1 더미 구조체들을 포함하고,
    상기 퓨즈 셀은 상기 연결 구조체 주위에 배치된 제2 더미 구조체들을 포함하며,
    상기 제1 및 제2 더미 구조체들은 상기 제1 경계로부터 이격되고,
    상기 제1 및 제2 더미 구조체들 사이에 더미 프리 영역이 정의되며,
    상기 더미 프리 영역은 상기 제1 경계와 중첩되는 반도체 칩의 제조 방법.
  13. 제12항에 있어서,
    상기 다이싱 이후, 상기 제2 더미 구조체들 중 일부는 잘려진 상기 퓨즈 셀 내에 잔류하는 반도체 칩의 제조 방법.
  14. 제12항에 있어서,
    분리된 상기 반도체 칩은, 잘려진 상기 스크라이브 레인 및 상기 잘려진 스크라이브 레인 내에 배치된 잘려진 상기 퓨즈 셀을 포함하고,
    상기 잘려진 퓨즈 셀 내의 상기 제2 더미 구조체들 중 적어도 하나는 상기 반도체 칩의 엣지에 배치되며,
    상기 잘려진 스크라이브 레인 내의 잘려진 보조 구조체는 상기 엣지에 배치되는 반도체 칩의 제조 방법.
  15. 제11항에 있어서,
    상기 퓨즈 구조체는 코드가 프로그램된 반도체 칩의 제조 방법.
  16. 메인 칩;
    상기 메인 칩의 제1 경계 상의 잘려진 스크라이브 레인;
    상기 잘려진 스크라이브 레인 내에 배치된 잘려진 퓨즈 셀; 및
    상기 잘려진 퓨즈 셀로부터 상기 메인 칩 내부로 연장되는 연결 구조체를 포함하되,
    상기 메인 칩은 상기 연결 구조체 주위에 배치된 제1 더미 구조체들을 포함하고,
    상기 잘려진 퓨즈 셀은 상기 연결 구조체 주위에 배치된 제2 더미 구조체들을 포함하며,
    상기 제1 및 제2 더미 구조체들 사이에 더미 프리 영역이 정의되며,
    상기 더미 프리 영역은 상기 제1 경계와 중첩되는 반도체 칩.
  17. 제16항에 있어서,
    상기 메인 칩은 복수개의 기능부들을 포함하고,
    상기 복수개의 기능부들 각각은 메모리 블록, 아날로그 로직 블록, 인풋/아웃풋 (I/O) 로직 블록, CPU (central processing unit) 블록, 및 무선 주파수(radio frequency) 블록 중 어느 하나를 포함하는 반도체 칩.
  18. 제17항에 있어서,
    상기 연결 구조체는, 상기 복수개의 기능부들 중 적어도 하나와 전기적으로 연결되는 반도체 칩.
  19. 제16항에 있어서,
    상기 잘려진 스크라이브 레인은 잘려진 보조 구조체를 포함하고,
    상기 제2 더미 구조체들 중 적어도 하나는 상기 반도체 칩의 엣지에 배치되며,
    상기 잘려진 보조 구조체는 상기 엣지에 배치되는 반도체 칩.
  20. 제16항에 있어서,
    상기 잘려진 퓨즈 셀은, 코드가 프로그램된 퓨즈 구조체를 제외하는(exclude) 반도체 칩.
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US6594818B2 (en) * 2001-03-21 2003-07-15 Samsung Electronics Co., Ltd. Memory architecture permitting selection of storage density after fabrication of active circuitry
US7183623B2 (en) * 2001-10-02 2007-02-27 Agere Systems Inc. Trimmed integrated circuits with fuse circuits
KR20100010841A (ko) * 2008-07-23 2010-02-02 삼성전자주식회사 칩 분리 영역을 갖는 반도체칩의 레이아웃 및 반도체칩
US9349662B2 (en) * 2012-12-03 2016-05-24 Taiwan Semiconductor Manufacturing Company, Ltd. Test structure placement on a semiconductor wafer

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