JP2005026544A - 半導体集積回路およびプローブカード - Google Patents
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Abstract
【課題】プロービングによる品質の劣化を防止することのでき且つチップサイズ（品種）が異なる場合にも同一のテスト用プローブカードを使用できる半導体集積回路およびプローブカードを提供する。
【解決手段】複数の矩形上のチップ１は、ウェハ上に配列形成されている。ダイシングライン２は、チップ１の四辺に沿ってチップ１の外側に形成されている。ワイヤリング用パッド３は、チップ１の四辺に沿ってチップ１の内側に配列形成されている。テスト用パッド４は、ダイシングライン２内に予め定められた所定の配置で配列形成されている。配線５は、ワイヤリング用パッド３とテスト用パッド４とを電気的に導通させるためのものである。半導体集積回路１００において、テスト用パッド４は、紙面縦方向のダイシングライン２内には形成されるが、紙面横方向のダイシングライン２内には形成されない。
【選択図】 図１
【解決手段】複数の矩形上のチップ１は、ウェハ上に配列形成されている。ダイシングライン２は、チップ１の四辺に沿ってチップ１の外側に形成されている。ワイヤリング用パッド３は、チップ１の四辺に沿ってチップ１の内側に配列形成されている。テスト用パッド４は、ダイシングライン２内に予め定められた所定の配置で配列形成されている。配線５は、ワイヤリング用パッド３とテスト用パッド４とを電気的に導通させるためのものである。半導体集積回路１００において、テスト用パッド４は、紙面縦方向のダイシングライン２内には形成されるが、紙面横方向のダイシングライン２内には形成されない。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路およびプローブカードに関し、特に、チップをウェハ状態でテストするためのパッドの配置に関する。
【０００２】
【従来の技術】
従来の半導体集積回路においては、チップをウェハ状態でテストするときには、チップ上の各パッドに同時にプローブカード（テスト用治具）のピンを接触させて電気的信号を入出力しテストを行っている。
【０００３】
このテストのときには、パッドのプロービングが複数回行われるので、パッドに傷がついてしまう場合がある。このパッドは、後のアセンブリ工程において金線等でワイヤリングされるので、この傷が品質劣化につながってしまういう問題点があった。
【０００４】
特許文献１〜３には、ワイヤボンディング用パッドとテスト用パッドとを分けることにより品質劣化を防止する半導体集積回路の例が示されている。
【０００５】
【特許文献１】
特開平６−１５１５３５号公報
【特許文献２】
特開２０００−１２４２７８号公報
【特許文献３】
特開２００１−３１３３１８号公報
【０００６】
【発明が解決しようとする課題】
例えば特許文献１に示される半導体集積回路においては、テスト用パッドはチップの四辺に沿った全てのダイシングライン上に形成されている。一般に半導体チップは、品種によりチップサイズが異なるので、１チップ分のテスト用パッドの配列形状も品種ごとに異なってくる。そのため、テスト用パッドをチップの四辺全てに沿って配置した場合には、チップの品種毎に異なるテスト用プローブカードを作製する必要があった。
【０００７】
本発明は以上の問題点を解決するためになされたものであり、プロービングによる品質の劣化を防止することのでき且つチップサイズ（品種）が異なる場合にも同一のテスト用プローブカードを使用できる半導体集積回路およびプローブカードを提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記の目的を達成するために、請求項１に記載の発明に係る半導体集積回路ウェハ上に配列形成された複数の矩形状のチップと、前記チップの四辺に沿って前記チップの外側に形成されたダイシングラインと、前記チップの四辺に沿って前記チップの内側に配列形成されたワイヤリング用パッドと、前記ダイシングライン上に所定の配置で配列形成されたテスト用パッドと、前記ワイヤリング用パッドと前記テスト用パッドとを電気的に導通させる配線とを備え、一つのチップの四辺に沿った四つのダイシングラインのうちの二つ又は三つのダイシングライン上にのみ前記テスト用パッドが形成される。
【０００９】
【発明の実施の形態】
＜実施の形態１＞
図１は、本実施の形態に係る半導体集積回路１００の構成例を示す図である。
【００１０】
図１に示される半導体集積回路１００は、チップ１と、ダイシングライン２と、ワイヤリング用パッド３と、テスト用パッド４と、配線５と備える。複数の矩形状のチップ１は、図示しないウェハ上に配列形成されている。ダイシングライン２は、後のダイシング工程においてチップ１を個別に切断するための領域であり、チップ１の四辺に沿ってチップ１の外側に形成されている。ワイヤリング用パッド３は、後のアセンブリ工程において金線等でワイヤリングするためのものであり、チップ１の四辺に沿ってチップ１の内側に配列形成されている。テスト用パッド４は、後のウェハテスト工程においてテスト用治具を接触させるためのものであり、ダイシングライン２内に予め定められた所定の配置で配列形成されている。配線５は、ワイヤリング用パッド３とテスト用パッド４とを電気的に導通させるためのものである。なお、図１においては、複数のチップ１のうち中央に位置するもの以外については、ワイヤリング用パッド３、テスト用パッド４および配線５の図示を一部省略しているが、全てのチップ１は同様の構造であるものとする。以降の図についても同様である。
【００１１】
半導体集積回路１００において、テスト用パッド４は、紙面縦方向のダイシングライン２内には形成されるが、紙面横方向のダイシングライン２内には形成されない。従って、半導体集積回路１００のプロービングに用いられるテスト用プローブカード（図示しない）は、テスト用パッド４の所定の配置に対応した紙面縦方向の二列のプローブピンを備えておればよい。このテスト用プローブカードを用いることにより、図２に示されるような、半導体集積回路１００においてチップ１を紙面縦方向に拡大した品種の異なる半導体集積回路１１０においても、プロービングを行うことができる。但しこのとき、半導体集積回路１００および半導体集積回路１１０に配列されるテスト用パッド４の所定の配置は同じであるとする。
【００１２】
＜変形例１＞
また、図３，４にそれぞれ示される半導体集積回路２００，２１０は、図１，２にそれぞれ示される半導体集積回路１００，１１０において、テスト用パッド４を、紙面縦方向のダイシングライン２内にではなく、紙面横方向のダイシングライン２内に形成させたものである。半導体集積回路２００，２１０においても、同一の所定の配置でテスト用パッド４を配列させることにより、半導体集積回路１００，１１０と同様に、同一のテスト用プローブカードを用いてプロービングを行うことができる。
【００１３】
＜変形例２＞
また、図５に示される半導体集積回路３００は、図１に示される半導体集積回路１００において、テスト用パッド４を、チップ１の三辺に沿ったダイシングライン２内に形成させたものである。また、図６に示される半導体集積回路３１０は、図５に示される半導体集積回路３００において、テスト用パッド４が形成されないダイシングライン２に垂直な方向（ここでは紙面縦方向）にチップ１を拡大したものである。半導体集積回路３００，３１０においても、半導体集積回路１００，１１０と同様に同一のテスト用プローブカードを用いてプロービングを行うことができる。
【００１４】
＜変形例３＞
また、図７に示される半導体集積回路４００は、図１に示される半導体集積回路１００において、チップ１の四辺に沿った四つのダイシングラインのうちの互いに直交する二つのダイシングラインにはテスト用パッド４が形成されず、残りの二つのダイシングラインにテスト用パッド４を形成させたものである。上記の半導体集積回路１００，２００，３００においては、縦又は横一方向にのみチップ１を拡大させることができたが、半導体集積回路４００においては、図８に示される半導体集積回路４１０のように、紙面縦方向および紙面横方向の両方向にチップ１を拡大させた場合にも、同一のテスト用プローブカードを用いてプロービングを行うことができる。
【００１５】
このように、本実施の形態に係る半導体集積回路１００，２００，３００においては、チップ１の四辺に沿った四つのダイシングライン２のうちの二つ又は三つのダイシングライン上にのみテスト用パッド４が形成されるので、テスト用パッド４が形成されないダイシングライン２に垂直な方向にチップ１を拡大した場合にも、同一のテスト用プローブカードを用いてプロービングを行うことができる。従って、プロービングによる品質の劣化を防止することのでき且つチップサイズ（品種）が異なる場合にも同一のテスト用プローブカードを使用できるという効果を有する。
【００１６】
また、本実施の形態に係る半導体集積回路４００においては、チップ１の四辺に沿った四つのダイシングライン２のうちの互いに直交する二つのダイシングライン２上にのみテスト用パッド４が形成されるので、上記の効果に加えて、チップを拡大する自由度を高めることができるという効果を有する。
【００１７】
【発明の効果】
以上、説明したように、請求項１に記載の発明に係る半導体集積回路は、ウェハ上に配列形成された複数の矩形状のチップと、前記チップの四辺に沿って前記チップの外側に形成されたダイシングラインと、前記チップの四辺に沿って前記チップの内側に配列形成されたワイヤリング用パッドと、前記ダイシングライン上に所定の配置で配列形成されたテスト用パッドと、前記ワイヤリング用パッドと前記テスト用パッドとを電気的に導通させる配線とを備え、一つのチップの四辺に沿った四つのダイシングラインのうちの二つ又は三つのダイシングライン上にのみ前記テスト用パッドが形成されるので、テスト用パッドが形成されないダイシングラインに垂直な方向にチップを拡大した場合にも、同一のテスト用プローブカードを用いてプロービングを行うことができる。従って、プロービングによる品質の劣化を防止することのでき且つチップサイズ（品種）が異なる場合にも同一のテスト用プローブカードを使用できる。
【図面の簡単な説明】
【図１】実施の形態１に係る半導体集積回路の構成例を示す図である。
【図２】実施の形態１に係る半導体集積回路の構成例を示す図である。
【図３】実施の形態１の変形例１に係る半導体集積回路の構成例を示す図である。
【図４】実施の形態１の変形例１に係る半導体集積回路の構成例を示す図である。
【図５】実施の形態１の変形例２に係る半導体集積回路の構成例を示す図である。
【図６】実施の形態１の変形例２に係る半導体集積回路の構成例を示す図である。
【図７】実施の形態１の変形例３に係る半導体集積回路の構成例を示す図である。
【図８】実施の形態１の変形例３に係る半導体集積回路の構成例を示す図である。
【符号の説明】
１ チップ、２ ダイシングライン、３ ワイヤリング用パッド、４ テスト用パッド、５ 配線。
【発明の属する技術分野】
本発明は、半導体集積回路およびプローブカードに関し、特に、チップをウェハ状態でテストするためのパッドの配置に関する。
【０００２】
【従来の技術】
従来の半導体集積回路においては、チップをウェハ状態でテストするときには、チップ上の各パッドに同時にプローブカード（テスト用治具）のピンを接触させて電気的信号を入出力しテストを行っている。
【０００３】
このテストのときには、パッドのプロービングが複数回行われるので、パッドに傷がついてしまう場合がある。このパッドは、後のアセンブリ工程において金線等でワイヤリングされるので、この傷が品質劣化につながってしまういう問題点があった。
【０００４】
特許文献１〜３には、ワイヤボンディング用パッドとテスト用パッドとを分けることにより品質劣化を防止する半導体集積回路の例が示されている。
【０００５】
【特許文献１】
特開平６−１５１５３５号公報
【特許文献２】
特開２０００−１２４２７８号公報
【特許文献３】
特開２００１−３１３３１８号公報
【０００６】
【発明が解決しようとする課題】
例えば特許文献１に示される半導体集積回路においては、テスト用パッドはチップの四辺に沿った全てのダイシングライン上に形成されている。一般に半導体チップは、品種によりチップサイズが異なるので、１チップ分のテスト用パッドの配列形状も品種ごとに異なってくる。そのため、テスト用パッドをチップの四辺全てに沿って配置した場合には、チップの品種毎に異なるテスト用プローブカードを作製する必要があった。
【０００７】
本発明は以上の問題点を解決するためになされたものであり、プロービングによる品質の劣化を防止することのでき且つチップサイズ（品種）が異なる場合にも同一のテスト用プローブカードを使用できる半導体集積回路およびプローブカードを提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記の目的を達成するために、請求項１に記載の発明に係る半導体集積回路ウェハ上に配列形成された複数の矩形状のチップと、前記チップの四辺に沿って前記チップの外側に形成されたダイシングラインと、前記チップの四辺に沿って前記チップの内側に配列形成されたワイヤリング用パッドと、前記ダイシングライン上に所定の配置で配列形成されたテスト用パッドと、前記ワイヤリング用パッドと前記テスト用パッドとを電気的に導通させる配線とを備え、一つのチップの四辺に沿った四つのダイシングラインのうちの二つ又は三つのダイシングライン上にのみ前記テスト用パッドが形成される。
【０００９】
【発明の実施の形態】
＜実施の形態１＞
図１は、本実施の形態に係る半導体集積回路１００の構成例を示す図である。
【００１０】
図１に示される半導体集積回路１００は、チップ１と、ダイシングライン２と、ワイヤリング用パッド３と、テスト用パッド４と、配線５と備える。複数の矩形状のチップ１は、図示しないウェハ上に配列形成されている。ダイシングライン２は、後のダイシング工程においてチップ１を個別に切断するための領域であり、チップ１の四辺に沿ってチップ１の外側に形成されている。ワイヤリング用パッド３は、後のアセンブリ工程において金線等でワイヤリングするためのものであり、チップ１の四辺に沿ってチップ１の内側に配列形成されている。テスト用パッド４は、後のウェハテスト工程においてテスト用治具を接触させるためのものであり、ダイシングライン２内に予め定められた所定の配置で配列形成されている。配線５は、ワイヤリング用パッド３とテスト用パッド４とを電気的に導通させるためのものである。なお、図１においては、複数のチップ１のうち中央に位置するもの以外については、ワイヤリング用パッド３、テスト用パッド４および配線５の図示を一部省略しているが、全てのチップ１は同様の構造であるものとする。以降の図についても同様である。
【００１１】
半導体集積回路１００において、テスト用パッド４は、紙面縦方向のダイシングライン２内には形成されるが、紙面横方向のダイシングライン２内には形成されない。従って、半導体集積回路１００のプロービングに用いられるテスト用プローブカード（図示しない）は、テスト用パッド４の所定の配置に対応した紙面縦方向の二列のプローブピンを備えておればよい。このテスト用プローブカードを用いることにより、図２に示されるような、半導体集積回路１００においてチップ１を紙面縦方向に拡大した品種の異なる半導体集積回路１１０においても、プロービングを行うことができる。但しこのとき、半導体集積回路１００および半導体集積回路１１０に配列されるテスト用パッド４の所定の配置は同じであるとする。
【００１２】
＜変形例１＞
また、図３，４にそれぞれ示される半導体集積回路２００，２１０は、図１，２にそれぞれ示される半導体集積回路１００，１１０において、テスト用パッド４を、紙面縦方向のダイシングライン２内にではなく、紙面横方向のダイシングライン２内に形成させたものである。半導体集積回路２００，２１０においても、同一の所定の配置でテスト用パッド４を配列させることにより、半導体集積回路１００，１１０と同様に、同一のテスト用プローブカードを用いてプロービングを行うことができる。
【００１３】
＜変形例２＞
また、図５に示される半導体集積回路３００は、図１に示される半導体集積回路１００において、テスト用パッド４を、チップ１の三辺に沿ったダイシングライン２内に形成させたものである。また、図６に示される半導体集積回路３１０は、図５に示される半導体集積回路３００において、テスト用パッド４が形成されないダイシングライン２に垂直な方向（ここでは紙面縦方向）にチップ１を拡大したものである。半導体集積回路３００，３１０においても、半導体集積回路１００，１１０と同様に同一のテスト用プローブカードを用いてプロービングを行うことができる。
【００１４】
＜変形例３＞
また、図７に示される半導体集積回路４００は、図１に示される半導体集積回路１００において、チップ１の四辺に沿った四つのダイシングラインのうちの互いに直交する二つのダイシングラインにはテスト用パッド４が形成されず、残りの二つのダイシングラインにテスト用パッド４を形成させたものである。上記の半導体集積回路１００，２００，３００においては、縦又は横一方向にのみチップ１を拡大させることができたが、半導体集積回路４００においては、図８に示される半導体集積回路４１０のように、紙面縦方向および紙面横方向の両方向にチップ１を拡大させた場合にも、同一のテスト用プローブカードを用いてプロービングを行うことができる。
【００１５】
このように、本実施の形態に係る半導体集積回路１００，２００，３００においては、チップ１の四辺に沿った四つのダイシングライン２のうちの二つ又は三つのダイシングライン上にのみテスト用パッド４が形成されるので、テスト用パッド４が形成されないダイシングライン２に垂直な方向にチップ１を拡大した場合にも、同一のテスト用プローブカードを用いてプロービングを行うことができる。従って、プロービングによる品質の劣化を防止することのでき且つチップサイズ（品種）が異なる場合にも同一のテスト用プローブカードを使用できるという効果を有する。
【００１６】
また、本実施の形態に係る半導体集積回路４００においては、チップ１の四辺に沿った四つのダイシングライン２のうちの互いに直交する二つのダイシングライン２上にのみテスト用パッド４が形成されるので、上記の効果に加えて、チップを拡大する自由度を高めることができるという効果を有する。
【００１７】
【発明の効果】
以上、説明したように、請求項１に記載の発明に係る半導体集積回路は、ウェハ上に配列形成された複数の矩形状のチップと、前記チップの四辺に沿って前記チップの外側に形成されたダイシングラインと、前記チップの四辺に沿って前記チップの内側に配列形成されたワイヤリング用パッドと、前記ダイシングライン上に所定の配置で配列形成されたテスト用パッドと、前記ワイヤリング用パッドと前記テスト用パッドとを電気的に導通させる配線とを備え、一つのチップの四辺に沿った四つのダイシングラインのうちの二つ又は三つのダイシングライン上にのみ前記テスト用パッドが形成されるので、テスト用パッドが形成されないダイシングラインに垂直な方向にチップを拡大した場合にも、同一のテスト用プローブカードを用いてプロービングを行うことができる。従って、プロービングによる品質の劣化を防止することのでき且つチップサイズ（品種）が異なる場合にも同一のテスト用プローブカードを使用できる。
【図面の簡単な説明】
【図１】実施の形態１に係る半導体集積回路の構成例を示す図である。
【図２】実施の形態１に係る半導体集積回路の構成例を示す図である。
【図３】実施の形態１の変形例１に係る半導体集積回路の構成例を示す図である。
【図４】実施の形態１の変形例１に係る半導体集積回路の構成例を示す図である。
【図５】実施の形態１の変形例２に係る半導体集積回路の構成例を示す図である。
【図６】実施の形態１の変形例２に係る半導体集積回路の構成例を示す図である。
【図７】実施の形態１の変形例３に係る半導体集積回路の構成例を示す図である。
【図８】実施の形態１の変形例３に係る半導体集積回路の構成例を示す図である。
【符号の説明】
１ チップ、２ ダイシングライン、３ ワイヤリング用パッド、４ テスト用パッド、５ 配線。
Claims (3)
- ウェハ上に配列形成された複数の矩形状のチップと、
前記チップの四辺に沿って前記チップの外側に形成されたダイシングラインと、
前記チップの四辺に沿って前記チップの内側に配列形成されたワイヤリング用パッドと、
前記ダイシングライン上に所定の配置で配列形成されたテスト用パッドと、
前記ワイヤリング用パッドと前記テスト用パッドとを電気的に導通させる配線と、
を備え、
一つのチップの四辺に沿った四つのダイシングラインのうちの二つ又は三つのダイシングライン上にのみ前記テスト用パッドが形成される
半導体集積回路。 - 請求項１に記載の半導体集積回路であって、
一つのチップの四辺に沿った四つのダイシングラインのうちの互いに直交する二つのダイシングライン上にのみ前記テスト用パッドが形成される
半導体集積回路。 - 請求項１又は請求項２に記載の半導体集積回路をテストするためのプローブカードであって、
前記一つのチップに対応する前記テスト用パッドに対応して配列形成されるプローブピン
を備えるプローブカード。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003191877A JP2005026544A (ja) | 2003-07-04 | 2003-07-04 | 半導体集積回路およびプローブカード |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003191877A JP2005026544A (ja) | 2003-07-04 | 2003-07-04 | 半導体集積回路およびプローブカード |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2005026544A true JP2005026544A (ja) | 2005-01-27 |
Family
ID=34189322
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003191877A Pending JP2005026544A (ja) | 2003-07-04 | 2003-07-04 | 半導体集積回路およびプローブカード |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2005026544A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008078882A1 (en) * | 2006-12-22 | 2008-07-03 | Secron Co., Ltd. | Method for building map data for probing tester, and method for testing semiconductor chip using the same |
| CN113491059A (zh) * | 2019-03-01 | 2021-10-08 | 三菱电机株式会社 | 半导体装置及半导体装置的诊断方法 |
-
2003
- 2003-07-04 JP JP2003191877A patent/JP2005026544A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008078882A1 (en) * | 2006-12-22 | 2008-07-03 | Secron Co., Ltd. | Method for building map data for probing tester, and method for testing semiconductor chip using the same |
| CN113491059A (zh) * | 2019-03-01 | 2021-10-08 | 三菱电机株式会社 | 半导体装置及半导体装置的诊断方法 |
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