JPS61125041A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ 本発明は、半導体集積回路装置に関するものであり、特
に、その製造工程中又はその後に電気的不良解析を必要
とされる半導体集積回路装置に適用して有効な技術に関
するものである。

［背景技術］ 例えば、コンピュータ用の半導体集積回路装置は、短時
間内に少量多品種を設計する必要があるために、所謂、
マスタスライス方式を採用する傾向にある。この半導体
集積回路装置は、多くの論理機能を、基本設計を変更す
ることなく、配線パターンの変更によってのみ実現でき
るという特徴を何している。このため、半導体集積回路
装置は、基本設計を変更しないように、１つ又は複数の
半導体素子で構成された多様に使用可能な単位セルを規
則的に複数配置して構成されている。

この種の半導体集積回路装置は、製造工程中又はその後
に電気的不良解析試験を施し、その結果をフィードバッ
クさせて歩留の低下を抑制している。この電気的不良解
析試験は、複数配置された同一パターンの単位セルに、
論理回路を組む配線パターンが施されてから行なわれて
おり、設計図と実際のデバイスパターンとを比較検討す
ることが必要とされている。

しかしながら、電気的不良解析試験における検討の結果
、本発明者は、複雑な配線パターンの中で微細な同一パ
ターンの単位セルを外観で検索し、その不良個所の位置
を探すことが非常に困難であるので、その時間が大幅に
必要になるという問題点を見出した。

なお、マスタスライス方式を採用する半導体集積回路装
置に関しては、例えば、日経マグロウヒル社発行「日経
エレクトロニクスＪ　１９ｇ１年４月１３日号、ｐ２０
３〜ｐ２１２に記載されている。

［発明の目的］ 本発明の目的は、電気的不良解析試験が必要とされる半
導体集積回路装置において、前記電気的不良解析試験時
間を短縮することが可能な技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

［発明の概要］ 本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

すなわち、規則的に複数配置された単位セルを有する半
導体集積回路装置において、前記単位セル又はその近傍
部に、単位セルの位置を示す位置指示部材を設ける。

これによって、電気的不良解析試験で単位セルの不良個
所の位置を明確にかつ敏速に検索することができるので
、電気的不良解析試験時間を短縮することができる。

以下、本発明の構成について１本発明を、マスタスライ
ス方式を採用するＣＭＩＳを有する半導体集積回路装置
に適用した実施例とともに説明する。

［実施例■］ 第１図及び第２図は、本発明の実施例■を説明するため
の図であり、第１図は、半導体集積回路装置の概略構成
を示す平面図、第２図は、第１図の要部における具体的
な構成を示す平面図である。

第２図及びこれ以後の平面図において、本実施例の構成
をわかり易すくするために、各導電層間に設けられるフ
ィールド絶縁膜以外の絶縁膜は図示しない。

なお、実施例の全図において、同一機能を有するものは
同一符号を付け、そのくり返しの説明は省略する。

第１図及び第２図において、１はマスタスライス方式を
採用する半導体集積回路装置、２は半導体集積回路装置
１の周辺部に複数配置された外部入出力端子、３は外部
入出力端子２に対応して複数配置された人出力バッファ
回路である。

４は単位セルであり、半導体集積回路装置１の中央部に
規則的に複数配置されて設けられている。

この単位セル４は、基本設計により１つ又は複数の半導
体素子で構成されており、所定の配線パターンを施すこ
とで種々の論理機能を挿出できるようになっている。

５はフィールド絶縁膜であり、それらを電気的に分離す
るために、ＭＩＳＦＥＴ形成領域等の半導体素子形成領
域間部のｎ型の半導体基板又はｐ型のウェル領域（符号
を付していない）の主面上部に設けられている。

６は導電層であり、ゲート絶縁膜（図示していない）を
介してｎチャネルＭＩＳＦＥＴ及びｐチャネルＭ　Ｔ　
Ｓ　ＦＥＴ形成領域となる半導体基板及びウェル領域の
主面上部に設けられている。この導電ｙａ６は、Ｍ　Ｉ
　Ｓ　ＦＥＴのゲート電極を構成するためのものであり
、例えば多結晶シリコン膜等の製造工程における第１層
目の導電層形成工程によって構成される。

７はｎ＋型の半導体領域であり、導電層６両側部のウェ
ル領域の主面部に設けられている。この半導体領域７は
、ｎチャネルＭＩ　Ｓ　Ｆ　Ｅ　Ｔのソース領域又はド
レイン領域を構成するためのもである。

８はｐ゛型の半導体領域であり、導電層６両側部の半導
体基板の主面部に設けられている。この半導体領域８は
、ＰチャネルＭＩＳＦＥＴのソース領域又はドレイン領
域を構成すためのものである。

ロチャネルＭｒ　５ＦＥＴＱ口は、主として、ウェル領
域、ゲート絶縁膜、導電層６及び一対の半導体領域７に
よって構成されている。ｐチャネルＭＩＳＦＥＴＱｐは
、主として、半導体基板、ゲート絶縁膜、導電層６及び
一対の半導体領域８によって構成されている。

そして、前記単位セル４は、ソース領域又はドレイン領
域を共有する３つのｎチャネルＭＩＳＦＥＴＱｎと、ソ
ース領域又はドレイン領域を共有する３つのｐチャネル
ＭＩＳＦＥＴＱｐとによって構成されている。この単位
セル４は、３人力ＮＡＮＤゲート回路を構成することが
できるようになっている。なお、第２図に示す単位セル
４は、論理機能を抽出するための配線パターンが施され
ていない状態を示している。

単位セル４は１列方向に複数配置されており、単位セル
列４Ａを構成している。そして、単位セル列４Ａは１行
方向に複数列配置されている。

９は配線形成領域（配線チャネル領域）であり、単位セ
ル４で構成した論理回路間を電気的に接続する配線を形
成するためのものである。

６Ａは位置指示部材であり、それらの近傍部の単位セル
４間となるフィールド絶縁膜５の上部にそれらを区切る
ように長方形状で設けられている。

この位置指示部材６Ａは、同一のパターンで規則的に複
数配置されて設けられた微細な単位セル４のそれぞれの
半導体集積回路装置１の中での位置を示すものである。

また１位置指示部材６は、複雑な配線が施されても、単
位セル４の区切、すなわち、構成される論理回路のデバ
イスパターンを明確にするためのものである。位置指示
部材６Ａは、導電層６と同一製造工程で同一材料で構成
する。そして、この場合には、位１１ｍ示部材６を半導
体素子間、単位セル４間又は論理回路間を接続する配線
として使用してもよい。

次に、本実施例■の他の例を説明する。

第３図乃至第５図は１本発明の実施例■を説明するため
の半導体集積回路装置の要部における具体的な構成を示
す平面図である。

第３図において、６Ｂは位置指示部材であり。

複数毎の単位セル４に、それを構成する所定の導電層６
の一部をその他のものよりも長く突出させて設けられて
いる。

第４図において、６Ｃは位置指示部材であり、複数毎の
単位セル４間に、Ｌ型形状で設けられている。

第５図において、６Ｄは位置指示部材であり、複数毎の
単位セル４間に、方形状で設けられている。

これらの位置指示部材６Ｂ、６Ｇ、６Ｄは、導電層６と
同一製造工程で同一材料で構成する。

以上説明したように１本実施例Ｉによれば、以下に述べ
るような効果を得ることができる。

すなわち、規則的に複数配置された単位セル４を有する
半導体集積回路装置において、前記単位セル４又はその
近傍部に、単位セル４の位置を示す位置指示部材６Ａ乃
至６Ｄのいずれかを設けたことによって、電気的不良解
析試験で単位セル４の不良個所の位置を明確にかつ敏速
に検索することができるので、電気的不良解析試験時間
を短縮することができる。

なお、前記実施例は、位置指示部材６Ａ乃至６Ｄを、導
電層６と同一製造工程で同一材料′でしかも所定の形状
で構成したが、位置指示部材を、半導体領域７，８の平
面形状が所定の形状になるように、フィールド絶縁膜５
で規定し形成してもよい。また１位置指示部材を、半導
体素子間、単位セル間又は論理回路間を接続する配線パ
ターン（製造工程における第２又は第３層目の導電層）
と同一製造工程でかつ同−材料例えばアルミニウム膜で
形成してもよい。

また、前記実施例は、３人力ＮＡＮＤゲート回路を構成
できる単位セルを使用したが、インバータ回路、２人力
ＮＡＮＤゲート回路を構成できる単位セルを使用しても
よい。さらに、これら複数の単位セルの組み合せで構成
してもよい。

［実施例ＩＩ］　　。

前記実施例Ｉは、単に単位セルの位置を示す位、ＩＩ示
郡部材設けた例について説明したが、本実施例■は、所
定の論理回路を構成している単位セルの位置を示す位置
指示部材を設けた例について説明する。

第６図は、本発明の実施例■を説明するための論理回路
図、第７図は、第６１！ｌの論理回路図を形成したとき
の半導体集積回路装置の具体的な構成を示す平面図であ
る。なお、第７図では、半導体素子間、単位セル間又は
論理回路間を接続する配線を実線で示し、該配線間又は
配線と半導体素子との接続部を・印で示しである。

第６図及び第７図は、論理回路としてフリップフロップ
回路を構成したときの例である。Ｖｃｃは電源電圧用端
子又は配＃！（例えば、５　［Ｖ］　）　。

ｖｑｓは基準電圧用端子又は配線（例えば、０［Ｖ］）
である。ＣＬＫはクロック入力信号端子又は配線、Ｄは
入力信号端子又は配線、Ｑは出力信号端子である。Ｔｍ
はトランスミッションゲート回路、　　■１．Ｉ２はイ
ンバータ回路である。

６Ｅは位置指示部材であり、フリップフロップ回路を構
成している単位セル４の位置を示す（本実施例では、３
つの単位セル４を示す）ように設けられている。

以上説明したように１本実施例■によれば１位置指示部
材６Ｅを設けたことにより、フリップフロップ回路環、
論理回路の構成上で重要な回路が不良個所となった場合
に、その位置を明確にかつ敏速に検索することができる
ので、電気的不良解析試験時間を短縮することができる
。

なお、前記実施例は、フリップフロップ回路の位置を示
す位置指示部材を設けた例について説明したが、それ以
外の論理回路の位置を示す位置指示部材を設けてもよい
。

［効果］ 以上説明したように、本願において開示された新規な技
術によれば、以下に述べるような効果を得ることができ
る。

（１）規則的に複数配置された単位セルを有する半導体
集積回路装置において、前記単位セル又はその近傍部に
、単位セルの位置を示す位置指示部材を設けたので、電
気的不良解析試験で単位セルの不良個所の位置を明確に
かつ敏速に検索することができる。

（２）前記（１）により、電気的不良解析試験時間を短
縮することができる。

（３）前記（１）により、試験作業者の電気的不良解析
試験で生じる疲労度、必要とされる熟練度等を低減する
ことができる。

（４）前記（１）により、半導体集積回路装置の歩留り
の低下を抑制することができる６以上、本発明者によっ
てなされた発明を、前記実施例にもとすき具体的に説明
したが、本発明は。

前記実施例に限定されるものではなく、その要旨を逸脱
しない範囲において、種々変形し得ることは勿論である
。

例えば、本発明を、マスタスライス方式を採用する単チ
ャネルＭ　ｒ　Ｓ　ＦＥＴを有する半導体集積回路装置
に適用してもよい。

また、ＤＲＡＭ、ＳＲＡＭ、マスクＲＯＭ等の記憶機能
を備えた半導体集積回路装置において。

本発明を、単位セルとなる記憶回路（メモリセル）の位
置を示す技術に適用してもよい。

【図面の簡単な説明】

第１図及び第２図は、本発明の実施例■を説明するため
の図であり。 第１図は、半導体集積回路装置の概略構成を示す平面図
。 第２図は、第１図の要部における具体的な構成を示す平
面図。 第３図乃至第５図は、本発明の実施例【を説明するため
の半導体集積回路装置の要部における具体的な構成を示
す平面図、 第６図は、本発明の実施例■を説明するための論理回路
図、 第７図は、第６図の論理回路図を形成したときの半導体
集積回路装置の具体的な構成を示す平面図である。 図中、１・・・半導体集積回路装置、２・・・外部入出
力端子、３・・・人出カバソファ回路、４・・・単位セ
ル、５・・・フィールド絶縁膜、６・・・導電層、６Ａ
乃至６Ｅ・・・位置指示部材、７，８・・・半導体領域
、４Ａ・・・単位セル列、９・・・配線形成領域である
。 第　　１　　図 貿コ　　　　　　　　　　　　　　＼ノぐ−

Claims (1)

1. 【特許請求の範囲】 １、１つ又は複数の半導体素子で構成される単位セルを
   規則的に複数配置して設け、前記半導体素子間、単位セ
   ル間及び論理回路間を接続する所定パターンの配線を設
   けてなる半導体集積回路装置であって、所定の位置に配
   置された１つ又は複数の前記単位セルに、又はその近傍
   部に、その位置を示す位置指示部材を設けたことを特徴
   とする半導体集積回路装置。 ２、前記位置指示部材は、絶縁膜、導電層等の前記半導
   体素子又は該半導体素子を接続する前記配線を構成する
   所定の製造工程で、かつ同一の材料で構成されてなるこ
   とを特徴する特許請求の範囲第１項に記載の半導体集積
   回路装置。 ３、前記位置指示部材は、前記単位セル毎に、単位セル
   間に、複数毎の単位セルに又は複数毎の単位セル間に設
   けられていることを特徴とする特許請求の範囲第１項に
   記載の半導体集積回路装置。 ４、前記単位セルは、論理回路又は記憶回路を構成して
   なることを特徴とする特許請求の範囲第１項に記載の半
   導体集積回路装置。