KR100445841B1 - 반도체집적회로장치 - Google Patents

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KR100445841B1
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가부시끼가이샤 히다치 세이사꾸쇼
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Abstract

반도체집적회로장치에 관한 것으로서, 싱글입력의 차동회로를 사용한 입력회로에 있어서의 동작마진의 대폭적인 개선을 실현하기 위해, 전원전압에 대해서 작은 신호진폭으로 된 수신신호가 게이트에 공급된 제1 MOSFET와 수신신호의 중간값에 대응한 기준전압이 게이트에 공급된 제2 MOSFET를 포함해서 싱글입력의 차동회로로 된 입력회로에 있어서, 수신신호가 입력되는 외부단자에 마련된 실질적인 정전보호회로를 통해 제1 MOSFET의 게이트에 전달되는 전원노이즈와 실질적으로 동등한 전원노이즈를 제2 MOSFET의 게이트에 전달하는 더미회로를 마련한다.
이것에 의해, 노이즈를 상쇄 또는 저감할 수 있다는 효과가 얻어진다.

Description

반도체집적회로장치
본 발명은 반도체집적회로장치에 관한 것으로서, 예를 들면 3.3V용 스텁직렬 종단형논리(SSTL;Stub Series Terminated Logic)등과 같은 소진폭 인터페이스를 채용하는 반도체집적회로장치에 이용해서 유효한 기술에 관한 것이다.
CMOS집적회로장치의 상호간의 인터페이스로서 널리 사용되고 있는 TTL 또는 CMOS신호에 있어서는 신호전송선로의 양끝에서 난반사가 발생하므로, 데이타 전송주파수로서 고작 60MHz∼100MHz가 성능의 한계라고 본 발명자는 고려하고 있다. 이것에 대해서 상기 SSTL이나 GTL(Gunning Transceiver Logic)에서는 신호전송선로의 종단에 종단저항을 접속해서 파형의 반사를 방지하는 것에 의해, 데이타 전송주파수를 높게 하도록 하고 있다. 단, 반도체집적회로장치의 동작전압이 3.3V인 것에 대해 신호진폭을 그것보다 작게 0.8V정도로 하고 있다. 상기 SSTL에 관해서는 1996년 3월에 제정된 일본전자기계공업회 규격 EIAJ ED-5512(3.3V용 스텁직렬종단형 논리(SSTL-3)표준기능사양)이 있다. 또, GTL에 관해서는 미국특허공보 제5,023,488호(1991년 1월 11일)이 있다.
본원 발명자는 상기와 같은 소진폭신호를 받는 입력회로로서 이러한 소진폭의 하이레벨/로우레벨을 기준전압에 의해 판정한다는 싱글입력의 차동회로를 사용한 경우 전원선이나 접지선으로 부터의 노이즈에 의해 동작마진이 악화한다는 것을 발견하였다.
본 발명의 목적은 싱글입력의 차동회로를 사용한 입력회로에 있어서의 동작 마진의 대폭적인 개선을 실현한 반도체집적회로장치를 제공하는 것이다.
본 발명의 상기 및 그밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부 도면에서 명확하게 될 것이다.
도 1은 본 발명에 관한 반도체집적회로장치에 있어서의 입출력회로의 1실시예를 도시한 회로도,
도 2a는 도 1에 도시된 입력버퍼의 전원전압VDD2에 노이즈가 발생한 경우의 상기 입력버퍼의 동작파형도,
도 2b는 도 1에 도시된 입력버퍼의 기준전압VREF에 노이즈가 발생한 경우의 상기 입력버퍼의 동작파형도,
도 2c는 도 1에 도시된 내부회로측의 전원전압VDD1에 노이즈가 발생한 경우의 상기 입력버퍼의 동작파형도,
도 3은 본 발명에 관한 반도체집적회로장치에 있어서의 입출력회로의 다른 1실시예를 도시한 회로도,
도 4는 본 발명에 관한 1실시예의 반도체집적회로장치와 그것을 사용한 정보처리시스템에 있어서의 버스구성을 도시한 블럭도,
도 5는 본 발명에 관한 다른 1실시예의 반도체집적회로장치와 그것을 사용한 정보처리시스템에 있어서의 버스구성을 도시한 블럭도,
도 6은 CMOS구성의 출력회로의 1실시예를 도시한 전체 레이아웃도,
도 7은 도 6의 일부소자구조 단면도,
도 8은 본 발명에 관한 반도체집적회로의 1실시예를 도시한 블럭도,
도 9는 본 발명이 적용되는 동기DRAM의 1실시예를 도시한 개략적인 블럭도.
본원에 있어서 개시되는 발명 중 대표적인 것의 개요를 간단하게 설명하면 다음과 같다. 즉, 전원전압에 대해서 작은 신호진폭으로 된 수신신호가 게이트에 공급된 제1 MOSFET와 상기 수신신호의 중간값에 대응한 기준전압이 게이트에 공급된 제2 MOSFET를 포함해서 싱글입력의 차동회로로 된 입력회로에 있어서, 상기 수신신호가 입력되는 외부단자에 마련된 실질적인 정전보호회로를 통해 상기 제 1 MOSFET의 게이트에 전달되는 전원노이즈와 실질적으로 동등한 전원노이즈를 상기 제2 MOSFET의 게이트에 전달하는 더미회로를 마련한다.
도 1에는 본 발명에 관한 반도체집적회로장치에 있어서의 입출력회로의 1실시예의 회로도가 도시되어 있다. 동일도면의 입출력회로는 상기 SSTL-3의 규격에 적합하도록 되어 있다. 동일도면의 각 회로소자는 공지의 CMOS집적회로의 제조기술에 의해 도시하지 않은 내부논리회로 등으로 이루어지는 다른 회로와 함께 1개의반도체기판상에 있어서 형성된다.
이 실시예에서는 출력MOSFET 및 정전보호회로의 전원계 VDD2, VSS2는 내부회로(100)이나 입력회로(1)∼(3) 및 출력회로(4)∼(5)를 구성하는 출력MOSFET를 구동하는 프리버퍼회로용의 전원계VDD1, VSS1로 분리되어 형성된다. 상기와 같은 전원계의 분리에 따라 출력회로(4)∼(5)는 상기 출력MOSFET와 그것을 구동하는 프리버퍼회로로 분리되고, 출력MOSFET는 상기와 같이 전원계VDD2, VSS2에 접속되고, 프리버퍼회로를 구성하는 게이트회로 및 인버터회로는 상기 내부회로에 대응한 전원계VDD1, VSS1에 접속된다.
동일도면에 있어서는 패드PAD1∼PAD3에 대응해서 마련된 3개의 입력회로(1)∼(3), 패드PAD4, PAD5에 대응해서 마련된 2개의 출력회로(4)∼(5)가 대표로서 예시적으로 도시되어 있다. 상기 패드PAD1에 대응해서 마련된 MOSFET Q1, Q2는 출력회로를 구성하기 위해 마련되어 있는 것을 정전보호회로의 일부를 구성하는 소자로서 이용한 것이다. 즉, P채널형 MOSFET Q1의 게이트를 전원전압 VDD2에 접속하고 N채널형MOSFET Q2의 게이트를 회로의 접지전위VSS2에 접속해서 정상적으로 오프상태로 되도록 하고, 그의 드레인을 패드PAD1에 접속하는 것에 의해 이러한 MOSFET Q1, Q2의 드레인에서의 기생용량등을 정전보호 다이오드D1, D2와 함께 정전보호에 이용하는 것이다.
상기 패드PAD1에 있어서 입출력기능을 마련하도록 하면 상기 MOSFET Q1과 Q2의 게이트에는 상기 패드PAD4에 대응한 출력회로(4)와 같은 게이트회로와 인버터회로로 이루어지는 프리버퍼회로가 마련된다. 이와 같이 패드PAD1에 대해서 입출력회로를 마련한 경우에 있어서 입력회로를 중심으로 해서 볼때 바꿔말하면 신호입력상태에서는 상기 프리버퍼에 의해 P채널형MOSFET Q1의 게이트에 하이레벨이 공급되고, N채널형 MOSFET Q2의 게이트에는 로우레벨이 공급되어 상기 양 MOSFE Q1과 Q2가 모두 오프상태로 되어 출력회로가 출력하이임피던스상태로 되는 것이므로, 동일도면의 MOSFET Q1과 Q2는 그것과 등가인 상태를 나타내는 것으로 이해되어도 좋다. 이것은 다른 패드PAD2, PAD3의 상기한 바와 같은 MOSFET에 있어서도 마찬가지이다.
입력회로(1)은 상기 패드PAD1로 부터의 신호가 게이트에 공급된 N채널형 MOSFET Q5와 기준전압VREF가 게이트에 인가된 N채널형 MOSFET Q6의 이미터가 공통화되는 것에 의해 차동형태로 된다. 상기 MOSFET Q5와 Q6의 공통화된 이미터에는 동작전류를 흐르게 하는 N채널형 MOSFET Q7이 마련된다. 특히, 제한되지 않지만, 이 MOSFET Q7의 게이트에는 상기 패드PAD1에서 전달되는 입력신호가 공급된다. 또는, 상기 MOSFET Q7은 저소비전력화를 도모하기 위해 패드PAD1에서 입력신호가 입력될 때만 온상태로 되는 제어신호를 공급하는 것이어도 좋다. 상기 MOSFET Q5와 Q6의 드레인에는 전류미러형태로 된 P채널형 MOSFET Q8과 Q9가 마련된다.
상기 입력신호가 게이트에 공급된 MOSFET Q5의 드레인으로 상기 기준전압VREF가 게이트에 공급된 MOSFET Q6의 드레인전류가 상기 전류미러회로의 MOSFET Q8과 Q9를 거쳐서 전류가 공급되는 것에 의해, 이러한 MOSFET Q5와 Q9의 접속점에 있어서 상기 양MOSFET Q5와 Q6의 MOSFET의 드레인전류차에 대응한 출력전류가 형성되고, CMOS인버터회로 등으로 이루어지는 증폭회로의 입력 용량을 차지업 또는 디스차지시키고, 이러한 증폭회로를 통해서 전원전압VDD1, VSS1에 대응한 신호진폭의 입력신호Din이 형성되어 내부회로에 전달된다.
특히 제한되지 않지만, 기준전압 VREF는 도시하지 않은 기준전압 발생회로에 의해 형성되고 신호선을 거쳐서 상기 여러개의 입력회로에 대해 공통으로 공급된다.
이 때, 후술하는 바와 같은 커플링노이즈의 영향을 없애기 위해 입력버퍼B1에 도시한 바와 같이 상기 기준전압VREF는 저항R1등을 거쳐서 MOSFET Q6의 게이트에 전달된다. 다른 입력버퍼B2, B3에 있어서도 상기와 같은 저항소자가 마련된다.
이 실시예에서는 상기 입력버퍼B1을 구성하는 MOSFET Q5의 게이트에 전달되는 전원노이즈의 영향을 저감시키기 위해, 기준전압VREF가 공급되는 MOSFET Q6의 게이트에 상기 MOSFET Q5의 게이트에 부가되는 정전보호회로와 상사(相似)로 된 다이오드D3, D4와 MOSFET Q3과 Q4가 더미회로로서 부가된다. 단, 상기 다이오드D1, D2나 출력 MOSFET Q1, Q2는 본래의 정전보호나 큰 출력전류를 얻기 위해 비교적 큰 사이즈로 되는 것인데 비해 상기 더미회로를 구성하는 다이오드 D3, D4 및 MOSFET Q3, Q4는 상기 정전보호회로를 통해서 상기 MOSFET Q5의 게이트에 전달되는 전원노이즈와 동등한 전원노이즈를 MOSFET Q6의 게이트에 전달하는 것만으로 좋으므로, 그의 사이즈는 축소된 것으로 된다. 즉, 상기 MOSFET Q1과 Q2의 사이즈비와 MOSFETQ3과 Q4의 사이즈비가 동일하고 상기 다이오드D1, D2의 사이즈비와 상기 다이오드D3, D4의 사이즈비가 동일한 관계로 되도록 축소된다. 패드PAD2, PAD3에 대응해서 입력버퍼B2와 B3에 있어서도 상기와 같은 더미회로가 마련된다.
도 2a, 2b, 2c에는 상기 입력버퍼의 동작을 설명하기 위한 파형도가 도시되어 있다. 동일도면에는 본원 발명의 이해를 용이하게 하기 위해, 상기 더미회로가 부가되어 있지 않은 회로와 상기 더미회로를 부가한 회로를 본 발명회로로 해서 각각의 동작파형도가 비교해서 도시되어 있다.
도 2a에는 전원전압VDD2에 노이즈가 발생한 경우를 도시하고 있다. 즉, 패드PAD4와 PAD5에 대응해서 마련된 출력버퍼B4, B5가 동작상태로 되어 그의 출력신호가 로우레벨에서 하이레벨로 전환된 경우, P채널형의 출력MOSFET가 온상태로 되어 전원전압선VDD2에서 상기 출력MOSFET를 거쳐 순간적으로 대전류가 흐른다. 이 때, 전원전압선VDD2의 인덕턴스성분에 의해 전원전압선VDD2에는 비교적 큰 노이즈가 발생한다. 또한, SSTL에 있어서는 상기와 같은 CMOS회로로 형성된 하이레벨 또는 로우레벨의 출력신호는 전송선로가 종단저항을 거쳐서 상기 기준 전압VREF에 접속되는 것이므로, 상기 종단저항과 전송선로 등의 저항비에 따라 상기와 같은 소진폭의 신호로 되는 것이다.
이와 같이 전원전압선VDD2에 발생한 노이즈는 상기 다이오드D1, D2 및 출력 MOSFET Q1, Q2등으로 이루어지는 실질적인 정전보호회로를 통해서 상기 입력회로의MOSFET Q5의 게이트에 전달된다. 이 때, 상기와 같은 더미회로가 존재하지 않는 종래회로에서는 패드PAD에서 입력된 입력신호가 기준전압VREF에 대해서 하이레벨일 때 상기 전원전압VDD2의 상기 인덕턴스성분에 의한 전원노이즈에 의한 로우레벨로의 변화가 상기 정전보호회로를 거쳐서 패드PAD에 전달되어 기준전압VREF보다 로우레벨로 역전해 버린다. 즉, SSTL에서는 기준전압VREF와 상기 하이레벨의 최소값은 0.2V정도밖에 없으므로 상기와 같은 전원노이즈에 의한 레벨의 역전은 충분히 발생할 수 있는 것이다. 이 결과, 입력회로에 있어서는 로우레벨이어야 할 출력신호를 일시적으로 하이레벨로 해 버린다는 오동작이 발생한다.
본원 발명의 회로에서는 상기 더미회로가 마련되어 있으므로, 전원전압선 VDD2에 발생한 노이즈는 상기 정전보호회로와 더미회로를 거쳐서 각각 MOSFET Q5와 Q6의 게이트에 대략 동일하게 전달된다. 이 결과, 패드PAD에서 입력된 입력신호가 기준전압VREF에 대해서 하이레벨일 때 상기 입력회로에서의 양전압PAD와 VREF1은 상기 노이즈의 영향을 동등하게 받아 양자의 상대적인 레벨차가 유지된다. 이 결과, 입력회로에 있어서는 로우레벨이어야 할 출력신호는 상기 전원노이즈가 발생해도 로우레벨을 유지하여 정상동작으로 되는 것이다.
이 때, MOSFET Q6의 게이트전압VREF1은 상기와 같이 전원노이즈에 의해 변화하지만, 기준전압VREF그자체는 상기 저항R1이 마련되어 있는 것에 의해 불변으로 되고 도시하지 않은 다른 회로에 바람직하지 않은 악영향을 미치는 일은 없다. 즉,상기 전원노이즈는 상기 출력회로에 가까운 입력회로에서는 비교적 크고 상기 출력회로에서 떨어져서 마련된 입력회로에서는 작거나 또는 거의 영향을 미치지 않는 경우 상기 기준전압VREF그자체를 변동시키면 다른 입력회로에서 반대로 입력 레벨마진을 악화시켜 버리는 경우가 있다. 그래서, 상기 더미회로에 의한 전원 노이즈는 그것이 마련된 입력회로에만 유효하게 하도록 상기 저항R1 등이 마련되는 것이다.
동일도면에서는 생략되어 있지만, 회로의 접지선VSS2에 노이즈가 발생한 경우에도 상기 도 2a와 마찬가지이다. 즉, 패드PAD4와 PAD5에 대응해서 마련된 출력버퍼가 동작상태로 되어 그 출력신호가 하이레벨에서 로우레벨로 전환된 경우, N채널형 출력MOSFET가 온상태로 되어 접지선VSS2에서 상기 출력MOSFET를 거쳐 순간적으로 대전류가 흐른다. 이 때, 접지선VSS2의 인덕턴스성분에 의해 상기와 같은 비교적 큰 노이즈가 발생한다. 이 노이즈에 대해서도 상기 더미회로가 유효하게 작용해서 정전보호회로로 부터의 노이즈를 상쇄시킨다. 단, 이때 문제로 되는 것은 접지선VSS2에 정의 전위로 변화하는 노이즈가 부가되므로 패드 PAD에서 입력된 입력신호가 기준전압VREF에 대해서 로우레벨일 때 상기 입력회로에서의 양전압PAD와 VREF1은 상기 노이즈의 영향을 동등하게 받아서 양자의 상대적인 레벨차가 유지되는 결과, 하이레벨이어야할 출력신호는 상기 전원노이즈가 발생해도 하이레벨을 유지해서 정상동작으로 되는 것이다.
도 2b에는 기준전압VREF에 노이즈가 발생한 경우를 도시하고 있다. 상기 입력버퍼B1∼B3에 있어서, 패드PAD1∼PAD3의 신호가 일제히 하이레벨에서 로우레벨로 또는 그것과는 반대로 로우레벨에서 하이레벨로 변화하면, 상기 차동 MOSFET Q5와 Q6의 드레인전위는 그것에 대응해서 일제히 변화한다. 이 때, MOSFET Q5, Q6의 드레인과 게이트간의 기생용량에 의해 상기 드레인전압의 변화는 각각의 게이트측으로 전달된다. 단, MOSFET Q5의 게이트에는 상기 정전보호회로가 마련되어 있고 MOSFET Q5의 게이트에는 비교적 큰 기생용량이 부가되어 있다. 이 기생용량은 상기 노이즈에서 보았을 때 저임피던스의 전원이라고 간주되므로 흡수되어 버린다.
이것에 대해서, 더미회로가 부가되지 않은 종래회로에서는 비교적 큰 배선저항에 의해 기준전압이 인가되고 있을 뿐이므로 상기 커플링노이즈에 대응해서 변화한다. 동일도면에는 입력신호가 하이레벨에서 로우레벨로 변화하고 MOSFET Q5의 드레인이 로우레벨에서 하이레벨로 변화하고 MOSFET Q6의 드레인이 하이레벨에서 로우레벨로 변환한 경우가 도시되며, 입력신호PAD는 상기 정전보호회로의 기생용량에 의해 상기 MOSFET Q5의 드레인으로 부터의 커플링노이즈가 흡수되는 것에 대해서 상기 MOSFET Q6의 드레인으로 부터의 커플링노이즈에 의해 기준전압VREF가 로우레벨로 변화하고 동일도면과 같이 입력신호PAD의 레벨보다 낮아지면, 상기와 같이 입력회로에 있어서는 하이레벨이어야 할 출력신호를 일시적으로 로우레벨로 해 버린다는 오동작이 발생하거나 또는 이러한 기준전압VREF의 편차가 입력신호PAD와의 위상이 일치한 경우에는 입력버퍼에서의 연장을 크게 해 버린다는 폐해가 발생하는 것으로 된다.
본원 발명의 회로에서는 상기 더미회로가 마련되어 있으므로, 상기 MOSFET Q6의 드레인측으로 부터의 커플링노이즈를 상기 기생용량이 흡수하도록 작용하여 게이트의 기준전압VREF1의 변화를 작게 한다. 이 결과, 입력회로의 신호마진을 크게 할 수 있는 것으로 된다.
도 2c에는 내부회로측의 전원전압VDD1에 노이즈가 발생한 경우를 도시하고 있다. 내부회로는 전원전압VDD1과 회로의 접지전위VSS1 사이에서 신호레벨이 변화하고 내부회로의 일제동작 등에 의해 상기와 같은 펄스성의 노이즈가 발생한다. 이 노이즈는 상기 입력회로의 P채널형 MOSFET 및 차동MOSFET의 드레인과 게이트간의 기생용량을 거쳐서 상기와 같이 차동MOSFET Q5, Q6의 게이트에 전달된다. 본래, 상기 전원노이즈는 상기와 같은 회로에 의해 공통모드에서 차동 MOSFET Q5와 Q6의 게이트로 전달되므로 이러한 차동회로에 의해 상쇄되어야 한다.
그러나, 싱글입력의 차동회로에서는 입력신호측의 MOSFET Q5의 게이트에는 정전보호회로가 마련되어 비교적 큰 기생용량이 부가되는 것에 대해 기준전압측의 MOSFET Q6의 게이트에는 상기 비교적 큰 배선저항을 거쳐서 기준전압VREF가 인가될 뿐이다. 따라서, 상기와 같은 MOSFET Q5와 Q6의 게이트에 접속되는 기생용량의 불균형에 대응해서 MOSFET Q5와 Q6의 게이트에 전달되는 전원노이즈에 차가 발생하게 되고 기준전압측이 크게 변동해서 상기와 같은 오동작이 발생해 버린다는 문제가 있다.
본원 발명의 회로에서는 상기 더미회로가 마련되어 있으므로 상기 전원전압선VDD1에서 발생한 전원노이즈가 MOSFET Q8 및 MOSFET Q6의 드레인과 게이트 간의 기생용량을 거쳐서 게이트에 전달될 때 상기 더미회로에서의 기생용량이 이것을 흡수하도록 작용하여 게이트의 기준전압VREF1의 변화를 작게 한다. 이 결과, 상기와 같이 입력회로의 신호마진을 크게 할 수 있는 것으로 된다.
도 3에는 본 발명에 관한 반도체집적회로장치에 있어서의 입출력회로의 다른 1실시예의 회로도가 도시되어 있다. 동일도면의 입출력회로는 특히 제한되지 않지만 반도체메모리 등에 이용되고 있다. 반도체메모리 등에서는 핀수 등의 제한으로 인해 전원전압선은 출력회로와 입력회로로 공통화되는 것이다. 그 때문에, 입력버퍼(1)∼(3)과 출력버퍼(4)~(5)는 동일한 전원전압선VDD와 회로의 접지선VSS에 의해 접속되는 것이다.
이 실시예에서는 입력버퍼B1∼B3에 대응한 패드PAD1∼PAD3에 마련되는 정전보호회로는 사이리스터방식을 사용하고 있다. 즉, 패드PAD1측에 트랜지스터T1, T2로 이루어지는 사이리스터소자가 마련되고, 저항R2를 거쳐서 차동 MOSFET Q5의 게이트측에 다이오드접속된 MOSFET Q2가 마련되는 것이다. 이와 같은 정전보호회로는 패드PAD1과 회로의 접지선VSS사이에 마련되는 것이므로, 접지선VSS에 발생하는 노이즈가 상기 MOSFET Q5의 게이트에 전달되게 된다.
그래서, 더미회로는 상기 MOSFET Q2에 대응한 MOSFET Q4가 기준전압VREF를 받는 차동MOSFET Q6의 게이트에 접속된다.
전원전압VDD에 발생하는 노이즈는 상기 차동회로의 P채널형 MOSFET Q8과 Q9 및 차동MOSFET의 드레인과 게이트 간의 기생용량을 거쳐서 각각의 MOSFET Q5와 Q6의 게이트에 전달되지만, 각각이 동상신호인 것 및 MOSFET Q5와 Q6의 게이트측에서 본 기생용량은 상기 MOSFET Q2와 Q4에 의해 마찬가지로 기생용량이 부가되므로 균형이 기준전압에 대한 신호레벨차를 초과해서 크게 깨지는 일 없이 차동회로에 의해 상쇄된다. 이 정전보호용 MOSFET Q2와 더미MOSFET Q4의 관계는 상기와 마찬가지로 입력회로의 MOSFET Q5와 Q6의 드레인전압의 변화에 의한 노이즈에 대해서도 유효하게 작용한다.
도 4에는 본 발명에 관한 1실시예의 반도체집적회로장치와 그것을 사용한 정보처리시스템에 있어서의 버스구성의 블럭도가 도시되어 있다. 동일도면에 있어서, 점선으로 나타낸 반도체집적회로장치LSI1∼LSI3은 공지의 반도체집적회로의 제조기술에 의해 각각이 단결정실리콘과 같은 1개의 반도체기판상에 있어서 형성된다.
이 실시예에서는 GTL에 적합하도록 입출력회로가 구성된다. 동일도면의 각 회로소자중 입력회로에 관해서는 상기 도 1 및 도 3의 회로소자에 일치시켜서 나타내고 있지만, 그 이외에는 개별의 회로기능을 갖는 것으로 이해하길 바란다.
반도체집적회로장치LSI1∼LSI3은 대표로서 도시된 1개의 입출력버퍼와 내부논리회로로 구성되어 있다. 반도체집적회로장치LSI1을 예로 해서 설명하면 출력버퍼는 구동회로PG1과 오픈드레인구성의 출력MOSFET Q1, 이 출력MOSFET Q1의 드레인과 외부단자 사이에 삽입된 다이오드SBD1로 구성된다. 특히, 제한되지 않지만 상기 다이오드는 후술하는 바와 같이 동작의 고속화를 위해 기생용량이 작은 것과 드레인 콘택트구멍에 일체적으로 형성할 수 있어 고집적화 점에서 유리한 쇼트키다이오드로 된다.
입력회로는 기준전압VREF에 의해 입력된 신호를 판정하는 차동형태의 입력버퍼IB1로 구성된다. 내부논리회로(1)은 입력버퍼IB1에서 입력된 입력데이타를 수취하고 데이타처리를 실행하여 필요에 따라 상기 출력버퍼를 통해 다른 반도체집적회로장치LSI2∼LSI3에 대해서 신호를 송출시키는 것이다. 다른 반도체집적회로장치LSI2∼LSI3도 상기와 같은 회로에 의해 구성된다. 단, 모든 회로가 동일하다는 의미는 아니다. 각각의 반도체집적회로장치LSI1∼LSI3의 기능이나 역할 분담에 따라서 입력버퍼의 수나 출력버퍼의 수가 각각 다른 것으로 해도 좋고 내부 논리회로는 각각의 기능에 따라서 구성되는 것이다.
상기 반도체집적회로장치LSI1∼LSI3 사이에서의 데이타의 전송을 실행하는 버스는 특히 제한되지 않지만 프린트기판 등의 실장기판상에 형성되는 배선에 의해 구성되고, 50Ω버스로 된다. 이 버스의 종단은 버스배선의 특성임피던스에 정합된 저항RB가 접속되어 있고 예를 들면 1.2V와 같은 전압VTT가 작용하고 있다.
반도체집적회로장치LSI1에 있어서 출력MOSFET Q1은 정전파괴내압을 크게 하기 위해 큰 면적의 확산층을 갖게 된다. 그 때문에, MOSFET Q1의 드레인에는 큰 용량값을 갖는 기생용량CSD1이 형성되게 된다. 출력MOSFET Q1의 드레인을 직접 외부단자에 접속한 것에서는 그의 외부단자가 접속되는 버스배선의 특성임피던스를 흐트러뜨려 신호파형에 난반사가 발생하여 등가적으로 지연시간을 길게 한다. 예를 들면 50Ω의 버스배선에 8pF의 핀용량을 갖는 반도체집적회로장치가 약 8cm간격으로 접속되어 있는 경우에는 20% 이상이나 부정합이 발생한다. 이 결과, 버스저항RB에서 종단하고 있어도 반도체집적회로장치의 외부핀이 접속되어 있는 부근에서는 큰 난반사가 발생한다.
이 실시예에서는 특히 제한되지 않지만 출력MOSFET Q1의 드레인과 외부 단자 사이에 쇼트키 다이오드SBD1을 삽입하는 것에 의해 이 쇼트키 다이오드SBD1의 기생용량과 출력MOSFET Q1의 드레인에 있어서의 기생용량CSD1이 직렬형태로 된다. 이 결과, 외부단자에서 본 기생용량은 쇼트키 다이오드SBD1이 오프상태일 때에는 그 기생용량에 의존해서 대략 0으로 할 수 있다.
도 4에 있어서, 반도체집적회로장치LSI1~LSI3의 출력MOSFET Q1∼Q3이 오프상태에 있을 때에는 버스의 전위는 1.2V의 VTT레벨로 되어 있다. 반도체집적회로장치LSI1∼LSI3 중의 어느 1개 또는 여러개의 출력MOSFET가 온상태로 되면 0.4V와 같은 접지전위VSS에 가까운 레벨로 된다. 따라서, 반도체집적회로장치LSI1에서 반도체집적회로장치LSI3으로 데이타를 전송할 때는 반도체집적회로장치LSI2와 LSI3의 출력MOSFET Q2와 Q3을 오프상태로 하고, 반도체집적회로장치LSI1의 출력MOSFET Q1을 출력할 내부신호에 따라서 온상태/오프상태로 하고 상기와 같은 하이레벨 또는 로우레벨의 데이타를 송출시킨다.
출력버퍼의 출력MOSFET Q2와 Q3이 오프상태로 되어 있는 반도체집적회로장치LSI2와 LSI3에서는 버스가 하이레벨로 되었을 때의 폭등(rebound)에 의해 드레인의 기생용량CSD2와 CSD3이 VTT에 가까운 레벨까지 충전되므로, 그 후의 버스의 레벨이 하이레벨이어도 로우레벨이어도 쇼트키 다이오드SBD2, SBD3이 오프상태로 되어 있다. 따라서, 이들 기생용량CSD2와 CSD3은 버스배선측에서 보이지 않게 된다. 또, 온상태/오프상태를 반복하고 있는 반도체집적회로장치LSI1에서는 출력MOSFET Q1이 온상태로 되어 있는 타이밍에서는 쇼트키 다이오드SBD1도 온 상태로 되어 있으므로 기생용량CSD1이 버스배선에 연결되지만 출력MOSFET Q1이 오프상태로 되어 있는 타이밍에서는 오프상태로 된 순간부터 최초의 상승에 의해 기생용량CSD1이 VTT로 충전되므로 쇼트키 다이오드SBD1이 오프상태로 되어 기생용량CSD1을 버스배선측에서 보이지 않게 한다.
즉, 버스배선에 대해서 항상 큰 용량값을 갖는 기생용량CSD1∼CSD3이 접속되어 있는 것은 아니고, 이 실시예와 같이 기생용량CSD는 동작상태에 있는 1개의 출력버퍼에 대응한 1개 또는 전혀 버스배선에서 보이지 않게 되는 것으로 된다. 이 결과, 버스배선을 거쳐서 전달되는 신호파형은 난반사에 의한 진동을 대폭으로 저감할 수 있기 때문에 등가적인 신호지연이 작아져 신호전송을 고속으로 할 수 있다. 또, 반도체집적회로장치LSI1을 단일체로 취급할 때 등의 정전내압은 외부단자에 실린 전하Q가 쇼트키 다이오드SBD1을 통해서 드레인의 기생용량CSD1에 전달되고, 여기에서 VSD1=Q/CSD1의 전압으로 된다. 이것에 의해 정전내압은 크게 설정할 수 있다.
상기와 같은 GTL회로에서는 신호진폭은 접지전위측에 편의한 것으로 된다. 그 때문에, 상기 입력버퍼IB3은 동일도면에 대표로서 예시적으로 도시되어 있는 바와 같이 소오스가 접지전위에 접속된 N채널형MOSFET Q5에 입력신호Din이 공급되고, 소오스가 접지전위에 접속된 N채널형MOSFET Q6의 게이트에 기준전압VREF가 공급된다. 그리고, 이들 2개의 MOSFET Q5와 Q6의 드레인전류의 차를 출력전류로서 인출하기 위해 전류미러형태로 된 P채널형MOSFET Q8과 Q9가 마련된다. 특히, 제한되지 않지만 상기 전류미러회로의 MOSFET Q8과 Q9에는 전원스위치로서의 P채널형MOSFET Q7을 거쳐서 동작전압이 부여된다. 즉, 출력동작 또는 칩비선택상태일 때 신호IE에 의해 MOSFET Q7이 오프상태로 되어 상기 입력회로에서의 직류전류가 흐르지 않게 되는 것이다.
다른 입력회로IB1과 IB2도 상기와 같은 차동회로에 의해 구성된다. 이들 입력회로IB1∼IB3에 있어서 상기 도 1이나 도 3의 실시예와 마찬가지로 입력단자에 접속되는 정전보호회로의 형태에 대응한 더미회로가 마련되고, 상기 차동동작하는 MOSFET Q5와 Q6의 게이트에 전원전압선 또는 회로의 접지선에서 전송되는 노이즈가 상쇄 또는 저감되게 된다.
도 4에는 본 발명에 관한 다른 1실시예의 반도체집적회로장치와 그것을 사용한 정보처리시스템에 있어서의 버스구성의 블럭도가 도시되어 있다. 동일도면에 있어서 점선으로 나타낸 반도체집적회로장치LSI1∼LSI3은 공지의 반도체집적회로의 제조기술에 의해 각각이 단결정실리콘과 같은 1개의 반도체기판상에 있어서 형성된다. 이 실시예에서는 기본적으로는 GTL에 적합하도록 구성되지만 입력회로와 출력회로가 도 4의 실시예와 다른 것이다.
이 실시예에서는 출력회로로서 상기 실시예와 같은 오픈드레인 출력형식 대신에 N채널형MOSFET Q10과 Q11에 의한 푸시풀출력형식으로 된다. 즉, 하이레벨의 출력신호를 얻을 때 버스의 종단저항RB에 의한 하이레벨로 하는 것이 아니고 상기 종단전압VT와 동일한 1.2V로 출력회로를 동작시키도록 하는 것이다. 내부회로는 상기와 같이 3.3V에서 동작하는 것이므로 상기와 같은 N채널형 MOSFET Q10을 온상태로 하는 게이트전압을 3.3V와 같이 크게 할 수 있다. 따라서, N채널형MOSFET Q10을 사용하면서 상기 1.2V와 같은 하이레벨의 출력신호를 형성할 수 있다. 이것에 의해, 출력하이레벨의 상승을 고속이고 또 안정적으로 변화시킬 수 있다.
입력회로IB3은 상기와 같이 입력레벨이 로우레벨측으로 편의되어 있는 것에 대응해서 P채널형의 차동MOSFET Q5와 Q6이 사용된다. 즉, P채널형MOSFET Q5의 게이트에 입력신호Din을 공급하고 P채널형MOSFET Q6의 게이트에 기준전압VREF를 공급한다. 그리고, 이들 MOSFET Q5와 Q6의 드레인측에 전류미러형태로 된 N채널형MOSFET Q8과 Q9를 마련하고, 상기 MOSFET Q5와 Q6의 드레인전류의 차전류에 대응한 출력전류를 형성하는 것이다. 상기 MOSFET Q5와 Q6의 공통화된 소오스와 전원전압 사이에는 동작전류를 흐르게 하는 P채널형MOSFET Q7이 마련된다. 즉, 이 차동회로는 상기 도 1과 도 3의 입력회로의 MOSFET의 도전형을 반대로 해서 구성한 것이다.
다른 입력회로IB1과 IB2도 상기와 같은 차동회로에 의해 구성된다. 이들 입력회로IB1∼IB3에 있어서, 상기 도 1이나 도 3의 실시예와 마찬가지로 입력단자에 접속되는 정전보호회로의 형태에 대응한 더미회로가 마련되고, 상기 차동동작하는 MOSFET Q5와 Q6의 게이트에 전원전압선 또는 회로의 접지선에서 전송되는 노이즈가 상쇄 또는 저감되게 된다.
도 6에는 상기 CMOS구성의 출력회로의 1실시예의 전체 레이아웃도가 도시되어 있다. 동일도면에는 3개의 본딩패드와 그것에 접속되는 3개의 CMOS출력 회로가 예시적으로 도시되어 있다. 본딩패드의 배열방향을 좌우로 하면 그것과 직각방향의 아래쪽 방향으로 P채널형 MOSFET와 N채널형MOSFET가 나란히 구성된다. 또, 이들 MOSFET의 드레인-게이트-소오스가 본딩패드의 배열방향을 따라 형성된다. 그 때문에, 1개의 MOSFET를 세로로 길게 형성할 수 있어 본딩패드의 배열피치의 고밀도화를 방해하지 않도록 할 수 있다.
도 6에서 이해할 수 있는 바와 같이 P채널형 MOSFET를 구성하는 P+확산층인 경우에는 웰영역에 바이어스전압을 인가하는 N+확산층을 기준으로 해서 좌우대칭적으로 4개분의 MOSFET를 형성하고, 그것을 인접하는 본딩패드에 대응해서 마련되는 출력버퍼와의 경계선을 기준으로 해서 좌우대칭적으로 배치한다. 이와 같은 대칭패턴의 조합에 의해 고밀도로 출력버퍼를 구성하는 MOSFET를 형성할 수 있다.
상기와 같은 확산층 및 게이트전극을 형성해 두어 최종의 알루미늄 등의 배선등을 사용한 마스터 슬라이스에 의해 상기 6개의 MOSFET중의 2개를 최소I/O셀 단위로서 선택적으로 접속하는 것, 바꿔말하면 상기 본딩패드에서 분기해서 최대 3개로 연장하는 배선 중 1개, 2개 및 3개의 분기 중의 1개를 선택적으로 형성하는 것에 의해 구동능력을 1, 2, 3과 같이 3단계로 설정할 수 있는 CMOS출력회로를 얻을 수 있다.
이 실시예에 있어서는 본딩패드의 피치를 90㎛까지 출력구동능력을 극단적으로 저하시키는 일 없이 간단하게 대응시킬 수 있다. 이것에 의해, 출력단자만인 경우에는 반도체집적회로장치에 마련할 수 있는 출력단자의 수를 종래의 반도체장치의 160/90≒1.8로 증가시킬 수 있다.
동일도면에 있어서, 하측에 마련되는 N채널형MOSFET의 더욱 아래쪽에는 프리버퍼가 배치된다. 이 프리버퍼는 그 셀사이즈가 비교적 작은 것 및 마찬가지로 세로로 길게 배치하는 것에 의해 본딩패드의 피치가 제약되는 일 없이 비교적 자유롭게 형성할 수 있다. 그러나, 상기와 같이 각 출력회로가 일정한 방향으로 규칙적으로 배열되어 있는 것에 대응해서 프리버퍼도 셀화하고, 그 방향도 출력버퍼의 규칙성에 적합하도록 규칙성을 갖고 형성된다. 이것에 의해, 프리버퍼를 포함한 출력회로를 효율좋게 반도체집적회로장치에 탑재시킬 수 있다.
이 실시예에서는 P채널형MOSFET가 형성되는 N형 웰영역NWELL에 P채널형의 풀업MOSFET가 형성된다. 상기와 같이 최소단위셀은 3개의 분기된 배선에 대응한 2개의 MOSFET이고, 이 2개의 MOSFET에 대응해서 1개의 풀업 MOSFET가 형성된다. 이 풀업MOSFET는 출력버퍼로서 N채널형MOSFET에 의한 오픈드레인구성의 출력회로로 했을 때 다른 반도체장치의 출력MOSFET와 와이어드 논리를 채용할 때의 부하로서 이용할 수 있게 하는 것이다.
상기 N채널형MOSFET가 형성되는 P형 웰영역PWELL에도 상기와 같은 N채널형의 풀다운MOSFET가 형성된다. 이것은 P채널형 MOSFET만을 사용해서 오픈드레인구성의 출력회로를 구성했을 때의 부하로서 사용할 수 있도록 하는 것이다. 특히 제한되지 않지만 상기 N채널형MOSFET가 형성되는 PWELL은 그의 외측의 점선으로 나타내는 바와 같이 깊은 NWELL내에 형성된다. 이 깊은 NWELL에 의해 PWELL이 P형기판에서 분리되고, 내부회로와의 사이 또는 입력회로 또는 출력회로 사이에서의 전원노이즈를 분리할 수 있다.
상기 P채널형 출력MOSFET의 상층부에는 제2층째의 알루미늄층으로 형성된 굵은 배선폭으로 이루어지는 전원전압선VDD2가 형성된다. 마찬가지로, 상기 P채널형 출력MOSFET의 상층부에는 제2층째의 알루미늄층으로 형성된 굵은 배선폭으로 이루어지는 접지선VSS2가 형성된다. 또, 프리버퍼의 상층부에는 제2층째의 알루미늄층으로 형성된 회로의 접지선VSS1, 기준전압VREF, 전원전압선VDD1이 형성된다. 또, 상기 출력MOSFET, 정전보호회로, 더미회로, 프리버퍼 및 동일도면에서는 생략되어 있지만 차동입력회로 등은 제1층째의 알루미늄층으로 회로의 결선이 실행된다.
도 7에는 상기 도 6에 있어서의 C-D선에서의 소자단면도가 도시되어 있다. 동일도면에는 6개의 P채널형MOSFET가 도시되어 있다. 6개의 P채널형 MOSFET는 동일도면에서 상측부터 차례로 소오스, 드레인, 소오스, 드레인, 소오스와 같이 배치되고, 큰 확산층에 의해 드레인이 형성되고 작은 확산층에 의해 소오스가 형성된다. 즉, 단부(端部)를 제외하고 소오스 또는 드레인은 그것을 사이에 두고 양측에 배치된 드레인 또는 소오스에 공통으로 사용된다. 이것에 의해 5개의 확산층에 의해 합계 4개의 MOSFET를 형성할 수 있다.
상기의 확산층의 배열을 단위로 해서 그 양측에 상기 웰영역 n-WELL에 바이어스전압을 인가하는 옴접촉영역으로서의 n+층이 형성되고, 상기 소오스를 구성하는 p+층과 함께 1층째 알루미늄AL1과 2층째 알루미늄AL2를 거쳐서 VDD2가 인가된다. 상기 n+층에서는 사이에 위치한 4개의 MOSFET는 드레인이 공통화된 2개의 MOSFET가 실질적으로 1개의 MOSFET로서 상기 제1층째의 알루미늄층AL1을 거쳐서 상기 패드에 도달한다.
도 8에는 본 발명에 관한 반도체집적회로의 1실시예의 블럭도가 도시되어 있다. 동일도면의 각 회로블럭은 실제의 반도체기판상에 있어서의 기하하적인 배치에 맞게 도시되어 있다. 동일도면에 있어서, (9)는 반도체칩이고, (10)은 내부회로이고, (11), (12)로 이루어지는 온칩RAM과 그 이외의 논리회로부에 의해 구성된다. 상기 온칩RAM(11), (12)는 특히 제한되지 않지만 스테이틱형RAM에 의해 구성된다. 상기 내부회로(10)이 형성되는 영역 중 RAM블럭 이외에는 전면게이트영역(laid gate region)으로 되어 있다. 이 영역의 확대패턴(15)와 같이 MOSFET가 전면에 깔려 있고 마스터슬라이스방식에 의해 배선이 형성되어 원하는 회로기능이 실현된다. 상기 반도체칩(9)의 주변부에는 본딩패드(14)가 마련되고 이러한 본딩패드(14)와 내부회로(10) 사이에는 입출력회로부(13)이 마련된다. 상기 입출력회로(13)은 상기SSTL 또는 GTL과 같은 소진폭으로의 신호의 입출력을 실행하는 인터페이스로 되고 또한 입력회로에는 싱글입력의 차동회로가 사용되는 것이다.
도 9에는 본 발명이 적용되는 동기DRAM(이하, 간단히 SDRAM이라 한다)의 1실시예의 개략적인 블럭도가 도시되어 있다. 동일도면에 도시된 SDRAM은 특히 제한되지 않지만 공지의 반도체집적회로의 제조기술에 의해 단결정실리콘과 같은 1개의 반도체기판상에 형성된다.
이 실시예의 SDRAM은 메모리뱅크0(BANK0)을 구성하는 메모리어레이(MEMORY ARRAY)(200A)와 메모리뱅크1(BANK1)을 구성하는 메모리어레이(200B)를 구비한다. 상기 각각의 메모리어레이(200A), (200B)는 매트릭스배치된 다이나믹형 메모리셀을 구비하고, 도면에 따르면 동일열에 배치된 메모리셀의 선택 단자는 열마다의 워드선(도시하지 않음)에 결합되고, 동일행에 배치된 메모리셀의 데이타입출력단자는 행마다 상보데이타선(도시하지 않음)에 결합된다.
메모리어레이(200A)의 도시하지 않은 워드선은 로우디코더(ROW DECODER) (201A)에 의한 로우어드레스신호의 디코드결과에 따라서 1개가 선택레벨로 구동된다. 메모리어레이(200A)의 도시하지 않은 상보데이타선은 센스앰프 및 컬럼선택회로(SENSE AMPLIFIER & I/O BUS)(202A)에 결합된다. 센스앰프 및 컬럼선택회로(202A)에 있어서의 센스앰프는 메모리셀로 부터의 데이타리드에 의해 각각의 상보데이타선에 나타나는 미소전위차를 검출해서 증폭하는 증폭회로이다. 그것에 있어서의 컬럼스위치회로는 상보데이타선을 각각 따로 선택해서 상보공통데이타선(I/O BUS)으로 도통시키기 위한 스위치회로이다. 컬럼스위치회로는 컬럼디코더(COLUMN DECODER)(203A)에 의한 컬럼어드레스신호의 디코드결과에 따라서 선택동작된다.
메모리어레이(200B)측에도 상기와 마찬가지로 로우디코더(201B), 센스앰프 및 컬럼선택회로(202B) 및 컬럼디코더(203B)가 마련된다. 상기 메모리뱅크(200A)와 (200B)의 상보공통데이타선은 후술하는 바와 같은 화상처리 등을 위해 사용되는 시프트레지스터(SHIFT REGISTER)(212)를 거쳐서 입력버퍼(INPUT BUFFER) (210)의 출력단자 및 출력버퍼(OUTPUT BUFFER)(211)의 입력단자에 접속된다. 입력버퍼(210)의 입력단자 및 출력버퍼(211)의 출력단자는 8비트의 데이타입출력단자I/O0∼I/O7에 접속된다.
어드레스 입력단자A0∼A11에서 공급되는 로우어드레스신호와 컬럼어드레스 신호는 컬럼어드레스버퍼(COLUMN ADDRESS BUFFER)(205)와 로우어드레스버퍼(ROW ADDRESS BUFFER)(206)에 어드레스 멀티플렉스형식으로 페치된다. 공급된 어드레스신호는 각각의 버퍼(205)와 (206)이 유지한다. 로우어드레스버퍼(206)은 리프레시동작모드에 있어서는 리프레시 카운터(REFRESH COUNTER)(208)에서 출력되는 리프레시 어드레스신호를 로우어드레스신호로서 페치한다. 컬럼 어드레스버퍼(205)의 출력은 컬럼어드레스 카운터(COLUMN ADDRESS COUNTER)(207)의 프리세트 데이타로서 공급되고, 컬럼어드레스 카운터(207)은 후술하는 커맨드 등에 의해 지정되는 동작모드에 따라서 상기 프리세트 데이타로서의 컬럼 어드레스신호 또는 그 컬럼어드레스신호를 순차 증가시킨 값을 컬럼디코더(203A), (203B)를 향해 출력한다.
컨트롤러(CONTROL LOGIC & TIMING GENERATOR)(213)은 특히 제한되지 않지만클럭신호CLK, 클럭인에이블신호CKE, 칩선택신호/CS, 컬럼어드레스 스트로브신호/CAS(기호/는 이것이 부가된 신호가 로우인에이블 신호인 것을 의미한다), 로우어드레스 스트로브신호/RAS, 라이트인에이블신호/WE, 데이타입출력 마스크 제어신호DQM 등의 외부제어신호와 어드레스 입력단자A0∼A11로 부터의 제어데이타 및 기준전압VREF가 공급되고, 그들 신호의 레벨의 변화나 타이밍 등에 따라서 SDRAM의 동작모드 및 상기 회로블럭의 동작을 제어하기 위한 내부 타이밍신호를 형성하는 것으로서, 그것을 위한 제어로직과 모드레지스터를 구비한다.
클럭신호CLK는 SDRAM의 마스터클럭으로 되고, 그 밖의 외부입력신호는 이 내부클럭신호의 상승에지와 동기해서 의미를 갖게 된다. 칩선택신호/CS는 그의 로우레벨에 의해 커맨드입력사이클의 개시를 지시한다. 칩선택신호/CS가 하이레벨일 때(칩비선택상태)나 그 밖의 입력은 의미를 갖지 않는다. 단, 후술하는 메모리뱅크의 선택상태나 버스트동작 등의 내부동작은 칩비선택상태로의 변화에 의해 영향받지 않는다. /RAS, /CAS, /WE의 각 신호는 통상의 DRAM에 있어서의 대응신호와는 기능이 상이하고 후술하는 커맨드 사이클을 정의할 때 유의의 신호로 된다.
클럭인에이블신호CKE는 다음의 클럭신호의 유효성을 지시하는 신호이고, 이 신호CKE가 하이레벨이면 다음의 클럭신호CLK의 상승에지가 유효로 되고 로우레벨일 때에는 무효로 된다. 또, 도시하지 않지만 리드모드에 있어서 출력버퍼(211)에 대한 아웃풋 인에이블의 제어를 실행하는 외부제어신호도 컨트롤러(213)으로 공급되고, 그 신호가 예를 들면 하이레벨일 때는 출력버퍼(211)은 고출력임피던스상태로된다.
상기 로우어드레스신호는 클럭신호CLK(내부클럭신호)의 상승에지와 동기하는 후술하는 로우어드레스 스트로브 뱅크 액티브 커맨드 사이클에 있어서의 A0∼A10의 레벨에 의해 정의된다. A11로 부터의 입력은 상기 로우어드레스 스트로브 뱅크 액티브 커맨드 사이클에 있어서 뱅크선택신호로 간주된다. A11의 입력이 로우레벨일 때는 메모리뱅크BANKA가 선택되고, 하이레벨일 때는 메모리 뱅크 BANKB가 선택된다. 메모리뱅크의 선택제어는 특히 제한되지 않지만 선택메모리뱅크측의 로우디코더만의 활성화, 비선택메모리뱅크측의 컬럼스위치회로의 전체 비선택, 선택메모리 뱅크측만의 입력버퍼(210) 및 출력버퍼(211)로의 접속 등의 처리에 의해 실행할 수 있다.
후술하는 프리차지 커맨드 사이클에 있어서의 A10의 입력은 상보데이타선 등에 대한 프리차지동작의 상태를 지시하고, 그의 하이레벨은 프리차지의 대상이 양쪽의 메모리뱅크인 것을 지시하고, 그의 로우레벨은 A11에 의해 지시되어 있는 한쪽의 메모리뱅크가 프리차지의 대상인 것을 지시한다.
상기 컬럼어드레스신호는 클럭신호CLK(내부클럭)의 상승에지와 동기하는 리드 또는 라이트 커맨드(후술하는 컬럼어드레스 리드커맨드, 컬럼어드레스 라이트 커맨드)사이클에 있어서의 A0∼A8의 레벨에 의해 정의된다. 그리고, 이와 같이 해서 정의된 컬럼어드레스는 버스트 액세스의 개시 어드레스로 된다.
상기 어드레스신호, 클럭신호, 각 제어신호 및 데이타 입출력신호는 상기 SSTL 또는 GTL과 같은 소진폭의 인터페이스가 채용된다. 즉, 상기 어드레스 버퍼나클럭버퍼 및 제어입력버퍼와 데이타 입력버퍼에는 상기 실시예와 같은 차동 회로가 사용되고, 그 입력에는 상기 실시예와 같은 정전보호회로 및 그것과 상사의 더미회로가 부가되는 것이다.
다음에, 커맨드에 의해 지시되는 SDRAM의 주동작모드를 설명한다.
[1] 모드레지스터 세트커맨드(Mo)
상기 모드레지스터(30)을 세트하기 위한 커맨드로서, /CS, /RAS, /CAS, /WE = 로우레벨에 의해 이 커맨드가 지정되고 세트할 데이타(레지스터 세트데이타)는 A0∼A11을 거쳐서 부여된다. 레지스터 세트데이타는 특히 제한되지 않지만 버스트길이, CAS대기(CAS latency), 라이트모드 등으로 된다. 특히 제한되지 않지만 설정가능한 버스트 길이는 1, 2, 4, 8, 풀페이지로 되고, 설정가능한 CAS대기는 1, 2, 3으로 되며, 설정가능한 라이트모드는 버스트 라이트와 싱글라이트로 된다.
상기 CAS대기는 후술하는 컬럼어드레스 리드커맨드에 의해 지시되는 리드동작에 있어서 /CAS의 상승에서 출력버퍼(211)의 출력동작까지 내부클럭신호의 어떤 사이클분을 소비할 것인지를 지시하는 것이다. 리드데이타가 확정될 때까지는 데이타리드를 위한 내부동작시간이 필요하게 되고, 그것을 내부클럭신호의 사용주파수에 따라 설정하기 위한 것이다. 바꿔말하면 주파수가 높은 내부클럭신호를 사용하는 경우에는 CAS대기를 상대적으로 큰 값으로 설정하고, 주파수가 낮은 내부클럭신호를 사용하는 경우에는 CAS대기를 상대적으로 작은 값으로 설정한다. 특히 제한되지 않지만, 후술하는 바와 같은 화상처리동작에 있어서 필요에 따라서 워드선의 전환시간을 확보하기 위한 CAS대기를 큰 값으로 설정하도록 사용할 수 있다.
[2] 로우어드레스 스트로브 뱅크 액티브 커맨드(Ac)
이것은 로우어드레스 스트로브의 지시와 A11에 의한 메모리뱅크의 선택을 유효로 하는 커맨드로서, /CS, /RAS=로우레벨, /CAS, /WE=하이레벨에 의해 지시되고, 이 때 A0∼A10에 공급되는 어드레스가 로우어드레스신호로서, A11에 공급되는 신호가 메모리뱅크의 선택신호로서 페치된다. 페치동작은 상술한 바와 같이 내부클럭신호의 상승에지와 동기해서 실행된다. 예를 들면, 이 커맨드가 지정되면 그것에 의해 지정되는 메모리뱅크에 있어서의 워드선이 선택되고, 이 워드선에 접속된 메모리셀이 각각 대응하는 상보데이타선으로 도통된다.
[3] 컬럼어드레스 리드커맨드(Re)
이 커맨드는 버스트리드동작을 개시하기 위해 필요한 커맨드임과 동시에 컬럼어드레스 스트로브의 지시를 부여하는 커맨드로서, /CS, /CAS=로우레벨, /RAS, /WE=하이레벨에 의해 지시되고, 이 때 A0~A8에 공급되는 컬럼어드레스가 컬럼어드레스신호로서 페치된다. 이것에 의해 페치된 컬럼어드레스신호는 버스트 개시 어드레스로서 컬럼어드레스 카운터(207)에 공급된다. 이것에 의해 지시된 버스트리드동작에 있어서는 그 전에 로우어드레스 스트로브 뱅크 액티브 커맨드 사이클에서 메모리뱅크와 이것에 있어서의 워드선의 선택이 실행되고 있고, 이 선택워드선의 메모리셀은 내부클럭신호와 동기해서 컬럼어드레스 카운터(207)에서 출력되는 어드레스신호에 따라 순차 선택되어 연속적으로 리드된다. 연속적으로 리드되는 데이타수는 상기 버스트길이에 따라 지정된 개수로 된다. 또, 출력버퍼(211)로부터의 데이타리드개시는 상기 CAS대기로 규정되는 내부클럭신호의 사이클수를 대기해서 실행된다.
[4] 컬럼어드레스 라이트 커맨드(Wr)
라이트동작의 상태로서 모드레지스터에 버스트라이트가 설정되어 있을 때는 이 버스트라이트동작을 개시하기 위해 필요한 커맨드로 되고, 라이트동작의 상태로서 모드레지스터에 싱글라이트가 설정되어 있을 때는 이 싱글라이트동작을 개시하기 위해 필요한 커맨드로 된다. 또, 이 커맨드는 싱글라이트 및 버스트라이트에 있어서의 컬럼어드레스 스트로브의 지시를 부여한다. 이 커맨드는 /CS, /CAS, /WE=로우레벨, /RAS=하이레벨에 의해 지시되고, 이 때 A0~A8에 공급되는 어드레스가 컬럼어드레스신호로서 페치된다. 이것에 의해 페치된 컬럼어드레스신호는 버스트라이트에 있어서는 버스트개시어드레스로서 컬럼어드레스 카운터(207)에 공급된다. 이것에 의해 지시된 버스트라이트동작의 수순도 버스트리드동작과 마찬가지로 실행된다. 단, 라이트동작에는 CAS대기는 없고 라이트데이타의 페치는 이 컬럼어드레스 라이트 커맨드 사이클에서 개시된다.
[5] 프리차지 커맨드(Pr)
이것은 A10, A11에 의해 선택된 메모리뱅크에 대한 프리차지동작의 개시커맨드로 되고, /CS, /RAS, /WE=로우레벨, /CAS=하이레벨에 의해 지시된다.
[6] 자동 리프레시 커맨드
이 커맨드는 자동 리프레시를 개시하기 위해 필요로 되는 커맨드로서, /CS, /RAS, /CAS=로우레벨, /WE, CKE=하이레벨에 의해 지시된다.
[7] 버스트 스톱 인 풀페이지 커맨드
풀페이지에 대한 버스트동작을 모든 메모리뱅크에 대해서 정지시키기 위해 필요한 커맨드로서, 풀페이지 이외의 버스트동작에서는 무시된다. 이 커맨드는 /CS, /WE=로우레벨, /RAS, /CAS=하이레벨에 의해 지시된다.
[8] 노 오퍼레이션 커맨드(Nop)
이것은 실질적인 동작을 실행하지 않는 것을 지시하는 커맨드로서, /CS=로우레벨, /RAS, /CAS, /WE=하이레벨에 의해 지시된다.
SDRAM에 있어서는 한쪽의 메모리뱅크에서 버스트동작이 실행되고 있을 때 그 도중에 다른 메모리뱅크를 지정해서 로우어드레스 스트로브 뱅크 액티브 커맨드가 공급되면, 이 실행중인 한쪽의 메모리뱅크에서의 동작에는 아무런 영향을 미치지 않고 상기 다른 메모리뱅크에 있어서의 로우어드레스계의 동작이 가능하게 된다. 예를 들면, SDRAM은 외부에서 공급되는 데이타, 어드레스 및 제어신호를 내부에 유지하는 수단을 갖고, 그 유지내용 특히 어드레스 및 제어신호는 특히 제한되지 않지만 메모리뱅크마다 유지되도록 되어 있다. 또는 로우어드레스 스트로브 뱅크액티브 커맨드 사이클에 의해 선택된 메모리블럭에 있어서의 워드선 1개분의 데이타가 컬럼계 동작 전에 미리 리드동작을 위해 도시하지 않은 래치회로에 래치되게 되어 있다.
따라서, 데이타 입출력단자I/O0∼I/O7에 있어서 데이타가 충돌하지 않는 한 처리가 종료하지 않은 커맨드실행중에는 이 실행중인 커맨드가 처리대상으로 하는 메모리뱅크와는 다른 메모리뱅크에 대한 프리차지 커맨드, 로우어드레스 스트로브 뱅크 액티브 커맨드를 발생하여 내부동작을 미리 개시시키는 것이 가능하다.
SDRAM은 외부클럭신호CLK에 따라 형성되는 내부클럭신호와 동기해서 데이타, 어드레스 또는 /RAS, /CAS 등의 각종 제어신호를 입출력가능한 메모리라고 정의할 수 있다. SDRAM은 DRAM과 마찬가지인 대용량메모리를 SRAM(스테이틱형 RAM)에 필적하는 고속의 동작을 시킬 수 있고, 또 선택된 1개의 워드선에 대해 몇개의 데이타를 액세스할 것인지를 버스트길이에 의해 지정하는 것에 의해서 내장컬럼 어드레스 카운터(207)에 의해 순차 컬럼계의 선택상태를 전환해 가서 여러개의 데이타를 연속적으로 리드 또는 라이트할 수 있다. 따라서, 상기 소진폭의 인터페이스를 채용하는 것에 의해 상기 100MHz를 초과하는 고속인 데이타의 리드/라이트가 가능하게 되는 것이다.
상기 실시예에서 얻어지는 작용효과는 다음과 같다 즉,
[1] 전원전압에 대해서 작은 신호진폭으로 된 수신신호가 게이트에 공급된 제1 MOSFET와 상기 수신신호의 중간값에 대응한 기준전압이 게이트에 공급된 제2 MOSFET를 포함해서 싱글입력의 차동회로로 된 입력회로에 있어서, 상기 수신신호가 입력되는 외부단자에 마련된 실질적인 정전보호회로를 통해 상기 제1 MOSFET의 게이트에 전달되는 전원노이즈와 실질적으로 동등한 전원노이즈를 상기 제2 MOSFET의 게이트에 전달하는 더미회로를 마련하는 것에 의해 상기 노이즈를 상쇄 또는 저감할 수 있다는 효과가 얻어진다.
[2] 상기 정전보호회로는 출력회로를 형성하기 위해 반도체기판상에 마련된 회로소자를 그의 일부로서 이용하는 것으로서, 소자의 유효이용과 내압의 강화를 도모하면서 상기 더미회로에서 상기 출력회로의 회로소자에 상당하고 또한 그의 소자 사이즈가 축소되어 오프상태로 된 더미 MOSFET를 마련하는 것에 의해, 노이즈의 상쇄 또는 저감을 효과적으로 실행할 수 있다는 효과가 얻어진다.
[3] 상기 입력회로는 여러개로 이루어지는 것이고, 각 입력회로에 있어서의 상기 제2 MOSFET의 게이트에는 각각 저항소자를 거쳐서 상기 기준전압을 공급하는 것에 의해 기준전압 자체가 노이즈의 영향을 받지 않게 할 수 있다는 효과가 얻어진다.
[4] 상기 입력회로는 3.3V용 스텁직렬 종단형 논리에 적합한 것으로 하는 것에 의해 이러한 스텁직렬 종단형 논리에 있어서의 싱글차동 입력회로에서의 레벨마진을 확보할 수 있다는 효과가 얻어진다.
이상 본 발명자에 의해 이루어진 발명을 실시예에 따라 구체적으로 설명했지만, 본원 발명은 상기 실시예에 한정되는 것은 아니고 그 요지를 이탈하지 않는 범위내에서 여러가지 변경가능한 것은 물론이다. 예를 들면, 반도체집적회로장치에 입력되는 소진폭의 모든 신호를 상기 싱글입력의 차동증폭회로에 공급하는 것 이외에도 클럭 등과 같이 일부의 신호에 대해서 상보신호를 입력해서 상기 차동회로에서 수신하도록 하는 것이어도 좋다. 이와 같은 상보입력의 차동증폭회로에서는 양입력에 동일하게 정전보호회로가 마련되므로 더미회로를 필요로 하지 않는다. 소진폭의 인터페이스는 상기와 같은 SSTL, GTL 이외 의사ECL회로 등과 같이 동작전원전압에 대해서 작게 된 신호진폭에서의 신호전달을 실행하는 것에 널리 이용할 수 있는 것이다.
본 발명은 동작전원전압에 대해서 작게 된 소진폭의 신호가 싱글입력되는 입력회로를 구비한 각종 디지탈 집적회로, 동기DRAM과 같은 메모리, 마이크로 프로세서 등과 같은 각종 반도체 집적회로장치에 널리 이용할 수 있는 것이다.
본원에 있어서 개시되는 발명 중 대표적인 것에 의해 얻어지는 효과를 간단하게 설명하면 다음과 같다. 즉, 전원전압에 대해서 작은 신호진폭으로 된 수신 신호가 게이트에 공급된 제1 MOSFET와 상기 수신신호의 중간값에 대응한 기준전압이 게이트에 공급된 제2 MOSFET를 포함해서 싱글입력의 차동회로로 된 입력회로에 있어서, 상기 수신신호가 입력되는 외부단자에 마련된 실질적인 정전보호회로를 통해서 상기 제1 MOSFET의 게이트에 전달되는 전원노이즈와 실질적으로 동등한 전원노이즈를 상기 제2 MOSFET의 게이트에 전달하는 더미회로를 마련하는 것에 의해, 상기 노이즈를 상쇄 또는 저감할 수 있다.

Claims (4)

  1. 하나의 반도체기판상에 형성된 반도체집적회로장치로서,
    입력신호를 받는 입력단자에 접속된 입력회로,
    출력신호를 출력하기 위한 외부단자에 접속되고, 상기 입력회로의 근린에 배치된 출력회로,
    상기 입력회로와 상기 출력회로에 접속되는 내부회로 및
    상기 입력회로와 상기 출력회로에 공통으로 전원공급전압을 공급하기 위한 전원공급선을 포함하고,
    상기 내부입력회로는 또,
    상기 입력신호를 공급받는 게이트를 갖는 제1 전도형을 갖는 제1 MOSFET,
    참조전압을 공급받는 게이트를 갖는 제1 전도형을 갖는 제2 MOSFET, 상기 각 제1 및 제2 MOSFET의 드레인에 공급되는 여러개의 부하소자,
    상기 제1 및 제2 MOSFET의 소오스에 공급되는 전류소자,
    상기 입력신호가 공급되는 상기 입력단자에 접속되는 정전보호회로 및
    상기 제2 MOSFET에 접속되는 제1 회로로서, 상기 정전보호회로를 거쳐서 상기 제1 MOSFET의 게이트와 상기 제2 MOSFET의 게이트에 공급하기 위한 전원공급선에 마찬가지의 노이즈를 전파시키기 위한 제1 회로를 갖는 것을 특징으로 하는 반도체집적회로.
  2. 제1항에 있어서,
    상기 제1 회로는 상기 공통의 전원공급선에 의해서 전원공급전압이 공급되는 것을 특징으로 하는 반도체집적회로장치.
  3. 입력신호를 공급받는 입력회로, 출력신호를 출력하는 출력회로, 상기 입력회로와 상기 출력회로에 접속되는 내부회로 및 상기 입력회로와 상기 출력회로에 공통의 전원공급전압을 공급하기 위한 전원공급선으로 구성되는 하나의 반도체 기판에 형성되는 반도체집적회로장치로서,
    상기 입력회로는 상기 입력신호를 게이트에서 받는 제1 전도형을 갖는 제1 MOSFET,
    참조전압을 게이트에서 받는 제1 전도형을 갖는 제2 MOSFET,
    상기 제1 및 제2 MOSFET의 드레인으로 각각 공급되는 여러개의 부하소자,
    상기 제1 및 제2 MOSFET의 소오스로 공급되는 전류소자,
    상기 입력신호를 받는 입력단자에 접속되는 정전보호회로,
    상기 제2 MOSFET의 게이트에 접속되는 상기 제1 회로로서, 또 상기 정전보호회로를 거쳐서 상기 제1 MOSFET의 게이트, 상기 제2 MOSFET의 게이트와 상기 전원공급선상의 노이즈와 마찬가지의 노이즈를 전파시키는 것이 가능한 상기 제1 회로를 갖는 것을 특징으로 하는 반도체집적회로장치.
  4. 제3항에 있어서,
    상기 정전보호회로와 상기 제1 회로는 공통의 상기 전원공급선에 의해서 전원공급전압을 공급받는 것을 특징으로 하는 반도체집적회로장치.
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