JP5547441B2

JP5547441B2 - 保護回路

Info

Publication number: JP5547441B2
Application number: JP2009185545A
Authority: JP
Inventors: 幸治富岡
Original assignee: Asahi Kasei EMD Corp
Current assignee: Asahi Kasei Microdevices Corp
Priority date: 2009-08-10
Filing date: 2009-08-10
Publication date: 2014-07-16
Anticipated expiration: 2029-08-10
Also published as: JP2011040521A

Description

本発明は、保護回路にかかり、特に、静電気放電（ＥＳＤ(Electrostatic Discharge)）から回路を保護するための保護回路に関する。

半導体デバイスには、半導体チップの内部回路を静電気放電から保護する保護素子を含む、保護回路が組み込まれている。保護回路は、半導体デバイスの外部端子から入力されるＥＳＤサージを引き込み、グランド配線に流すよう動作する。その結果、ＥＳＤサージは内部回路には流れ込むことがなく、内部回路に高電圧が加わることを防ぐことができる。このような保護回路を、本明細書では、以降ＥＳＤ（Electrostatic Discharge）回路とも記す。

図３は、従来のＥＳＤ保護回路を例示した図である。図示したＥＳＤ保護回路は、２つのダイオード５４、５５を備えたことにより、外部端子５３からＥＳＤが入力された場合、そのＥＳＤが保護素子５６に流される。なお、図中に示したｒ１は、ＶSSを基準としてマイナスのパルスのＥＳＤが流れる経路である。また、ｒ２は、ＶSSを基準としてプラスのパルスのＥＳＤが流れる経路である。図３に示した従来技術は、例えば、特許文献１に記載されている。

図４は、従来の他のＥＳＤ保護回路を示した図である。図４に示したＥＳＤ保護回路は、図３に示したダイオード５４がなく、代わりに容量素子Ｃ、抵抗素子Ｒ、ＭＯＳトランジスタ６１を使ってＥＳＤサージを流している。
高いパルスのＥＳＤが入力されると、ＭＯＳトランジスタ６１がスナップバック現象を起こしてサージ電流を流すことにより、内部回路を保護することができる。このとき、容量素子Ｃ、抵抗素子Ｒは、ＥＳＤが入力されたときにＭＯＳトランジスタ６１のゲートに電圧を印加してスナップバックを起こりやすくしている。

図４に示したＥＳＤ回路は、図３に示したＥＳＤ回路において、電源電圧以上の電圧が印加される等の理由によってダイオード５４を設けることができない場合に適用することができる。

特開２００６−１３４４６号公報

ただし、内部回路には、高速の信号を入力すべき場合もある。このため、上記した図４のＥＳＤ保護回路には、入力すべき信号のパルスに対してはＭＯＳトランジスタ６１のゲート電圧を高めることがなく、ＥＳＤのパルスが入力された場合にだけゲート電圧を印加してサージ電流を流すことが要求される。このような動作は、容量素子Ｃ、抵抗素子Ｒの容量や抵抗値によって決まる時定数を、信号のパルスについては小さく、ＥＳＤについては大きくすることによって可能になる。

しかしながら、近年、半導体デバイスには、ＥＳＤに対するより高い信頼性が要求されるようになっている。また、内部回路には、高速の信号を損失なく入力すべきであることから、ＥＳＤサージだけが保護回路に流されるように容量素子Ｃ、抵抗素子Ｒを設計することは困難になっている。
本発明は、このような点に鑑みてなされたものであり、ＥＳＤから内部回路を確実に保護できて、しかも入力すべき信号は損失なく内部回路に入力することができる保護回路を提供することを目的とする。

以上の課題を解決するため、本発明の請求項１の保護回路は、差動入力端子または差動出力端子である一対の端子（例えば図１に示した差動入力端子１０３a、１０３ｂ、差動出力端子１０３ｃ、１０３ｄ）と、差動入力を受ける、または差動出力する被保護回路（例えば図１に示した内部回路１０１）との間に設けられた保護回路であって、前記一対の端子及び前記被保護回路を結ぶ一対の配線のそれぞれと、基準電位を設定する基準電源との間に介在する一対のトランジスタ素子（例えば図１に示したＭＯＳトランジスタ１０５ａ、１０５ｂ）と、前記一対の配線の一方に一端が接続される第１の容量素子と、前記一対の配線の他方に一端が接続され、他端が前記第１の容量素子の他端に接続され、前記第１の容量素子と等しい容量を有する第２の容量素子と、を備え、前記一対の端子に差動入力信号が入力されたとき、または差動出力信号が出力されたとき、前記一対のトランジスタ素子のそれぞれのゲート同士（例えば図１に示したＭＯＳトランジスタ１０５ａのゲート端子ｇ１、ＭＯＳトランジスタ１０５ｂのゲート端子ｇ２）を接続するとともに、前記ゲート同士を接続した接続ノードが、前記第１の容量素子及び前記第２の容量素子の共通する接続点に接続され、前記第１の容量素子（例えば図１に示した容量素子１０４ａ）を介して前記一対の配線の一方に接続され、前記第１の容量素子と容量が等しい第２の容量素子（例えば図１に示した容量素子１０４ｂ）を介して前記一対の配線の他方に接続され、抵抗素子を介して前記基準電源に接続されることを特徴とする。

請求項１の発明によれば、一対の端子に差動入力信号が入力される、または一対の端子から差動出力信号が出力される場合トランジスタ素子をオフしておくことができる。また、２つのノードに入出力される信号がＥＳＤ等の差動信号でない場合、トランジスタをスナップバックさせて信号が被保護回路に入力されることを防ぐことができる。このため、本発明は、ＥＳＤから内部回路を確実に保護できて、しかも入力すべき信号は損失なく内部回路に入力することができる保護回路を提供することができる。

本発明の一実施形態の保護回路を説明するための回路図である。図１に示したゲート電圧と差動入力される高速パルスとの関係を説明するための図である。従来のＥＳＤ保護回路を例示した図である。従来のＥＳＤ保護回路を例示した他の図である。

以下、図を参照して本発明に係る保護回路の一実施形態を説明する。
（構成）
図１は、本発明の一実施形態の保護回路を説明するための回路図である。図１には、被保護回路となっている内部回路１０１と、内部回路１０１を保護する、本実施形態の保護回路１００が示されている。
保護回路１００は、差動入力端子である一対の差動入力端子１０３a、１０３ｂ、一対の差動出力端子である差動出力端子１０３ｃ、１０３ｄと、差動入力を受けて、かつ差動出力する内部回路１０１との間に設けられている。そして、差動入力端子１０３a、１０３ｂ及び内部回路を結ぶ一対の配線ノードN３、N4のそれぞれと、基準電位を設定する基準電源ＧＮＤとの間に介在する一対のＭＯＳトランジスタ１０５ａ、１０５ｂを備えている。ＭＯＳトランジスタ１０５ａのゲート端子ｇ１、ＭＯＳトランジスタ１０５ｂのゲート端子ｇ２は互いに接続されるとともに、その接続ノードＮ１は、容量素子１０４ａを介してノードＮ３に接続され、容量素子１０４ａと容量が等しい容量素子１０４ｂを介してノード４に接続され、抵抗素子１０８を介して基準電源ＧＮＤに接続されている。

なお、ＭＯＳトランジスタ１０５ａ、１０５ｂは、ゲート電極に電圧が印加されていない場合にオフ状態である、いわゆる、ノーマリーオフのトランジスタであるものとする。
図１に示した２つのノードＮ３、Ｎ４は、内部回路１０１に差動信号を入力する差動入力端子１０３ａ、１０３ｂ、内部回路１０１から差動信号を出力する差動出力端子１０３ｃ、１０３ｄに接続されている。差動入力端子１０３ａに接続されるパッドをパッドＰ、差動入力端子１０３ｂに接続されるパッドをパッドＮとして示す。

差動入力信号は、内部回路１０１に入力される電位の極性（正、負）が反対の２つの信号によってなる信号対である。また、差動出力信号は、内部回路１０１から出力される、電位の極性が反対の２つの信号によってなる信号対である。本実施形態では、差動入力信号、差動出力信号のいずれにおいても、信号対を構成する２つの信号が等しい絶対値を有する、すなわち平均値は一定なものとする。

なお、本実施形態の保護回路は、上記したように、ノードＮ３が差動入力端子１０３ａ及び差動出力端子１０３ｃに、ノードＮ４が差動入力端子１０３ｂ及び差動出力端子１０３ｄに接続される構成に限定されるものではない。例えば、ノードＮ３、ノードＮ４が差動入力端子１０３ａ、１０３ｂ、差動出力端子１０３ｃ、１０３ｄの少なくとも一方に接続されていればよい。
本実施形態の保護回路には、さらに、ダイオード１０６、１０７が設けられている。ダイオード１０６、１０７は、内部回路１０１に入力される電流を整流するように機能する。

（動作）
以下、本実施形態の保護回路１００の動作を説明する。保護回路１００には、ＥＳＤによる高速の信号（以降、ＥＳＤパルスとも記す）と、本来内部回路１０１に入力すべき高速の信号（以降、高速パルスとも記す）とが入力され得る。
・高速パルスが入力された場合
前記したように、本実施形態では、差動入力端子１０３ａ、１０３ｂに絶対値が等しくて極性が反対の差動信号、すなわち平均値が一定の信号が入力されてくる。また、容量素子１０４ａ、１０４ｂの容量は同じである。このため、ノードＮ１、Ｎ２と容量素子１０４ａ、１０４ｂとの接続点ｐ１には、容量素子１０４ａ、１０４ｂにより、同じ値であって、かつ極性が反対の電圧が印加される。この結果、印加された電圧が互いに打ち消しあって、接続点ｐ１にかかる電位は０になる。

接続点ｐ１の電位は、そのままＭＯＳトランジスタ１０５ａ、１０５ｂのゲート端子ｇ１、ｇ２にかかるゲート電圧Ｖｇになる。このため、ＭＯＳトランジスタ１０５ａ、１０５ｂのゲート端子ｇ１、ｇ２に印加される電圧は０Ｖとなる。このような場合、ＭＯＳトランジスタ１０５ａ、１０５ｂがスナップバックを起こすことはない。
以上の動作により、本実施形態は、高速パルスを、ＭＯＳトランジスタ１０５ａ、１０５ｂによってＧＮＤへ流すことがなく、内部回路１０１に入力させることができる。

図２（ａ）、（ｂ），は、図１に示したゲート電圧Ｖｇと差動入力される高速パルスとの関係を説明するための図であって、縦軸に高速パルスの電圧を、横軸に時間を示している。図２（ａ）は、高速パルスの平均値が変動する場合、図２（ｂ）は平均値が一定の場合を示している。図２（ａ）、（ｂ）中に示したＶＰは図１に示したパッドＰから入力されるパルスを示し、ＶＮは図１に示したパッドＮから入力されるパルスを示している。

図２（ａ）に示したように、高速パルスの平均値が相違すると、両者の差分が接続点ｐ１にかかり、図２（ａ）中に示したゲート電圧Ｖｇが発生する。その後容量素子Ｃ，抵抗素子Ｒの時定数により減衰するがこのとき、ゲート電圧Ｖｇの値によっては、入力された高速パルスがＭＯＳトランジスタ１０５ａ、１０５ｂのスナップバックによってＧＮＤに流れてしまう可能性が生じる。
一方、図２（ｂ）に示したように、高速パルスの平均値が一定であれば、接続点ｐ１にかかるゲート電圧Ｖｇ’はほとんど表れない。このため、ＭＯＳトランジスタ５０１ａ、１０５ｂのスナップバックが起こらずに、入力された高速パルスが損失なく内部回路１０１に入力される。

・ＥＳＤパルスが入力された場合
ＥＳＤパルスがパッドＰ、パッドＮのいずれかから入力された場合、接続点ｐ１の電位が上昇する。このため、ゲート端子ｇ１、ｇ２の電位が上昇し、ＭＯＳトランジスタ１０５ａ、１０５ｂがスナップバック動作をする。このため、ＥＳＤパルスがＭＯＳトランジスタ１０５ａ、１０５ｂを通ってＧＮＤに流れ、内部回路１０１へ流れ込むことがない。
なお、ＥＳＤパルスがパッドＰ、パッドＮから同時に入力され、その信号の平均値が一定で、接続点ｐ１において電位を打ち消しあう可能性は極めて低いと考えられる。したがって、本実施形態によれば、高速パルスを損失なく内部回路１０１に入力させ、ＥＳＤパルスのみをＧＮＤに流すことが可能になる。

以上述べた本発明の保護回路は、アナログの交流信号を入力して処理する内部回路を保護する保護回路であれば、どのような構成に対しても適用することができる。特に、試験工程等において静電気放電が入力され得る半導体デバイスに好適である。

５３外部端子
５４ダイオード
５５ダイオード
５６保護素子
６１トランジスタ
１００保護回路
１０１内部回路
１０３外部端子
１０３ａ、１０３ｂ差動入力端子
１０３ｃ、１０３ｄ差動出力端子
１０４ａ、１０４ｂ容量素子
１０５ａ、１０５ｂＭＯＳトランジスタ
１０６、１０７ダイオード

Claims

差動入力端子または差動出力端子である一対の端子と、差動入力を受ける、または差動出力する被保護回路との間に設けられた保護回路であって、
前記一対の端子及び前記被保護回路を結ぶ一対の配線のそれぞれと、基準電位を設定する基準電源との間に介在する一対のトランジスタ素子と、
前記一対の配線の一方に一端が接続される第１の容量素子と、
前記一対の配線の他方に一端が接続され、他端が前記第１の容量素子の他端に接続され、前記第１の容量素子と等しい容量を有する第２の容量素子と、を備え、
前記一対の端子に差動入力信号が入力されたとき、または差動出力信号が出力されたとき、前記一対のトランジスタ素子のそれぞれのゲート同士を接続するとともに、前記ゲート同士を接続した接続ノードが、前記第１の容量素子及び前記第２の容量素子の共通する接続点に接続され、前記第１の容量素子を介して前記一対の配線の一方に接続され、前記第２の容量素子を介して前記一対の配線の他方に接続され、抵抗素子を介して前記基準電源に接続されることを特徴とする保護回路。