JP6042962B2 - 差動出力回路および半導体装置 - Google Patents

Description

本発明は、差動出力回路および半導体装置に関し、例えば、差動出力回路および半導体装置におけるトランジスタのバイアス供給技術に関する。

電子機器を構成するＬＳＩ内部回路間、ＬＳＩ間、プリント基板間、装置間などにおいてデータ伝送の高速化の要求が高まっている。このような要求に対応するため、データ伝送における差動信号を出力する出力回路では、高速化、低消費電力化を実現するように低電圧トランジスタを用いている。低電圧トランジスタは、高速で動作する反面、素子に加わる過電圧に対する耐久性が低い。

そこで、例えば、特許文献１には、第１入力電圧と第２入力電圧とをそれぞれ受ける第１トランジスタと第２トランジスタとを有する差動対と、前記第１トランジスタにカスコード接続される第１カスコードトランジスタと、前記第２トランジスタにカスコード接続される第２カスコードトランジスタと、接地線に接続される第１抵抗成分と、電源線に接続される第２抵抗成分とを備え、前記第１カスコードトランジスタのゲートと、前記第２カスコードトランジスタのゲートは互いに接続され、各々の前記ゲートには、第１抵抗成分と第２抵抗成分との抵抗分圧によって定まる電位のバイアスが供給され、前記第１トランジスタは、前記第１カスコードトランジスタを介して第１出力信号を出力し、前記第２トランジスタは、前記第２カスコードトランジスタを介して第２出力信号を出力する出力回路が開示されている。このような出力回路によれば、低電圧トランジスタを使用したデータ出力回路において、回路動作中にその回路に過電圧が印加された場合でも、低電圧トランジスタの素子破壊を防止することが可能になる。

また、特許文献２にも特許文献１と同様のドライバ回路が開示されている。

さらに、特許文献３には、差動信号を一対の差動信号線を介して出力する差動トランスミッタであって、一端が共通に接続された第１、第２トランジスタを含み、前記差動信号線を介して接続されるレシーバ側の終端抵抗を負荷として動作する入力差動対と、前記入力差動対に定電流を供給するテール電流源と、前記入力差動対と前記差動信号線の間に設けられ、前記第１、第２トランジスタの負荷インピーダンスを調節するインピーダンス調節部と、を備えることを特徴とする差動トランスミッタが開示されている。

特許第３７６４１５８号公報 特開２０１０−２８３４９９号公報 特開２００９−１７１４０３号公報

以下に関連技術の分析を与える。

特許文献１、２によれば、第１および第２カスコードトランジスタのゲートには、電源電圧を分圧したバイアスが与えられる。

ところで、ＨＤＭＩ（Ｈｉｇｈ Ｄｅｆｉｎｉｔｉｏｎ Ｍｕｌｔｉｍｅｄｉａ Ｉｎｔｅｒｆａｃｅ）等における差動信号を出力する出力回路では、出力回路がオープンドレインのＣＭＬ（Ｃｕｒｒｅｎｔ Ｍｏｄｅ Ｌｏｇｉｃ）回路として機能する回路が用いられる。この場合、特許文献１、２における電源が存在しないので、第１および第２カスコードトランジスタのゲートに、電源電圧を分圧したバイアスを与えることが困難となる。一方、特許文献３には、オープンドレインのＣＭＬ回路が開示されるものの、トランジスタにバイアスを適切に与える技術は、開示されていない。したがって、従来技術によれば、トランジスタにバイアスを適切に与えられず、より低い耐圧のトランジスタを用いて信頼性の高い回路を実現することが難しい。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態によれば、差動出力回路は、互いに逆相となる入力信号をそれぞれ受ける第１および第２のトランジスタを含む差動対と、第１および第２のトランジスタにそれぞれカスコード接続される、第１および第２のトランジスタと同一の導電型である第３および第４のトランジスタと、第３および第４のトランジスタのそれぞれのドレインに接続される第１および第２の出力端子と、第１および第２の出力端子のそれぞれの電位の中間電位を分圧して第３および第４のトランジスタのゲートに供給する分圧回路と、を備える。

他の実施の形態によれば、半導体装置は、互いに逆相となる入力信号をそれぞれ受ける第１および第２のトランジスタと、第１および第２のトランジスタのソースを共通に接続する電流源と、第１および第２のトランジスタにそれぞれカスコード接続される、第１および第２のトランジスタと同一の導電型である第３および第４のトランジスタと、第３および第４のトランジスタのそれぞれのドレインに接続される第１および第２の出力端子と、第１〜第４のトランジスタを形成する拡散領域の下部に配され、第１および第２の出力端子のそれぞれの電位の中間電位が供給される、第１〜第４のトランジスタと同一の導電型の分離用ウェルと、を備える。

さらに他の実施の形態によれば、差動出力回路は、２つの出力端子と、２つの出力端子を駆動する、オープンドレインのＣＭＬ回路と、２つの出力端子のそれぞれの電位の中間電位を一端に受け、複数の縦積のトランジスタを含んで構成される受信検知回路と、２つの出力端子のそれぞれの電位の中間電位を分圧して出力する分圧回路と、を備え、複数の縦積のトランジスタの内、接地側のトランジスタは、受信検知を行うか否かを制御する検知許可信号をゲートに受けると共にソースから受信検知信号を出力し、他のトランジスタは、分圧回路の出力電圧をゲートに受ける。

別の実施の形態によれば、差動出力回路は、２つの出力端子と、２つの出力端子を駆動する、オープンドレインのＣＭＬ回路と、２つの出力端子のそれぞれと接地間に接続され、複数の縦積のトランジスタを含んで構成される２つの静電保護回路と、２つの出力端子のそれぞれの電位の中間電位を分圧して出力する分圧回路と、を備え、複数の縦積のトランジスタの内、接地側のトランジスタは、ゲートを接地し、他のトランジスタは、分圧回路の出力電圧を分圧した電位をゲートに受ける。

さらに別の実施の形態によれば、差動出力回路は、２つの出力端子と、２つの出力端子を駆動する、オープンドレインのＣＭＬ回路と、２つの出力端子間に接続され、終端抵抗およびスイッチ素子の直列回路で構成される終端回路と、２つの出力端子のそれぞれの電位の中間電位を電源とする複数の縦積のトランジスタを含み、複数の縦積のトランジスタの内、接地側のトランジスタは、スイッチ素子の開閉の制御信号をゲートに受け、他のトランジスタは、２つの出力端子のそれぞれの電位の中間電位を分圧した電位をゲートに受け、他のトランジスタの内、接地側から最も遠い側のトランジスタのドレイン電圧に基づいてスイッチ素子の開閉を制御する制御回路と、を備える。

またさらに別の実施の形態によれば、互いに逆相となる入力信号をそれぞれ受ける第１および第２のトランジスタを含む差動対と、第１および第２のトランジスタにそれぞれカスコード接続される、第１および第２のトランジスタと同一の導電型である第３および第４のトランジスタと、差動対における電流源を構成する、第１および第２のトランジスタと同一の導電型である第５のトランジスタと、第３および第４のトランジスタのそれぞれのドレインに接続される第１および第２の出力端子と、第１〜第５のトランジスタのそれぞれのゲート・ドレイン間を導通可能に接続される第１〜第５の導通素子と、２つの入力信号をそれぞれ第１および第２のトランジスタのそれぞれのゲートに供給する２つのバッファ回路と、第１の電源電圧を降圧して第２の電源電圧として２つのバッファ回路に供給する電源供給回路と、を備え、第１〜第５の導通素子は、少なくとも第１の電源電圧が供給されない場合において導通状態とされる。

一実施の形態によれば、トランジスタのバイアスを適切に与えることで、より低い耐圧のトランジスタを用いて信頼性の高い回路を実現することができる。

第１の実施形態に係る差動出力回路の回路図である。 第１の実施形態に係る半導体装置の構成を模式的に示す断面図である。 第１の実施形態に係る差動出力回路の変形例１の回路図である。 変形例１に係る半導体装置の構成を模式的に示す断面図である。 第１の実施形態に係る差動出力回路の変形例２の回路図である。 第１の実施形態に係る差動出力回路の変形例３の回路図である。 第１の実施形態に係る差動出力回路の変形例４の回路図である。 切替回路の回路の例と動作を示す図である。 第１の実施形態に係る差動出力回路の変形例５の回路図である。 第１の実施形態に係る差動出力回路の変形例６の回路図である。 第２の実施形態に係る差動出力回路の回路図である。 第３の実施形態に係る差動出力回路の回路図である。 静電保護回路の回路図の例を示す図である。 差動出力回路が用いられる伝送システムの構成を示す図である。 第４の実施形態に係る差動終端回路の回路図である。 第４の実施形態に係る差動終端回路の具体例を示す回路図である。 ＮＭＯＳトランジスタＭＮ６１の各部の電位の変化を示す図である。 第４の実施形態に係る差動終端回路の変形例１を示す回路図である。 第４の実施形態に係る差動終端回路の変形例２を示す回路図である。 第４の実施形態に係る差動終端回路の変形例３を示す回路図である。 第４の実施形態に係る差動終端回路の変形例４を示す回路図である。 第４の実施形態に係る差動終端回路の変形例５を示す回路図である。 第５の実施形態に係る差動出力回路の回路図である。 第５の実施形態に係る差動出力回路の変形例の回路図である。

以下、実施するための形態について、概説する。なお、以下の概説に付記した図面参照符号は、専ら理解を助けるための例示であり、図示の態様に限定することを意図するものではない。

一つの好ましい形態に係る差動出力回路は、互いに逆相となる入力信号（図１のＩＮ、ＩＮＢ）をそれぞれ受ける第１および第２のトランジスタ（図１のＭＮ１、ＭＮ２）を含む差動対と、第１および第２のトランジスタにそれぞれカスコード接続される、第１および第２のトランジスタと同一の導電型である第３および第４のトランジスタ（図１のＭＮ３、ＭＮ４）と、第３および第４のトランジスタのそれぞれのドレインに接続される第１および第２の出力端子（図１のＯＵＴＢ、ＯＵＴ）と、第１および第２の出力端子のそれぞれの電位の中間電位を分圧して第３および第４のトランジスタのゲートに供給する分圧回路（図１の１０）と、を備える。

以上のような差動出力回路によれば、第１および第２の出力端子のそれぞれの電位の中間電位を分圧して第３および第４のトランジスタのゲートにバイアスとして与える。したがって、トランジスタに適切なバイアスを与えることができ、より低い耐圧のトランジスタを用いて信頼性の高い回路を実現することができる。

差動出力回路において、分圧回路は、第１および第２の出力端子のいずれかの電位が所定の範囲にある場合に分圧比を変更するように構成されるようにしてもよい（図６の１０ａ）。

差動出力回路において、２つの入力信号をそれぞれ第１および第２のトランジスタのそれぞれのゲートに供給する２つのバッファ回路（図１のＢＵＦ１、ＢＵＦ２）と、第１の電源電圧を降圧して第２の電源電圧として２つのバッファ回路に供給する電源供給回路（図１のＲＧ２）と、をさらに備えるようにしてもよい。

差動出力回路において、分圧回路は、第２の電源電圧が所定の範囲にある場合に分圧比を変更するように構成されるようにしてもよい（図７の１０ｂ）。

差動出力回路において、差動対を構成する電流源（図７のＭＮ５）は、第１の電源電圧が所定の範囲にある場合に活性化されるようにしてもよい。

差動出力回路において、電流源は、第２の電源電圧が電源供給回路から出力されない場合に非活性化されるようにしてもよい。

差動出力回路において、２つのバッファ回路は、第１および第２のトランジスタのそれぞれのゲートとそれぞれＡＣ結合すること（図９のＣ１、Ｃ２による）で第１および第２のトランジスタのそれぞれのゲートに第２の電源電圧分オフセットされた入力信号を与えるようにしてもよい。

他の好ましい形態に係る半導体装置は、互いに逆相となる入力信号をそれぞれ受ける第１および第２のトランジスタと、第１および第２のトランジスタのソースを共通に接続する電流源と、第１および第２のトランジスタにそれぞれカスコード接続される、第１および第２のトランジスタと同一の導電型である第３および第４のトランジスタと、第３および第４のトランジスタのそれぞれのドレインに接続される第１および第２の出力端子と、第１〜第４のトランジスタを形成する拡散領域の下部に配され、第１および第２の出力端子のそれぞれの電位の中間電位が供給される、第１〜第４のトランジスタと同一の導電型の分離用ウェル（図１、２のＤＮＷ１）と、を備える。

以上のような半導体装置によれば、第１および第２の出力端子のそれぞれの電位の中間電位を分圧して分離用ウェルにバイアスとして与える。したがって、トランジスタに適切なバイアスを与えることができ、より低い耐圧のトランジスタを用いて信頼性の高い回路を実現することができる。

半導体装置において、分離用ウェルは、第１および第２のトランジスタを形成する第１のウェル（図４のＰＷ３）と第３および第４のトランジスタを形成する第２のウェル（図４のＰＷ４）とを分離する構造を有するようにしてもよい。

半導体装置において、第１および第２のウェル間に接続される第１の抵抗素子（図４のＲ１０）をさらに含むようにしてもよい。

半導体装置において、第２のウェルと第３および第４のトランジスタのそれぞれのソースとの間に接続される第２および第３の抵抗素子（図４のＲ１１、Ｒ１２）をさらに含むようにしてもよい。

半導体装置において、中間電位を分圧して第３および第４のトランジスタのゲートに供給する分圧回路をさらに備えるようにしてもよい。

さらに他の好ましい形態に係る差動出力回路は、２つの出力端子（図１１のＯＵＴ、ＯＵＴＢ）と、２つの出力端子を駆動する、オープンドレインのＣＭＬ回路（図１１の２０）と、２つの出力端子のそれぞれの電位の中間電位を一端に受け、複数の縦積のトランジスタを含んで構成される受信検知回路（図１１の２１）と、２つの出力端子のそれぞれの電位の中間電位を分圧して出力する分圧回路（図１１の１０ｄ）と、を備え、複数の縦積のトランジスタの内、接地側のトランジスタ（図１１のＭＮ８）は、受信検知を行うか否かを制御する検知許可信号をゲートに受けると共にソースから受信検知信号を出力し、他のトランジスタ（図１１のＭＮ７）は、分圧回路の出力電圧をゲートに受ける。

以上のような差動出力回路によれば、２つの出力端子のそれぞれの電位の中間電位を分圧して、受信検知回路を構成する複数の縦積のトランジスタ中の接地側のトランジスタ以外のトランジスタのゲートに与える。したがって、トランジスタに適切なバイアスを与えることができ、より低い耐圧のトランジスタを用いて信頼性の高い回路を実現することができる。

差動出力回路において、分圧回路は、２つの出力端子のいずれかの電位が所定の範囲にある場合に分圧比を変更するように構成されてもよい。

別の好ましい形態に係る差動出力回路は、２つの出力端子（図１２のＯＵＴ、ＯＵＴＢ）と、２つの出力端子を駆動する、オープンドレインのＣＭＬ回路（図１２の２０）と、２つの出力端子のそれぞれと接地間に接続され、複数の縦積のトランジスタを含んで構成される２つの静電保護回路（図１２の２２ａ、２２ｂ）と、２つの出力端子のそれぞれの電位の中間電位を分圧して出力する分圧回路（図１２の１０ｄ）と、を備え、複数の縦積のトランジスタの内、接地側のトランジスタ（図１３のＭＮ２２）は、ゲートを接地し、他のトランジスタ（図１３のＭＮ２３）は、分圧回路の出力電圧を分圧した電位をゲートに受ける。

以上のような差動出力回路によれば、２つの出力端子のそれぞれの電位の中間電位を分圧して、静電保護回路を構成する複数の縦積のトランジスタ中の接地側のトランジスタ以外のトランジスタのゲートに与える。したがって、トランジスタに適切なバイアスを与えることができ、より低い耐圧のトランジスタを用いて信頼性の高い回路を実現することができる。

差動出力回路において、静電保護回路は、出力端子と接地間に接続されるサイリスタ（図１３のＱ２１、Ｑ２２）を含み、縦積のトランジスタの内、接地側から最も遠い側のトランジスタのドレイン電圧に基づいてサイリスタの開閉が制御されるようにしてもよい。

差動出力回路において、分圧回路は、２つの出力端子のいずれかの電位が所定の範囲にある場合に分圧比を変更するように構成されるようにしてもよい。

さらに別の好ましい形態に係る差動出力回路は、２つの出力端子（図１５のＯＵＴ、ＯＵＴＢ）と、２つの出力端子を駆動する、オープンドレインのＣＭＬ回路と、２つの出力端子間に接続され、終端抵抗（図１５のＲ６１、Ｒ６２）およびスイッチ素子（図１５のＭＰ６１）の直列回路で構成される終端回路（図１５の６０）と、２つの出力端子のそれぞれの電位の中間電位を電源とする複数の縦積のトランジスタを含み、複数の縦積のトランジスタの内、接地側のトランジスタ（図１５のＭＮ６１）は、スイッチ素子の開閉の制御信号をゲートに受け、他のトランジスタ（図１５のＭＮ６２）は、２つの出力端子のそれぞれの電位の中間電位を分圧した電位をゲートに受け、他のトランジスタの内、接地側から最も遠い側のトランジスタのドレイン電圧に基づいてスイッチ素子の開閉を制御する制御回路（図１５の６１）と、を備える。

以上のような差動出力回路によれば、２つの出力端子のそれぞれの電位の中間電位を分圧して、制御回路を構成する複数の縦積のトランジスタ中の接地側のトランジスタ以外のトランジスタのゲートに与える。したがって、トランジスタに適切なバイアスを与えることができ、より低い耐圧のトランジスタを用いて信頼性の高い回路を実現することができる。

差動出力回路において、制御回路は、中間電位を取り出して出力する電源供給回路（図１５の６２）と、一端を電源供給回路の出力に接続し、他端をスイッチ素子の制御端に接続する負荷回路（図１５の６４）と、負荷回路の一端または他端の電位を分圧して出力する分圧回路（図１５の６３）と、を備え、複数の縦積のトランジスタは、一端を負荷回路の他端に接続し、他端を接地し、他のトランジスタは、ゲートに分圧回路の出力信号を受けるようにしてもよい。

差動出力回路において、複数の縦積のトランジスタの一端と負荷回路の他端との間に電位差を発生する電位緩和回路（図１５の６５）をさらに備えるようにしてもよい。

差動出力回路において、スイッチ素子は、バックゲートに中間電位が与えられるＭＯＳトランジスタで構成されるようにしてもよい。

またさらに別の好ましい形態に係る差動出力回路は、互いに逆相となる入力信号をそれぞれ受ける第１および第２のトランジスタ（図２３のＭＮ１、ＭＮ２）を含む差動対と、第１および第２のトランジスタにそれぞれカスコード接続される、第１および第２のトランジスタと同一の導電型である第３および第４のトランジスタ（図２３のＭＮ３、ＭＮ４）と、差動対における電流源を構成する、第１および第２のトランジスタと同一の導電型である第５のトランジスタ（図２３のＭＮ５）と、第３および第４のトランジスタのそれぞれのドレインに接続される第１および第２の出力端子（図２３のＯＵＴＢ、ＯＵＴ）と、第１〜第５のトランジスタのそれぞれのゲート・ドレイン間を導通可能に接続される第１〜第５の導通素子（ＭＰ７２、ＭＰ７１、ＭＮ７２、ＭＮ７１、ＭＰ７３）と、２つの入力信号をそれぞれ第１および第２のトランジスタのそれぞれのゲートに供給する２つのバッファ回路（図２３のＢＵＦ１、ＢＵＦ２）と、第１の電源電圧（図２３のＶＤＤＭ）を降圧して第２の電源電圧（図２３のＶＤＤＬ）として２つのバッファ回路に供給する電源供給回路（図２３のＲＧ２）と、を備え、第１〜第５の導通素子は、少なくとも第１の電源電圧が供給されない場合において導通状態とされる。

差動出力回路において、２つの出力端子のそれぞれの電位の中間電位を電源とする複数の縦積のトランジスタを含み、複数の縦積のトランジスタの内、接地側のトランジスタは、第１の電源電圧をゲートに受け、他のトランジスタは、２つの出力端子のそれぞれの電位の中間電位を分圧した電位をゲートに受け、他のトランジスタの内、接地側から最も遠い側のトランジスタのドレイン電圧に基づいて第１および第２の導通素子の導通状態を制御する制御回路（図２３の６１）をさらに備えるようにしてもよい。

差動出力回路において、第３および第４のトランジスタのそれぞれのゲートと第１の電源電圧との間に接続される第１および第２の抵抗素子（図２３のＲ７２、Ｒ７１）を備え、第１〜第５の導通素子は、第１の電源電圧が供給されない場合にオンとされるＭＯＳトランジスタでそれぞれ構成されるようにしてもよい。

差動出力回路において、第３および第４のトランジスタのそれぞれのゲートと第１の電源電圧との間に接続される第１および第２の抵抗素子（図２４のＲ７２、Ｒ７１）を備え、第３および第４の導通素子は、第１の電源電圧が供給されない場合にオンとされるＭＯＳトランジスタ（図２４のＭＮ７２、ＭＮ７１）でそれぞれ構成され、第１、第２、第５の導通素子は、それぞれ抵抗素子（図２４のＲ７４、Ｒ７３、Ｒ７５）で構成されるようにしてもよい。

以下、より具体的な実施の形態に即し、図面を参照して詳しく説明する。

［実施形態１］
図１は、第１の実施形態に係る差動出力回路の回路図である。図１において、差動出力回路は、レギュレータＲＧ１、ＲＧ２、バッファ回路ＢＵＦ１、ＢＵＦ２、出力端子ＯＵＴ、ＯＵＴＢ、電流源Ｉ１、ＮＭＯＳトランジスタＭＮ１〜ＭＮ６、抵抗素子Ｒ１〜Ｒ４を備える。

レギュレータＲＧ１は、電源ＶＤＤＨの電圧（例えば３．３または２．５Ｖ）を降圧して電源ＶＤＤＭ（例えば１．８Ｖ）を出力する。レギュレータＲＧ２は、電源ＶＤＤＭの電圧を降圧して電源ＶＤＤＬ（例えば１．０Ｖ）を出力する。

バッファ回路ＢＵＦ１、ＢＵＦ２は、電源ＶＤＤＬで動作し、それぞれ入力信号ＩＮ、ＩＮＢをバッファリングしてそれぞれＮＭＯＳトランジスタＭＮ１、ＭＮ２のゲートに供給する。ここで、入力信号ＩＮ、ＩＮＢは、互いに逆相となる入力信号である。

ＮＭＯＳトランジスタＭＮ５、ＭＮ６は、カレントミラーを構成し、ＮＭＯＳトランジスタＭＮ６のドレインに供給される電流源Ｉ１の電流と同じ値の電流が、電流源となるＮＭＯＳトランジスタＭＮ５に流れる。

ＮＭＯＳトランジスタＭＮ１、ＭＮ２は、ソースを共通にＮＭＯＳトランジスタＭＮ５のドレインに接続して、差動対を構成する。

ＮＭＯＳトランジスタＭＮ３、ＭＮ４は、それぞれＮＭＯＳトランジスタＭＮ１、ＭＮ２とカスケード接続され、それぞれのドレインを出力端子ＯＵＴＢ、ＯＵＴに接続する。

抵抗素子Ｒ１、Ｒ２の直列回路が出力端子ＯＵＴＢ、ＯＵＴ間に接続される。抵抗素子Ｒ１、Ｒ２の直列回路の中点のノードＮ１は、一端が接地された抵抗素子Ｒ３、Ｒ４の直列回路の他端に接続される。ここで、抵抗素子Ｒ３、Ｒ４は、分圧回路１０を構成する。

抵抗素子Ｒ３、Ｒ４の直列回路の中点のノードＮ２は、ＮＭＯＳトランジスタＭＮ３、ＭＮ４のゲートに接続される。

ＮＭＯＳトランジスタＭＮ１〜ＭＮ４のバックゲートは、共通にＮＭＯＳトランジスタＭＮ１、ＭＮ２のソースに接続される。

ＮＭＯＳトランジスタＭＮ１〜ＭＮ４のバックゲートの下部に配されるＮ型の分離用ウェル（ディープＮウェル）ＤＮＷ１は、ノードＮ１に接続される。

次に、以上のような差動出力回路が形成される半導体装置について説明する。図２は、第１の実施形態に係る半導体装置の構成を模式的に示す断面図である。図２において、半導体装置は、Ｐ型の基板Ｐ−ｓｕｂにＰ型ウェルＰＷ１およびＮ型の分離用ウェルＤＮＷ１を形成して備える。

ＮＭＯＳトランジスタＭＮ５のバックゲートとなるＰ型ウェルＰＷ１内には、ＮＭＯＳトランジスタＭＮ５のソースおよびドレインとなるそれぞれのＮ型拡散層が形成され、２つのＮ型拡散層の間のＰ型ウェルＰＷ１の上部にはＮＭＯＳトランジスタＭＮ５のゲート電極が備えられる。

分離用ウェルＤＮＷ１内には、ＮＭＯＳトランジスタＭＮ１〜ＭＮ４のそれぞれのバックゲートとなるＰ型ウェルＰＷ２が設けられる。Ｐ型ウェルＰＷ２内には、ＮＭＯＳトランジスタＭＮ１、ＭＮ２のそれぞれのソースとなるＮ型拡散層、ＮＭＯＳトランジスタＭＮ１、ＭＮ２のそれぞれのドレインおよびＮＭＯＳトランジスタＭＮ３、ＭＮ４のそれぞれのソースとなるＮ型拡散層、ＮＭＯＳトランジスタＭＮ３、ＭＮ４のそれぞれのドレインとなるＮ型拡散層が形成される。

ＮＭＯＳトランジスタＭＮ１（ＭＮ２）を構成する２つのＮ型拡散層の間のＰ型ウェルＰＷ２の上部にはＮＭＯＳトランジスタＭＮ１（ＭＮ２）のゲート電極が備えられる。ＮＭＯＳトランジスタＭＮ３（ＭＮ４）を構成する２つのＮ型拡散層の間のＰ型ウェルＰＷ２の上部にはＮＭＯＳトランジスタＭＮ３（ＭＮ４）のゲート電極が備えられる。

以上のような構成の差動出力回路において、ＨＤＭＩ（Ｈｉｇｈ Ｄｅｆｉｎｉｔｉｏｎ Ｍｕｌｔｉｍｅｄｉａ Ｉｎｔｅｒｆａｃｅ）等を例にとるならば、受信側からの電源供給によって、出力端子ＯＵＴＢ、ＯＵＴの電圧が２．７〜３．３Ｖとなる。また、ノードＮ１、Ｎ２のそれぞれの電位は、３．０５Ｖ、１．８Ｖ程度となる。したがって、ＮＭＯＳトランジスタＭＮ３、ＭＮ４のそれぞれのゲート・ドレイン間電圧は、０．９〜１．５Ｖとなり、ＮＭＯＳトランジスタＭＮ１、ＭＮ２のそれぞれのゲート・ドレイン間電圧、ソース・ゲート間電圧は、０．９Ｖ以下となる。

一方、受信側との間の配線が抜かれたり、受信側の電源が落ちて受信側からの電源供給が断たれたりした場合には、出力端子ＯＵＴＢ、ＯＵＴ、ノードＮ１、Ｎ２の電圧は０Ｖとなる。したがって、ＮＭＯＳトランジスタＭＮ１、ＭＮ２のそれぞれのゲート・ドレイン間電圧、ソース・ゲート間電圧は、０．９Ｖ以下である。

他方、受信側からの電源供給がなされている状態で電源ＶＤＤＨが０Ｖになった場合、ノードＮ２の電位は、１．８Ｖ程度となる。また、電源ＶＤＤＭ、ＶＤＤＬも０Ｖであるので、ＮＭＯＳトランジスタＭＮ１、ＭＮ２、ＭＮ５は、オフ状態となる。したがって、ＮＭＯＳトランジスタＭＮ１〜ＭＮ５における各電極間の電圧は１．８Ｖ未満である。

以上のように、電源の状態の如何に係らずＮＭＯＳトランジスタＭＮ１〜ＭＮ５における各電極間の電圧は１．８Ｖ未満となる。したがって、１．８Ｖ未満の低電圧トランジスタを用いることができる。

また、図２を参照するならば、Ｐ型ウェルＰＷ２が、ＮＭＯＳトランジスタＭＮ１〜ＭＮ４に共通に配されるために、カスコード接続のための配線が不要である。したがって、配線等に伴う浮遊容量が少なく、高速化に対して有利となる。

［変形例１］
図３は、第１の実施形態に係る差動出力回路の変形例１の回路図である。図３において、図１と同一の符号は同一物を示し、その説明を省略する。ＮＭＯＳトランジスタＭＮ３、ＭＮ４は、バックゲートを共通とし、抵抗素子Ｒ１０を介してＮＭＯＳトランジスタＭＮ１、ＭＮ２のバックゲートに接続し、抵抗素子Ｒ１１、Ｒ１２をそれぞれ介してＮＭＯＳトランジスタＭＮ３、ＭＮ４のそれぞれのソースに接続する。

次に、以上のような変形例１の差動出力回路が形成される半導体装置について説明する。図４は、変形例１に係る半導体装置の構成を模式的に示す断面図である。図４において、図２と同一の符号は同一物を示し、その説明を省略する。図４に示す半導体装置は、図２のＮ型の分離用ウェルＤＮＷ１に替えてＮ型の分離用ウェルＤＮＷ２を備える。分離用ウェルＤＮＷ２内には、ＮＭＯＳトランジスタＭＮ１、ＭＮ２のそれぞれのバックゲートとなるＰ型ウェルＰＷ３と、ＮＭＯＳトランジスタＭＮ３、ＭＮ４のそれぞれのバックゲートとなるＰ型ウェルＰＷ４とが分離して設けられる。

Ｐ型ウェルＰＷ３内には、ＮＭＯＳトランジスタＭＮ１、ＭＮ２のそれぞれのソースとなるＮ型拡散層、ＮＭＯＳトランジスタＭＮ１、ＭＮ２のそれぞれのドレインとなるＮ型拡散層が形成される。Ｐ型ウェルＰＷ４内には、ＮＭＯＳトランジスタＭＮ３、ＭＮ４のそれぞれのソースとなるＮ型拡散層、ＮＭＯＳトランジスタＭＮ３、ＭＮ４のそれぞれのドレインとなるＮ型拡散層が形成される。

以上のような構成の差動出力回路において、ＮＭＯＳトランジスタＭＮ１〜ＭＮ５では、ゲート・ソース、ゲート・ドレイン、ゲート・バルク、ソース・ドレインの４端子間は、定常状態では１．８Ｖ以下であることが必要となる。一方、拡散層間の電位差は、３．３Ｖあっても問題はない。このため基板Ｐ−ｓｕｂと分離用ウェルＤＮＷ２間などには３．３Ｖの電位がかかる構成となっている。図４に示す構成では、Ｐ型ウェルＰＷ３、ＰＷ４を分離して設け、別々のバイアス電圧が与えられるような構成となっている。このようにウェルを分離して備えることで、出力端子ＯＵＴＢ、ＯＵＴに印加される静電気は分圧され、静電気放電（ＥＳＤ）耐性が向上する。

［変形例２］
図５は、第１の実施形態に係る差動出力回路の変形例２の回路図である。図５において、図１と同一の符号は同一物を示し、その説明を省略する。抵抗素子Ｒ１５は、一端を電源ＶＤＤＭに接続し、他端をＮＭＯＳトランジスタＭＮ３、ＭＮ４のゲートに接続する。ＰＭＯＳトランジスタＭＰ２は、ゲートを電源ＶＤＤＭに接続し、ソースをノードＮ２に接続し、ドレインおよびバックゲートをＮＭＯＳトランジスタＭＮ３、ＭＮ４のゲートに接続する。

以上のような構成の差動出力回路において、電源ＶＤＤＭが１．８Ｖである場合、ＮＭＯＳトランジスタＭＮ３、ＭＮ４のゲートのバイアスは、抵抗素子Ｒ１５を介して電源ＶＤＤＭから与えられる。一方、電源ＶＤＤＭが落ちた（０Ｖ）である場合、ＰＭＯＳトランジスタＭＰ２がオンし、ＮＭＯＳトランジスタＭＮ３、ＭＮ４のゲートのバイアスは、ノードＮ２から与えられる。

なお、抵抗素子Ｒ１５に替えて、図５（ｂ）に示すように、ドレインとゲートを電源ＶＤＤＭに接続し、ソースをＮＭＯＳトランジスタＭＮ３、ＭＮ４のゲートに接続するＮＭＯＳトランジスタＭＮ１０を備えるようにしてもよい。この場合、電源ＶＤＤＭが１．８Ｖである場合、ＮＭＯＳトランジスタＭＮ３、ＭＮ４のゲートのバイアスは、オンとなったＮＭＯＳトランジスタＭＮ１０を介して電源ＶＤＤＭから与えられる。一方、電源ＶＤＤＭが落ちた（０Ｖ）である場合、ＮＭＯＳトランジスタＭＮ１０は、オフとされる。

また、抵抗素子Ｒ１５に替えて、図５（ｃ）に示すように、ドレインを電源ＶＤＤＭに接続し、ソース、ゲートおよびバックゲートをＮＭＯＳトランジスタＭＮ３、ＭＮ４のゲートに接続するＰＭＯＳトランジスタＭＰ１０を備えるようにしてもよい。この場合、電源ＶＤＤＭが１．８Ｖである場合、ＮＭＯＳトランジスタＭＮ３、ＭＮ４のゲートのバイアスは、オンとなったＰＭＯＳトランジスタＭＰ１０を介して電源ＶＤＤＭから与えられる。一方、電源ＶＤＤＭが落ちた（０Ｖ）である場合、ＰＭＯＳトランジスタＭＰ１０は、オフとされる。

このようにＮＭＯＳトランジスタＭＮ３、ＭＮ４のゲートのバイアスは、ノードＮ２に固定されないように構成することもできる。

［変形例３］
図６は、第１の実施形態に係る差動出力回路の変形例３の回路図である。図６において、図１と同一の符号は同一物を示し、その説明を省略する。分圧回路１０ａは、図１に示す分圧回路１０に対し、ＰＭＯＳトランジスタＭＰ３、ＭＰ４、抵抗素子Ｒ５、Ｒ６をさらに備え、図１の抵抗素子Ｒ３に替えて直列接続された抵抗素子Ｒ３ａ、Ｒ３ｂを備える。

ＰＭＯＳトランジスタＭＰ３（ＭＰ４）は、ソースおよびバックゲートをノードＮ１に接続し、ゲートを抵抗素子Ｒ５（Ｒ６）を介して出力端子ＯＵＴ（ＯＵＴＢ）に接続し、ドレインを抵抗素子Ｒ３ａ、Ｒ３ｂの接続点に接続する。抵抗素子Ｒ５（Ｒ６）は、出力端子ＯＵＴ（ＯＵＴＢ）に外部から印加される可能性がある過大な電圧に対してＰＭＯＳトランジスタＭＰ３（ＭＰ４）のゲートを保護する役割を果す。

以上のような構成の差動出力回路において、受信側との間の接続ケーブルが不良のため出力端子ＯＵＴＢ、ＯＵＴの片側の接続先が断線している場合を想定する。受信側の電源が入っている場合であれば、出力端子ＯＵＴＢ、ＯＵＴの一方には最大３．３Ｖの電圧が発生し、他方は０Ｖまで落ちた状態となる。この場合、ノードＮ１の電位は、１．６５Ｖと大きく低下する。したがって、ＮＭＯＳトランジスタＭＮ３、ＭＮ４のゲートに供給するバイアス電圧（ノードＮ２の電位）が低下することとなる。これを防ぐため、ＰＭＯＳトランジスタＭＰ３、ＭＰ４は、それぞれ出力端子ＯＵＴＢ、ＯＵＴに係るどちらかの配線が断線していることを検知してオンとなってノードＮ２の電位を上げるように動作する。すなわち、ＰＭＯＳトランジスタＭＰ３、ＭＰ４の一方がオンして抵抗素子Ｒ３ｂにおける電圧降下分を０Ｖとすることで、バイアス電圧（ノードＮ２の電位）を上昇させる。これにより、片側が断線して出力端子ＯＵＴＢ、ＯＵＴの一方の電位が０Ｖ付近まで落ちた場合であっても、バイアス電圧を維持して、各トランジスタの耐圧を確保することが可能となる。

［変形例４］
図７は、第１の実施形態に係る差動出力回路の変形例４の回路図である。図７において、図６と同一の符号は同一物を示し、その説明を省略する。分圧回路１０ｂは、図６に示す分圧回路１０ａに対し、ＰＭＯＳトランジスタＭＰ５、抵抗素子Ｒ７をさらに備え、図６の抵抗素子Ｒ４に替えて直列接続された抵抗素子Ｒ４ａ、Ｒ４ｂを備える。また、ＮＭＯＳトランジスタＭＮ５のゲートとＮＭＯＳトランジスタＭＮ６のゲートとの間に切替回路１１を備える。

ＰＭＯＳトランジスタＭＰ５は、ソースおよびバックゲートを抵抗素子Ｒ４ａ、Ｒ４ｂの接続点に接続し、ゲートを抵抗素子Ｒ７を介して電源ＶＤＤＬに接続し、ドレインを接地する。抵抗素子Ｒ７は、電源ＶＤＤＬに生じる可能性の有る過大な電圧に対し、ＰＭＯＳトランジスタＭＰ５のゲートを保護する役割を果す。

切替回路１１は、電源ＶＤＤＭ、ＶＤＤＬの供給によって動作し、レギュレータイネーブル信号ＥＮのレベルに応じてＮＭＯＳトランジスタＭＮ５のゲートを、接地するか、またはＮＭＯＳトランジスタＭＮ６のゲートに接続するかを切り替えるスイッチ（ＳＷ１）の機能を有する。

次に、切替回路１１の詳細について説明する。図８（ａ）は、切替回路１１の回路の例を示す図である。切替回路１１は、ＮＭＯＳトランジスタＭＮ１１〜ＭＮ２１、ＰＭＯＳトランジスタＭＰ１１〜ＭＰ２０を備える。

ＮＭＯＳトランジスタＭＮ１３およびＰＭＯＳトランジスタＭＰ１１は、電源ＶＤＤＬで動作するＣＭＯＳインバータ回路を構成し、レギュレータイネーブル信号ＥＮを反転して、ＮＭＯＳトランジスタＭＮ１５およびＰＭＯＳトランジスタＭＰ１３のゲートに与える。

ＮＭＯＳトランジスタＭＮ１４およびＰＭＯＳトランジスタＭＰ１２は、電源ＶＤＤＬで動作するＣＭＯＳインバータ回路を構成し、レギュレータイネーブル信号ＥＮと同相の信号をＰＭＯＳトランジスタＭＰ１５、ＭＰ１７、ＭＰ１８のゲートに与える。

ＰＭＯＳトランジスタＭＰ１３は、ソースをＰＭＯＳトランジスタＭＰ１４を介して電源ＶＤＤＭに接続し、ドレインをＮＭＯＳトランジスタＭＮ１５のドレインおよびＰＭＯＳトランジスタＭＰ１８のゲートに接続する。ＮＭＯＳトランジスタＭＮ１５のソースは接地される。

ＰＭＯＳトランジスタＭＰ１５は、ソースをＰＭＯＳトランジスタＭＰ１６を介して電源ＶＤＤＭに接続し、ドレインをＮＭＯＳトランジスタＭＮ１６のドレインおよびＰＭＯＳトランジスタＭＰ１４のゲートに接続する。ＮＭＯＳトランジスタＭＮ１６のソースは接地される。

ＰＭＯＳトランジスタＭＰ１７は、ソースをＰＭＯＳトランジスタＭＰ１８を介して電源ＶＤＤＭに接続し、ドレインをＮＭＯＳトランジスタＭＮ１６のドレインに接続する。

ＮＭＯＳトランジスタＭＮ１９、ＭＮ１８、ＭＮ１７は、ゲートを共通に電源ＶＤＤＭに接続し、接地側からＮＭＯＳトランジスタＭＮ１６のゲートに向けて縦積みに接続される。

ＮＭＯＳトランジスタＭＮ２０およびＰＭＯＳトランジスタＭＰ１９は、電源ＶＤＤＭで動作するＣＭＯＳインバータ回路を構成し、ＮＭＯＳトランジスタＭＮ１６のドレインの信号を反転して信号ＰＤＢとしてＮＭＯＳトランジスタＭＮ１１のゲートに与える。

ＮＭＯＳトランジスタＭＮ２１およびＰＭＯＳトランジスタＭＰ２０は、電源ＶＤＤＭで動作するＣＭＯＳインバータ回路を構成し、信号ＰＤＢを反転して信号ＰＤとしてＮＭＯＳトランジスタＭＮ１２のゲートに与える。

ＮＭＯＳトランジスタＭＮ１１は、ＮＭＯＳトランジスタＭＮ６のドレインおよびゲートとＮＭＯＳトランジスタＭＮ５のゲートとの間に接続される。ＮＭＯＳトランジスタＭＮ１２は、ＮＭＯＳトランジスタＭＮ５のゲートと接地間に接続される。

このような構成の切替回路１１は、電源ＶＤＤＭ、ＶＤＤＬの電圧およびレギュレータイネーブル信号ＥＮのレベルに応じて図８（ｂ）に示すように動作する。すなわち、電源ＶＤＤＭ、ＶＤＤＬが通常に供給される場合（それぞれ、１．８Ｖ、１．０Ｖの場合）、レギュレータイネーブル信号ＥＮがＨレベルならば、信号ＰＤ＝“Ｌ”、信号ＰＤＢ＝“Ｈ”となる。したがって、ＮＭＯＳトランジスタＭＮ１１がオン、ＮＭＯＳトランジスタＭＮ１２がオフとなって、ＮＭＯＳトランジスタＭＮ５のゲートは、ＮＭＯＳトランジスタＭＮ６のドレインおよびゲートに接続される。すなわち、ＮＭＯＳトランジスタＭＮ５、ＭＮ６で構成されるカレントミラーが活性化される。

また、電源ＶＤＤＭ、ＶＤＤＬが通常に供給され、レギュレータイネーブル信号ＥＮがＬレベルである場合、あるいは、電源ＶＤＤＭが１．８Ｖ、電源ＶＤＤＬが０Ｖである場合、信号ＰＤ＝“Ｈ”、信号ＰＤＢ＝“Ｌ”となる。したがって、ＮＭＯＳトランジスタＭＮ１１がオフ、ＮＭＯＳトランジスタＭＮ１２がオンとなって、ＮＭＯＳトランジスタＭＮ５のゲートは、接地される。

さらに、電源ＶＤＤＭ、ＶＤＤＬが０Ｖである場合、信号ＰＤ＝“Ｌ”、信号ＰＤＢ＝“Ｌ”となる。したがって、ＮＭＯＳトランジスタＭＮ１１、ＭＮ１２共にオフとなる。

すなわち、差動対を構成する電流源となるＮＭＯＳトランジスタＭＮ５は、電源ＶＤＤＭ、ＶＤＤＬが通常状態にあって、レギュレータイネーブル信号ＥＮがＨレベルにある場合に活性化される。レギュレータイネーブル信号ＥＮがＬレベルにある場合、あるいは電源ＶＤＤＬが通常状態にない場合、ＮＭＯＳトランジスタＭＮ５は、オフ（非活性）状態となる。

以上のような差動出力回路において、レギュレータイネーブル信号ＥＮがＬレベルとなって電源ＶＤＤＬが０Ｖとなる場合、ＮＭＯＳトランジスタＭＮ１、ＭＮ２、ＭＮ５は、オフとなる。さらに、ＰＭＯＳトランジスタＭＰ５がオンとなって抵抗素子Ｒ４ａを短絡状態とし、ノードＮ２の電位を低下させる。したがって、ＮＭＯＳトランジスタＭＮ１〜ＭＮ５の耐圧が満たされることとなる。

［変形例５］
図９は、第１の実施形態に係る差動出力回路の変形例５の回路図である。図９において、図１と同一の符号は同一物を示し、その説明を省略する。図９に示す差動出力回路は、図１に対し、ＮＭＯＳトランジスタＭＮ１（ＭＮ２）のゲートとバッファ回路ＢＵＦ１（ＢＵＦ２）の出力との間に容量素子Ｃ１（Ｃ２）を備える。また、ＮＭＯＳトランジスタＭＮ１（ＭＮ２）のゲートと電源ＶＤＤＬとの間に抵抗素子Ｒ８（Ｒ９）を備える。

以上のような構成の差動出力回路によれば、ＮＭＯＳトランジスタＭＮ１（ＭＮ２）のゲートには、バッファ回路ＢＵＦ１（ＢＵＦ２）の出力信号が電源ＶＤＤＬの電圧分オフセットされて供給される。したがって、ＮＭＯＳトランジスタＭＮ１、ＭＮ２のゲートのバイアス電圧が上昇し、ＮＭＯＳトランジスタＭＮ１〜ＭＮ３における動作マージンと耐圧マージンとをより確保しやすくなる。

［変形例６］
図１０は、第１の実施形態に係る差動出力回路の変形例６の回路図である。図１０において、図９と同一の符号は同一物を示し、その説明を省略する。図１０に示す差動出力回路は、レギュレータＲＧ１を廃し、電源ＶＤＤＭが外部から直接与えられる。このような構成であっても、前述のように各トランジスタの耐圧を確保することが可能となる。

以上、各種変形例を示したが、これらは、機能が相反しない限りにおいて各種組み合わせても良いことは言うまでもない。

以上のような構成の差動出力回路において、ＮＭＯＳトランジスタＭＮ３、ＭＮ４のゲートには、分圧回路１０（１０ａ、１０ｂ）のノードＮ２が接続されてバイアスが与えられる。したがって、ＮＭＯＳトランジスタＭＮ３、ＭＮ４に適切なバイアスを与えることができ、より低い耐圧のトランジスタを用いて信頼性の高い回路を実現することができる。

［実施形態２］
次に、差動出力回路に用いられる受信検知回路について説明する。図１１は、第２の実施形態に係る差動出力回路の回路図である。図１１において、図６と同一の符号は同一物を示し、その説明を省略する。図１１に示す差動出力回路は、分圧回路１０ｄ、受信検知回路２１をさらに備える。ＣＭＬ回路２０は、第１の実施形態に係る差動出力回路と同様のオープンドレインのＣＭＬ（Ｃｕｒｒｅｎｔ Ｍｏｄｅ Ｌｏｇｉｃ）回路であることが好ましいが、ＣＭＬ回路２０内のトランジスタの耐圧が所望の条件を満たすならばこれらに限定されるものではない。

分圧回路１０ｄは、図６の分圧回路１０ａと同じ構成である。ただし、実施形態１で説明したようにＣＭＬ回路２０が分圧回路１０ａを含む場合、分圧回路１０ｄは、分圧回路１０ａと別に設けられる。なぜならば、分圧回路１０ａは、ＮＭＯＳトランジスタＭＮ３、ＭＮ４のバイアス専用に設けられ、ホットプラグ等によって受信側との間のケーブルが抜き挿しされた直後の過渡状態において、追従速度を上げるためにノードの負荷を小さくすることが必要である。したがって、ＮＭＯＳトランジスタＭＮ３、ＭＮ４のバイアス専用に分圧回路１０ａを設けることが好ましい。

受信検知回路２１は、インバータ回路ＩＮＶ１、ＩＮＶ２、２入力のＮＡＮＤ回路ＮＡＮＤ１、ＮＭＯＳトランジスタＭＮ７、ＭＮ８、抵抗素子Ｒ１３、Ｒ１４を備える。インバータ回路ＩＮＶ１、ＩＮＶ２、ＮＡＮＤ回路ＮＡＮＤ１には、電源ＶＤＤＬが与えられる。

ＮＭＯＳトランジスタＭＮ７は、ドレインを抵抗素子Ｒ１３を介してノードＮ１に接続し、ゲートをノードＮ２に接続し、ソースをＮＭＯＳトランジスタＭＮ８のドレインに接続する。

ＮＭＯＳトランジスタＭＮ８は、インバータ回路ＩＮＶ１によって論理反転される信号ＲＥＮをゲートに受け、ソースを抵抗素子Ｒ１４を介して接地する。ここで信号ＲＥＮは、Ｌレベルである場合に、出力端子ＯＵＴ、ＯＵＴＢに外部から電源が供給されているか否かを検知することを許可する受信検知許可信号である。

ＮＡＮＤ回路ＮＡＮＤ１は、一方の入力端をインバータ回路ＩＮＶ１の出力端に接続し、他方の入力端をＮＭＯＳトランジスタＭＮ８のソースに接続し、出力端からインバータ回路ＩＮＶ２を介して信号ＲＤＴを出力する。

このような構成において、信号ＲＥＮがＨレベルである場合、ＮＭＯＳトランジスタＭＮ８のゲートがＬレベルとなってＮＭＯＳトランジスタＭＮ８がオフ状態となる。したがって、ＮＡＮＤ回路ＮＡＮＤ１の２入力はＬレベルとなって、信号ＲＤＴはＬレベルとなる。

また、信号ＲＥＮがＬレベルである場合、ＮＭＯＳトランジスタＭＮ８のゲートがＨレベルとなってＮＭＯＳトランジスタＭＮ８がオン状態となる。この状態において出力端子ＯＵＴ、ＯＵＴＢに外部から電源が供給される場合には、ノードＮ２の電位が上昇してＮＭＯＳトランジスタＭＮ７がオンし、抵抗素子Ｒ１４に電流が流れてＮＭＯＳトランジスタＭＮ８のソースはＨレベルとなる。したがって、信号ＲＤＴはＨレベルとなる。すなわち、受信検知回路２１は、信号ＲＤＴ＝“Ｈ”として受信可能状態を出力する。

一方、ＮＭＯＳトランジスタＭＮ８がオン状態であって出力端子ＯＵＴ、ＯＵＴＢに外部から電源が供給されない場合には、ＮＭＯＳトランジスタＭＮ７がオフし、抵抗素子Ｒ１１に電流が流れずにＮＭＯＳトランジスタＭＮ８のソースはＬレベルとなる。したがって、信号ＲＤＴはＬレベルとなる。すなわち、受信検知回路２１は、信号ＲＤＴ＝“Ｌ”として受信不可状態を出力する。

以上のような構成の受信検知回路２１において、ＮＭＯＳトランジスタＭＮ７、ＭＮ８は、縦積とされ、ＮＭＯＳトランジスタＭＮ７のゲートには、分圧回路１０ｄのノードＮ２が接続されてバイアスが与えられる。したがって、ＮＭＯＳトランジスタＭＮ７に適切なバイアスを与えることができ、より低い耐圧のトランジスタを用いて信頼性の高い回路を実現することができる。

［実施形態３］
次に、差動出力回路に用いられる静電保護回路について説明する。図１２は、第３の実施形態に係る差動出力回路の回路図である。図１２において、図１１と同一の符号は、同一物を示し、その説明を省略する。図１２に示す差動出力回路は、静電保護回路２２ａ、２２ｂをさらに備える。静電保護回路２２ａ、２２ｂは、アノードＡをそれぞれ出力端子ＯＵＴ、ＯＵＴＢに接続し、カソードＫを接地し、トリガゲートＴＧをノードＮ２に接続する。

次に静電保護回路２２ａ、２２ｂの詳細について説明する。図１３は、静電保護回路２２ａ、２２ｂの回路図の例を示す図である。

図１３（ａ）において、静電保護回路は、ＮＭＯＳトランジスタＭＮ２２、ＭＮ２３を備える。ＮＭＯＳトランジスタＭＮ２３は、ドレインをアノードＡに接続し、ゲートをトリガゲートＴＧに接続し、ソースをＮＭＯＳトランジスタＭＮ２２を介してカソードＫに接続する。ＮＭＯＳトランジスタＭＮ２２は、ドレインをＮＭＯＳトランジスタＭＮ２１のソースに接続し、ゲートおよびソースをカソードＫに接続する。

図１３（ａ）の静電保護回路において、トリガゲートＴＧにＮＭＯＳトランジスタＭＮ２２のブレークダウン電圧以上の電圧が印加された場合、ＮＭＯＳトランジスタＭＮ２２、ＭＮ２３が導通する。すなわち、アノードＡ、カソードＫ間が導通し、静電保護回路として機能する。

図１３（ｂ）において、図１３（ａ）と同一の符号は、同一物を示し、その説明を省略する。図１３（ｂ）の静電保護回路は、図１３（ａ）に対して、さらにダイオードＤ２１、Ｄ２２、ＰＮＰトランジスタＱ２１、ＮＰＮトランジスタＱ２２を備える。ＰＮＰトランジスタＱ２１は、エミッタをアノードＡに接続し、ベースをＮＭＯＳトランジスタＭＮ２３のドレインおよびＮＰＮトランジスタＱ２２のコレクタに接続し、コレクタをＮＰＮトランジスタＱ２２のベースに接続する。ＮＰＮトランジスタＱ２２は、エミッタをカソードＫに接続する。ダイオードＤ２１は、トリガゲートＴＧ、カソードＫ間に逆方向に接続され、ダイオードＤ２２は、アノードＡ、カソードＫ間に逆方向に接続される。

図１３（ｂ）の静電保護回路において、ＰＮＰトランジスタＱ２１とＮＰＮトランジスタＱ２２とは、サイリスタ（ＳＣＲ）を構成する。トリガゲートＴＧにＮＭＯＳトランジスタＭＮ２２のブレークダウン電圧以上の電圧が印加された場合、トリガ素子として機能するＮＭＯＳトランジスタＭＮ２２、ＭＮ２３が導通する。これによってＰＮＰトランジスタＱ２１がオンし、ＮＰＮトランジスタＱ２２がオンとなる。すなわち、アノードＡ、カソードＫ間が導通し、静電保護回路として機能する。

図１３において、ＮＭＯＳトランジスタＭＮ２２、ＭＮ２３は、縦積とされ、ＮＭＯＳトランジスタＭＮ２３のゲートには、分圧回路１０ｄのノードＮ２が接続されてバイアスが与えられる。したがって、ＮＭＯＳトランジスタＭＮ２３に適切なバイアスを与えることができ、より低い耐圧のトランジスタを用いて信頼性の高い回路を実現することができる。

［実施形態４］
次に、差動出力回路に用いられる終端回路について説明する。図１４は、差動出力回路が用いられる伝送システムの構成を示す図である。図１４において、伝送システムは、送信部５０、差動伝送路５３、受信部５４を備える。送信部５０は、差動出力回路５１、差動終端回路５２を備える。受信部５４は、抵抗素子Ｒ５１、Ｒ５２、差動受信回路５５を備える。ここで差動出力回路５１は、上述の実施形態１〜３で説明したような差動出力回路である。

差動出力回路５１は、差動伝送路５３を介して差動受信回路５５に接続される。また、差動出力回路５１の互いに逆相となる信号を出力する２つの出力端は、差動終端回路５２によって終端される。差動受信回路５５の互いに逆相となる２つの入力端は、それぞれ抵抗素子Ｒ５１、Ｒ５２を介して受信側のＲｘ電源（例えば３．３Ｖ）に接続される。

差動出力回路５１から出力される差動信号は、差動伝送路５３を介して差動受信回路５５において受信される。差動出力回路５１の出力端には、Ｒｘ電源から抵抗素子Ｒ５１、Ｒ５２を介して電源が供給される。

次に、差動終端回路５２について説明する。図１５は、第４の実施形態に係る差動終端回路の回路図である。図１５において、差動終端回路は、終端回路６０と制御回路６１を備える。

終端回路６０は、抵抗素子Ｒ６１、ＰＭＯＳトランジスタＭＰ６１、抵抗素子Ｒ６２の直列回路で構成され、出力端子ＯＵＴ、ＯＵＴＢ間に接続される。

制御回路６１は、電圧供給回路６２、分圧回路６３、負荷回路６４、電位緩和回路６５、ＮＭＯＳトランジスタＭＮ６１、ＭＮ６２を備える。

電圧供給回路６２は、出力端子ＯＵＴ、ＯＵＴＢ間に接続され、出力端子ＯＵＴ、ＯＵＴＢのそれぞれの電位の中間の電位をＰＭＯＳトランジスタＭＰ６１のバックゲートと分圧回路６３および負荷回路６４の一端とに与える。

分圧回路６３は、出力端子ＯＵＴ、ＯＵＴＢのそれぞれの電位の中間の電位を分圧してＮＭＯＳトランジスタＭＮ６２のゲートに与える。

負荷回路６４は、他端をＰＭＯＳトランジスタＭＰ６１のゲートと電位緩和回路６５の一端とに接続する。

電位緩和回路６５は、他端をＮＭＯＳトランジスタＭＮ６２のドレインに接続し、ＮＭＯＳトランジスタＭＮ６２は、ソースをＮＭＯＳトランジスタＭＮ６１のドレインに接続する。

ＮＭＯＳトランジスタＭＮ６１は、ソースを接地し、終端回路６０を活性化するか否かを表す信号ＣＮＴをゲートに受ける。

次に、差動終端回路５２の具体例について説明する。図１６は、差動終端回路５２の具体例を示す回路図である。ここで、抵抗素子Ｒ６１、Ｒ６２の抵抗値は１６０Ωであり、電圧供給回路６２は、抵抗値が１０ｋΩの２つの抵抗素子の直列接続で構成され、分圧回路６３は、抵抗値が２５０ｋΩと３６０ｋΩの２つの抵抗素子の直列接続で構成され、負荷回路６４は、抵抗値が５ｋΩの抵抗素子で構成され、電位緩和回路６５は、抵抗値が５ｋΩの抵抗素子で構成される。

このような構成の差動終端回路において、出力端子ＯＵＴ、ＯＵＴＢのそれぞれの電位を例えば３．３Ｖ、２．８Ｖとする。ここで信号ＣＮＴが０Ｖから１．８Ｖに変化した場合におけるＮＭＯＳトランジスタＭＮ６１の各部の電位の変化を図１７に示す。

信号ＣＮＴが０Ｖである場合、ＮＭＯＳトランジスタＭＮ６１、ＭＮ６２がオフとされ、電圧供給回路６２は、出力端子ＯＵＴ、ＯＵＴＢのそれぞれの電位の中間の電位３．０５ＶをＰＭＯＳトランジスタＭＰ６１のゲートに与える。ＰＭＯＳトランジスタＭＰ６１は、両端の電位が３．３Ｖ、２．８Ｖであるので、オフとなり、終端回路６０としては非活性とされ開放状態（終端されない状態）となる。

この場合、ＰＭＯＳトランジスタＭＰ６１において、ゲート、バックゲート、ソース、ドレインの各電圧は、３．０５Ｖ、３．０５Ｖ、３．３Ｖ、２．８Ｖとなり、ＰＭＯＳトランジスタＭＰ６１のゲート酸化膜にかかる電位差を許容内（２Ｖ程度以下）とすることができる。

一方、信号ＣＮＴが１．８Ｖである場合、ＮＭＯＳトランジスタＭＮ６１、ＭＮ６２がオンとなって、ＰＭＯＳトランジスタＭＰ６１のゲート電位が低下する。したがって、ＰＭＯＳトランジスタＭＰ６１は、オンとなり、終端回路６０としては短絡状態（終端されている状態）となる。すなわち、終端回路６０が活性化され、出力端子ＯＵＴ、ＯＵＴＢ間は、１６０Ω＋１６０Ω＋ＰＭＯＳトランジスタＭＰ６１のオン抵抗（数Ω）で終端される。

この場合、ＰＭＯＳトランジスタＭＰ６１において、ゲート、バックゲート、ソース、ドレインの各電圧は、２．０９Ｖ、２．５６Ｖ、３．３Ｖ、２．８Ｖとなり、ＰＭＯＳトランジスタＭＰ６１のゲート・バックゲート間、ゲート・ドレイン間、ドレイン・ソース間の各電圧は、０．４７Ｖ、０．９５７Ｖ、０．９６５Ｖとなり、電位差を許容内（２Ｖ程度以下）とすることができる。

このように動作する差動終端回路において、ＮＭＯＳトランジスタＭＮ６１、ＭＮ６２は、縦積の構成とされ、ＮＭＯＳトランジスタＭＮ６２のゲートには、２つの出力端子ＯＵＴ、ＯＵＴＢのそれぞれの電位の中間電位を分圧回路６３によって分圧して得たバイアスが与えられる。したがって、ＮＭＯＳトランジスタＭＮ６２に適切なバイアスを与えることができ、より低い耐圧のトランジスタを用いて信頼性の高い回路を実現することができる。

次に、差動終端回路５２の変形例について説明する。

ＮＭＯＳトランジスタＭＮ６２に適切なバイアスを与えることができれば、図１８の制御回路６１ａに示すように、電位緩和回路６５を省いて短絡状態としてもよい。

また、図１９の制御回路６１ｂに示すように、ＰＭＯＳトランジスタＭＰ６１のバックゲートに中間電位を与えるＢＧ電圧供給回路６６を電圧供給回路６２から分離して設けるようにしてもよい。この場合、ＢＧ電圧供給回路６６は、電圧供給回路６２と同様の構成を有する。

さらに、図２０の制御回路６１ｃに示すように、図１９に対し、電位緩和回路６５を負荷回路６４とＮＭＯＳトランジスタＭＮ６２との間に挿入してもよい。

また、図２１の制御回路６１ｄに示すように、分圧回路６３ａの一端を負荷回路６４の他端に接続するようにしてもよい。

さらに、図２２の制御回路６１ｅに示すように、負荷回路６４の他端とＮＭＯＳトランジスタＭＮ６２との間にＮＭＯＳトランジスタＭＮ６３を挿入し、分圧回路６３ｂによってＮＭＯＳトランジスタＭＮ６３にゲートバイアスを与えるようにしてもよい。この場合、ＮＭＯＳトランジスタＭＮ６１、ＭＮ６２、ＭＮ６３の３つの縦積トランジスタによって構成され、電圧の配分における設計がよりやり易くなる。

以上のような各種の変形例においても、ＮＭＯＳトランジスタＭＮ６２に適切なバイアスを与えることができ、より低い耐圧のトランジスタを用いて信頼性の高い回路を実現することができる。

［実施形態５］
次に、差動出力回路の他の実施形態について説明する。図２３は、第５の実施形態に係る差動出力回路の回路図である。図２３において、図５と同一の符号は同一物を示し、その説明を省略する。図２３に示す差動出力回路は、図５における分圧回路１０、ＰＭＯＳトランジスタＭＰ２、抵抗素子Ｒ１５を廃し、制御回路６１、ＮＭＯＳトランジスタＭＮ７１、ＭＮ７２、ＰＭＯＳトランジスタＭＰ７１〜ＭＰ７３、抵抗素子Ｒ７１、Ｒ７２を備える。

制御回路６１は、実施形態４において説明した回路であって、信号ＣＮＴを電源ＶＤＤＭとし、図１５の負荷回路６４と電位緩和回路６５との接続点をＮＭＯＳトランジスタＭＮ７１、ＭＮ７２のそれぞれのゲートに接続する。なお、制御回路６１は、実施形態４における制御回路６１ａ〜６１ｅであってもよい。

ＮＭＯＳトランジスタＭＮ７１（ＭＮ７２）は、ドレインをＮＭＯＳトランジスタＭＮ４（ＭＮ３）のドレインに接続し、バックゲートおよびソースをＮＭＯＳトランジスタＭＮ４（ＭＮ３）のゲートに接続する。

抵抗素子Ｒ７１（Ｒ７２）は、一端を電源ＶＤＤＭに接続し、他端をＮＭＯＳトランジスタＭＮ４（ＭＮ３）のゲートに接続する。

ＰＭＯＳトランジスタＭＰ７１〜ＭＰ７３は、それぞれのドレインをＮＭＯＳトランジスタＭＮ２、ＭＮ１、ＭＮ５のそれぞれのゲートに接続し、それぞれのバックゲートおよびソースをＮＭＯＳトランジスタＭＮ２、ＭＮ１、ＭＮ５のそれぞれのドレインに接続し、それぞれのゲートを共通に電源ＶＤＤＭに接続する。

このような構成の差動出力回路において、電源ＶＤＤＭに通常の電圧（例えば１．８Ｖ）が与えられる場合には、ＰＭＯＳトランジスタＭＰ７１〜ＭＰ７３はオフとされる。また、制御回路６１は、信号ＣＮＴとして電源ＶＤＤＭ（例えば１．８Ｖ）が入力されるので、ＮＭＯＳトランジスタＭＮ７１、ＭＮ７２は、それぞれのゲートがほぼ接地電位とされ、オフとなる。したがって、ＮＭＯＳトランジスタＭＮ４（ＭＮ３）のゲートには、抵抗素子Ｒ７１（Ｒ７２）を介して電源ＶＤＤＭがバイアスとして与えられる。また、ＮＭＯＳトランジスタＭＮ１、ＭＮ２、ＭＮ５は、入力信号ＩＮ、ＩＮＢを増幅する差動対として機能する。すなわち、第１の実施形態と同様のＣＭＬ回路として機能する。

一方、電源ＶＤＤＭが落ちた（接地ＧＮＤの電位０Ｖとなった）場合には、ＰＭＯＳトランジスタＭＰ７１〜ＭＰ７３はオンとされる。また、制御回路６１は、信号ＣＮＴとして接地電位が入力されるので、ＮＭＯＳトランジスタＭＮ７１、ＭＮ７２は、それぞれのゲートが出力端子ＯＵＴ、ＯＵＴＢの電位の中間電位とされ、オンとなる。したがって、３段縦積みを構成するＮＭＯＳトランジスタＭＮ３（ＭＮ４）、ＭＮ１（ＭＮ２）、ＭＮ５は、それぞれのゲートにバイアスが与えられて全てオンとなって、出力端子ＯＵＴ（ＯＵＴＢ）に印加される電圧を３段で分圧する。このような回路によれば、より低い耐圧のトランジスタを用いて信頼性の高い回路を実現することができる。

図２４は、第５の実施形態に係る差動出力回路の変形例を示す回路図である。図２４において、図２３と同一の符号は同一物を示し、その説明を省略する。図２４に示す差動出力回路は、図２３におけるＰＭＯＳトランジスタＭＰ７１〜ＭＰ７３に替えて、それぞれ抵抗素子Ｒ７３〜Ｒ７５を備える。

このような構成の差動出力回路において、抵抗素子Ｒ７３〜Ｒ７５の抵抗値を充分高くすることで、電源ＶＤＤＭに通常の電圧（例えば１．８Ｖ）が与えられる場合には、図２３と同様に機能する。

また、電源ＶＤＤＭが落ちた（０Ｖとなった）場合には、ＮＭＯＳトランジスタＭＮ７１、ＭＮ７２はオンとされる。また、ＮＭＯＳトランジスタＭＮ１、ＭＮ２、ＭＮ５は、それぞれ抵抗素子Ｒ７４、Ｒ７３、Ｒ７５を介してそれぞれのゲートにバイアスが与えられる。したがって、３段縦積みを構成するＮＭＯＳトランジスタＭＮ３（ＭＮ４）、ＭＮ１（ＭＮ２）、ＭＮ５は、オンとなって、図２３と同様に機能する。

なお、本実施形態において、第１の実施形態で示したウェルの分離やＡＣ結合など各種変形例が適用可能なことはいうまでもない。

以上説明した各実施形態に係る差動出力回路は、ＤＶＩ（Ｄｉｇｉｔａｌ Ｖｉｓｕａｌ Ｉｎｔｅｒｆａｃｅ）、ＨＤＭＩ（Ｈｉｇｈ Ｄｅｆｉｎｉｔｉｏｎ Ｍｕｌｔｉｍｅｄｉａ Ｉｎｔｅｒｆａｃｅ）等における高速化、低消費電力化に好適である。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

なお、前述の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施例の各要素、各図面の各要素等を含む）の多様な組み合わせ、ないし、選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

１０、１０ａ、１０ｂ、１０ｄ 分圧回路
１１ 切替回路
２０ ＣＭＬ回路
２１ 受信検知回路
２２ａ、２２ｂ 静電保護回路
５０ 送信部
５１ 差動出力回路
５２ 差動終端回路
５３ 差動伝送路
５４ 受信部
５５ 差動受信回路
６０ 終端回路
６１、６１ａ、６１ｂ、６１ｃ、６１ｄ、６１ｅ 制御回路
６２ 電圧供給回路
６３、６３ａ、６３ｂ 分圧回路
６４ 負荷回路
６５ 電位緩和回路
６６ ＢＧ電圧供給回路
ＢＵＦ１、ＢＵＦ２ バッファ回路
Ｃ１、Ｃ２ 容量素子
Ｄ２１、Ｄ２２ ダイオード
ＤＮＷ１、ＤＮＷ２ 分離用ウェル
Ｉ１ 電流源
ＩＮＶ１、ＩＮＶ２ インバータ回路
ＭＮ１〜ＭＮ８、ＭＮ１０〜ＭＮ２３、ＭＮ６１〜ＭＮ６３、ＭＮ７１、ＭＮ７２ ＮＭＯＳトランジスタ
ＭＰ１〜ＭＰ５、ＭＰ１０〜ＭＰ２０、ＭＰ６１、ＭＰ７１〜ＭＰ７３ ＰＭＯＳトランジスタ
ＮＡＮＤ１ ＮＡＮＤ回路
ＯＵＴ、ＯＵＴＢ 出力端子
Ｐ−ｓｕｂ 基板
ＰＷ１〜ＰＷ４ Ｐ型ウェル
Ｑ２１ ＰＮＰトランジスタ
Ｑ２２ ＮＰＮトランジスタ
Ｒ１〜Ｒ１２、Ｒ１５、Ｒ３ａ、Ｒ３ｂ、Ｒ４ａ、Ｒ４ｂ、Ｒ５１、Ｒ５２、Ｒ７１〜Ｒ７５ 抵抗素子
ＲＧ１、ＲＧ２ レギュレータ

Claims (5)

1. 互いに逆相となる入力信号をそれぞれ受ける第１および第２のトランジスタと、
   前記第１および第２のトランジスタのソースを共通に接続する電流源と、
   前記第１および第２のトランジスタにそれぞれカスコード接続される、前記第１および第２のトランジスタと同一の導電型である第３および第４のトランジスタと、
   前記第３および第４のトランジスタのそれぞれのドレインに接続される第１および第２の出力端子と、
   前記第１〜第４のトランジスタを形成する拡散領域の下部に配され、前記第１および第２の出力端子のそれぞれの電位の中間電位が供給される、前記第１〜第４のトランジスタと同一の導電型の分離用ウェルと、
   を備える半導体装置。
2. 前記分離用ウェルは、前記第１および第２のトランジスタを形成する第１のウェルと前記第３および第４のトランジスタを形成する第２のウェルとを分離する構造を有する請求項１記載の半導体装置。
3. 前記第１および第２のウェル間に接続される第１の抵抗素子をさらに含む請求項２記載の半導体装置。
4. 前記第２のウェルと前記第３および第４のトランジスタのそれぞれのソースとの間に接続される第２および第３の抵抗素子をさらに含む請求項３記載の半導体装置。
5. 前記中間電位を分圧して前記第３および第４のトランジスタのゲートに供給する分圧回路をさらに備える請求項１または４記載の半導体装置。

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