DE112019004614T5

DE112019004614T5 - Steuerschaltung und sensorvorrichtung

Info

Publication number: DE112019004614T5
Application number: DE112019004614.4T
Authority: DE
Inventors: Akeo Satoh; Akira Kotabe; Tatsuo Nakagawa
Original assignee: Hitachi Astemo Ltd
Current assignee: Hitachi Astemo Ltd
Priority date: 2018-10-18
Filing date: 2019-09-13
Publication date: 2021-06-02
Also published as: WO2020080004A1; US11271554B2; JP7062079B2; JPWO2020080004A1; US20210344333A1; CN112840567A

Abstract

Verhindern einer Ausgabe eines Zwischenpotentials durch Unterdrücken des Kriechens eines Stroms von einer Signalleitung zu einer Stromleitung während der Trennung einer Stromversorgung. Eine Steuerschaltung, die eine Stromversorgungsspannung von einer Stromleitung L11 aufnimmt und ein Ausgangssignal zu einer Signalleitung L12 ausgibt, enthält Folgendes: eine Last R11, die zwischen der Stromleitung und der Signalleitung vorgesehen ist; einen ersten Transistor P11, der zwischen der Last und der Signalleitung vorgesehen ist; einen zweiten Transistor P12, der zwischen einer Wanne des ersten Transistors und der Stromleitung vorgesehen ist; und eine Gate-Steuerschaltung 15, die einen Gate-Anschluss des ersten Transistors und einen Gate-Anschluss des zweiten Transistors während der Trennung einer Stromversorgung mit der Signalleitung verbindet und den ersten Transistor und den zweiten Transistor ausschaltet.

Description

Technisches Gebiet
Die vorliegende Erfindung bezieht sich auf eine Steuerschaltung und eine Sensorvorrichtung.
Technischer Hintergrund
Herkömmlicherweise war als eine Steuerschaltung, die durch Aufnehmen einer Stromversorgungsspannung arbeitet, eine Steuerschaltung, die eine Schaltung vor einer umgekehrten Verbindung einer Stromversorgung schützt, bekannt (siehe z. B. PTL 1). In der Steuerschaltung, die in PTL 1 beschrieben ist, ist ein erster Transistor (ein P-Kanal-Metalloxidhalbleitertransistor (PMOS-Transistor)) zwischen einer Stromleitung und einer Signalleitung vorgesehen und ist ein zweiter Transistor (PMOS-Transistor) zur Wannensteuerung zwischen der Stromleitung und einer Wanne (einem Körper) des ersten Transistors vorgesehen. Die Gate-Anschlüsse des ersten und des zweiten Transistors sind mit Masse verbunden. Wenn die Stromversorgung umgekehrt verbunden wird, werden der erste und der zweite Transistor ausgeschaltet, um einen Strom von Masse zur Stromleitung zu verhindern.
Entgegenhaltungsliste
Patentliteratur
PTL 1: JP 2016-192838 A
Zusammenfassung der Erfindung
Technisches Problem
Allerdings erreichen in der Steuerschaltung, die in PTL 1 beschrieben ist, Gates des ersten und des zweiten Transistors während der Trennung der Stromversorgung ein Massepotential, derart, dass der erste und der zweite Transistor eingeschaltet werden. Zusätzlich bestand, da die Stromleitung ein Massepotential erreicht, das Problem, dass dann, wenn ein Signalpotential hoch ist, der erste und der zweite Transistor derart eingeschaltet werden, dass ein Strom von der Signalleitung zu der Stromleitung kriecht, um ein Zwischenpotential auszugeben.
Die vorliegende Erfindung soll das oben beschriebene Problem lösen und es ist eine Aufgabe der vorliegenden Erfindung, eine Steuerschaltung und eine Sensorvorrichtung zu schaffen, die eine Ausgabe eines Zwischenpotentials durch Unterdrücken eines Kriechens eines Stroms von einer Signalleitung zu einer Stromleitung während der Trennung einer Stromversorgung verhindern können.
Lösung des Problems
Eine Steuerschaltung gemäß einem Aspekt der vorliegenden Erfindung ist eine Steuerschaltung, die eine Stromversorgungsspannung von einer Stromleitung aufnimmt und ein Ausgangssignal zu einer Signalleitung ausgibt und Folgendes enthält: eine Last, die zwischen der Stromleitung und der Signalleitung vorgesehen ist; einen ersten Transistor, der zwischen der Last und der Signalleitung oder zwischen der Stromleitung und der Last vorgesehen ist; einen zweiten Transistor, der zwischen einer Wanne des ersten Transistors und der Stromleitung vorgesehen ist; und eine Gate-Steuerschaltung, die einen Gate-Anschluss des ersten Transistors und einen Gate-Anschluss des zweiten Transistors mit der Signalleitung verbindet und den ersten Transistor und den zweiten Transistor während der Trennung einer Stromversorgung ausschaltet.
Vorteilhafte Wirkungen der Erfindung
Gemäß der vorliegenden Erfindung ist es möglich, ein Kriechen eines Stroms von der Signalleitung zur Stromleitung zu unterdrücken, um eine Ausgabe eines Zwischenpotentials durch Abschalten des ersten und des zweiten Transistors während der Trennung der Stromversorgung zu verhindern. Ferner werden Merkmale, die mit der vorliegenden Erfindung in Beziehung stehen, aus einer Beschreibung der vorliegenden Spezifikation und den begleitenden Zeichnungen deutlich werden. Zusätzliche Aufgaben, Konfigurationen und Wirkungen außer den oben beschriebenen werden aus einer Beschreibung von Ausführungsformen, die unten bereitgestellt ist, deutlich werden.
Figurenliste

1 ist ein Schaltplan einer Sensorvorrichtung gemäß einer ersten Ausführungsform.
2 ist ein erläuterndes Diagramm während eines Normalbetriebs gemäß der ersten Ausführungsform.
3 ist ein erläuterndes Diagramm während der Trennung einer Stromversorgung gemäß der ersten Ausführungsform.
4 ist ein Schaltplan einer Sensorvorrichtung gemäß einer zweiten Ausführungsform.
5 ist ein Schaltplan einer Sensorvorrichtung gemäß einer dritten Ausführungsform.
6 ist ein Schaltplan einer Sensorvorrichtung gemäß einer vierten Ausführungsform.
7 ist ein Schaltplan einer Sensorvorrichtung gemäß einer fünften Ausführungsform.
8 ist ein Schaltplan einer Sensorvorrichtung gemäß einer sechsten Ausführungsform.
9 ist ein Schaltplan einer Sensorvorrichtung gemäß einer siebten Ausführungsform.
10 ist ein Schaltplan einer Sensorvorrichtung gemäß einer achten Ausführungsform.

Beschreibung der Ausführungsformen
[Erste Ausführungsform]
Im Folgenden wird eine Sensorvorrichtung gemäß einer ersten Ausführungsform unter Bezugnahme auf 1 bis 3 beschrieben.
1 ist ein Schaltplan der Sensorvorrichtung gemäß der ersten Ausführungsform. Es ist festzuhalten, dass die Sensorvorrichtung z. B. ein Luftdurchflusssensor ist, jedoch nicht besonders beschränkt ist, solange sie eine Vorrichtung ist, deren elektrische Eigenschaften sich gemäß einer physikalischen Größe ändern.
Wie in 1 veranschaulicht ist, ist die Sensorvorrichtung 10 mit einer Host-Vorrichtung wie z. B. einer elektronischen Steuereinheit (ECU) (die nicht veranschaulicht ist) über einen Stromanschluss 12 und einen Signalanschluss 13 verbunden und enthält eine interne umfassend integrierte Schaltung (interne LSI-Schaltung) (Erkennungsschaltung) 14, an der ein Sensorelement montiert ist, und eine Steuerschaltung 11, die ein Erkennungssignal vom Sensorelement verarbeitet. Die interne LSI-Schaltung 14 ist mit einer Stromleitung L11, die mit dem Stromanschluss 12 verbunden ist, verbunden und nimmt eine Stromversorgungsspannung von der Host-Vorrichtung durch die Stromleitung L11 auf, um das Sensorelement zu betreiben oder dergleichen. Zusätzlich führt die interne LSI-Schaltung 14 verschiedene Verarbeitungsschritte an einer physikalischen Größe, die durch das Sensorelement detektiert wird, durch und gibt ein Steuersignal gemäß der physikalischen Größe zur Steuerschaltung 11 aus.
Die Steuerschaltung 11 nimmt die Stromversorgungsspannung von der Host-Vorrichtung über die Stromleitung L11, die mit dem Stromanschluss 12 verbunden ist, auf und gibt ein Ausgangssignal gemäß dem Steuersignal der internen LSI-Schaltung 14 über eine Signalleitung L12, die mit dem Signalanschluss 13 verbunden ist, zur Host-Vorrichtung aus. Die Steuerschaltung 11 enthält einen ersten N-Kanal-Metalloxidhalbleitertransistor (NMOS-Transistor) N11 zum Schaltungsansteuern, der zwischen der Signalleitung L12 und Masse G11 vorgesehen ist. Zusätzlich enthält die Steuerschaltung 11 eine Last R11 zur Stromanpassung, die mit der Stromleitung L11 verbunden ist, einen ersten P-Kanal-Metalloxidhalbleitertransistor (PMOS-Transistor) (ersten Transistor) P11 zum Stromabschalten, der zwischen der Last R11 und der Signalleitung L12 vorgesehen ist, und einen zweiten PMOS-Transistor (zweiten Transistor) P12 zur Wannensteuerung, der zwischen einer Wanne des ersten PMOS-Transistors P11 und der Stromleitung L11 vorgesehen ist.
Ferner enthält die Steuerschaltung 11 eine Gate-Steuerschaltung 15, die den ersten und den zweiten PMOS-Transistor P11 und P12 während der Trennung einer Stromversorgung ausschaltet. Die Gate-Steuerschaltung 15 enthält einen zweiten NMOS-Transistor N12 und einen dritten PMOS-Transistor P13. Der zweite NMOS-Transistor N12 ist zwischen einem Verbindungspunkt 17 zwischen einem Gate-Anschluss des ersten PMOS-Transistors P11 und einem Gate-Anschluss des zweiten PMOS-Transistors P12 und Masse G12 vorgesehen. Der dritte PMOS-Transistor P13 ist zwischen einem Verbindungspunkt 17 zwischen dem Gate-Anschluss des ersten PMOS-Transistors P11 und dem Gate-Anschluss des zweiten PMOS-Transistors P12 und der Signalleitung L12 vorgesehen.
Insbesondere ist ein Drain-Anschluss des ersten NMOS-Transistors N11 zum Schaltungsansteuern mit der Signalleitung L12 verbunden und ist ein Source-Anschluss des ersten NMOS-Transistors N11 mit Masse G11 verbunden. Die interne LSI-Schaltung 14 ist mit einem Gate-Anschluss des ersten NMOS-Transistors N11 verbunden und der erste NMOS-Transistor N11 wird durch Empfangen eines Steuersignals von der internen LSI-Schaltung 14 angesteuert. Der erste NMOS-Transistor N11 wird gemäß dem Steuersignal von der internen LSI-Schaltung 14 ein-/ausgeschaltet und erzeugt ein Ausgangssignal gemäß der physikalischen Größe, die durch das Sensorelement in der internen LSI-Schaltung 14 detektiert wird.
Der erste PMOS-Transistor P11 zum Stromabschalten besitzt einen Ein-/Ausgabe-Anschluss, der mit der Last R11 verbunden ist, und den weiteren Ein-/Ausgabe-Anschluss, der mit der Signalleitung L12 verbunden ist. Der erste PMOS-Transistor P11 wird verwendet, um einen Strompfad von der Signalleitung L12 zur Stromleitung L11 zu kappen. Der zweite PMOS-Transistor P12 zur Wannensteuerung besitzt einen Ein-/Ausgabe-Anschluss, der mit der Stromleitung L11 verbunden ist, und den weiteren Ein-/Ausgabe-Anschluss, der mit Wannen der ersten bis dritten PMOS-Transistoren P11 bis P13 verbunden ist. Der zweite PMOS-Transistor P12 legt Wannenpotentiale der ersten bis dritten PMOS-Transistoren P11 bis P13 zu konstanten Potentialen fest.
Der zweite NMOS-Transistor N12 der Gate-Steuerschaltung 15 besitzt einen Drain-Anschluss, der mit den Gate-Anschlüssen des ersten und des zweiten PMOS-Transistors P11 und P12 verbunden ist, und einen Source-Anschluss, der mit seiner eigenen Wanne und Masse G12 verbunden ist. Ein Gate-Anschluss des zweiten NMOS-Transistors N12 ist mit der Stromleitung L11 verbunden. Der zweite NMOS-Transistor N12 wird während eines Normalbetriebs, wobei ein Gate-Potential des zweiten NMOS-Transistors N12 ein Stromversorgungspotential erreicht, eingeschaltet. Als Ergebnis sind die Gate-Anschlüsse des ersten und des zweiten PMOS-Transistors P11 und P12 mit Masse G12 verbunden und der erste und der zweite PMOS-Transistor P11 und P12 werden eingeschaltet.
Der dritte PMOS-Transistor P13 der Gate-Steuerschaltung 15 besitzt einen Ein-/Ausgabe-Anschluss, der mit den Gate-Anschlüssen des ersten und des zweiten PMOS-Transistors P11 und P12 verbunden ist, und den weiteren Ein-/Ausgabe-Anschluss, der mit der Signalleitung L12 verbunden ist.
Ein Gate-Anschluss des dritten PMOS-Transistors P13 ist mit der Stromleitung L11 verbunden. Der dritte PMOS-Transistor P13 wird während der Trennung einer Stromversorgung eingeschaltet, wobei ein Gate-Potential des dritten PMOS-Transistors P13 ein Massepotential erreicht. Als Ergebnis sind die Gate-Anschlüsse des ersten und des zweiten PMOS-Transistors P11 und P12 mit der Signalleitung L12 verbunden und der erste und der zweite PMOS-Transistor P11 und P12 werden ausgeschaltet.
Wie oben beschrieben ist, werden in der Sensorvorrichtung 10 gemäß der vorliegenden Ausführungsform der erste und der zweite PMOS-Transistor P11 und P12 durch die Gate-Steuerschaltung 15 während der Trennung der Stromversorgung derart ausgeschaltet, dass während der Trennung der Stromversorgung kein Strom von der Signalleitung L12 zur Stromleitung L11 kriecht. Ein Gleichstrompfad (DC-Pfad) von der Signalleitung L12 zur Stromleitung L11 wird durch den ersten PMOS-Transistor P11 gekappt. Strompfade von der Signalleitung L12 zur Stromleitung L11 durch parasitäre Dioden D1 und D2 (siehe 3) des ersten und des dritten PMOS-Transistors P11 und P13 werden durch den zweiten PMOS-Transistor P12 gekappt. Als Ergebnis wird eine Ausgabe eines Zwischenpotentials, das die interne LSI-Schaltung 14 beeinträchtigen kann, verhindert.
Im Folgenden wird eine Steuerschaltung während eines Normalbetriebs und während der Trennung einer Stromversorgung unter Bezugnahme auf 2 und 3 beschrieben. 2 ist ein erläuterndes Diagramm während eines Normalbetriebs gemäß der ersten Ausführungsform. 3 ist ein erläuterndes Diagramm während der Trennung einer Stromversorgung gemäß der ersten Ausführungsform.
Wie in 2 veranschaulicht ist, wird während des Normalbetriebs eine Stromversorgungsspannung an den Gate-Anschluss des zweiten NMOS-Transistors N12 und den Gate-Anschluss des dritten PMOS-Transistors P13 der Gate-Steuerschaltung 15 angelegt. Das Gate-Potential des zweiten NMOS-Transistors N12 erreicht das Stromversorgungspotential derart, dass der zweite NMOS-Transistor N12 eingeschaltet wird, und das Gate-Potential des dritten PMOS-Transistors P13 erreicht das Stromversorgungspotential derart, dass der dritte PMOS-Transistor P13 ausgeschaltet wird. Der zweite NMOS-Transistor N12 wird eingeschaltet und der dritte PMOS-Transistor P13 wird derart ausgeschaltet, dass die Gate-Anschlüsse des ersten und des zweiten PMOS-Transistors P11 und P12 mit Masse G12 verbunden sind.
Gate-Potentiale des ersten und des zweiten PMOS-Transistors P11 und P12 werden ein Massepotential und Wannenpotentiale des ersten und des zweiten PMOS-Transistors P11 und P12 sind auf das Stromversorgungspotential derart festgelegt, dass ein Leitungszustand des ersten und des zweiten PMOS-Transistors P11 und P12 gehalten wird. Zum jetzigen Zeitpunkt wirkt im ersten PMOS-Transistor P11 ein Ein-/Ausgabe-Anschluss, der mit der Last R11 verbunden ist, als eine Source und wirkt der weitere Ein-/Ausgabe-Anschluss, der mit der Signalleitung L12 verbunden ist, als ein Drain. Zusätzlich wirkt im zweiten PMOS-Transistor P12, ein Ein-/Ausgabe-Anschluss, der mit der Stromleitung L11 verbunden ist, als eine Source und wirkt der weitere Ein-/Ausgabe-Anschluss, der mit den Wannen der jeweiligen PMOS-Transistoren P11 bis P13 verbunden ist, als ein Drain.
Zusätzlich wird der zweite PMOS-Transistor P12 derart eingeschaltet, dass das Wannenpotential des dritten PMOS-Transistors P13 zum Stromversorgungspotential festgelegt ist, und ein Ausschaltzustand des dritten PMOS-Transistors P13 wird gehalten. Als Ergebnis ist die Signalleitung L12 nicht über den dritten PMOS-Transistor P13 und den zweiten NMOS-Transistor N12 mit Masse G12 verbunden. Wie oben beschrieben ist, ist während des Normalbetriebs der Gate-Anschluss des ersten PMOS-Transistors P11 mit Masse G12 verbunden und wird das Wannenpotential des ersten PMOS-Transistors P11 derart gestaltet, dass es das Stromversorgungspotential ist, derart, dass ein Leitungszustand des ersten PMOS-Transistors P11 gehalten wird.
Wie in 3 veranschaulicht ist, sind während der Trennung der Stromversorgung der Gate-Anschluss des zweiten NMOS-Transistors N12 und der Gate-Anschluss des dritten PMOS-Transistors P13 der Gate-Steuerschaltung 15 über eine Last der internen LSI-Schaltung 14 mit Masse G13 verbunden. Das Gate-Potential des zweiten NMOS-Transistors N12 erreicht das Massepotential derart, dass der zweite NMOS-Transistor N12 ausgeschaltet wird, und das Gate-Potential des dritten PMOS-Transistors P13 erreicht das Massepotential derart, dass der dritte PMOS-Transistor P13 eingeschaltet wird. Der zweite NMOS-Transistor N12 wird ausgeschaltet und der dritte PMOS-Transistor P13 wird derart eingeschaltet, dass die Gate-Anschlüsse des ersten und des zweiten PMOS-Transistors P11 und P12 mit der Signalleitung L12 verbunden sind.
Normalerweise werden Signalpotentiale hochgezogen und somit erreichen die Gate-Potentiale des ersten und des zweiten PMOS-Transistors P11 und P12 durch den dritten PMOS-Transistor P13 die Signalpotentiale.
Zusätzlich sind die Wannenpotentiale der ersten bis dritten PMOS-Transistoren P11 bis P13 auf Potentiale festgelegt, die von den Signalpotentialen durch die parasitäre Diode D1 des ersten PMOS-Transistors P11 abgesenkt sind. In diesem Fall werden die Schwellenwertspannungen des ersten und des zweiten PMOS-Transistors P11 und P12 abgesenkt, jedoch sind Gate/Source-Spannungen des ersten und des zweiten PMOS-Transistors P11 und P12 niedriger als die Schwellenwertspannungen und der erste und der zweite PMOS-Transistor P11 und P12 werden somit in einem Ausschaltzustand gehalten.
Während der Trennung der Stromversorgung werden vom Normalbetrieb eine Source und ein Drain eines Paars von Ein-/Ausgabe-Anschlüssen des ersten PMOS-Transistors P11 getauscht und werden eine Source und ein Drain eines Paars von Ein-/Ausgabe-Anschlüssen des zweiten PMOS-Transistors P12 getauscht. Im ersten PMOS-Transistor P11 wirkt ein Ein-/Ausgabe-Anschluss, der mit der Last R11 verbunden ist, als ein Drain und wirkt der weitere Ein-/Ausgabe-Anschluss, der mit der Signalleitung L12 verbunden ist, als eine Source. Zusätzlich wirkt im zweiten PMOS-Transistor P12 ein Ein-/Ausgabe-Anschluss, der mit der Stromleitung L11 verbunden ist, als ein Drain und wirkt der weitere Ein-/Ausgabe-Anschluss, der mit den Wannen der PMOS-Transistoren P11 bis P13 verbunden ist, als eine Source.
Dann wird der erste PMOS-Transistor P11 im Ausschaltzustand gehalten, dass ein Gleichstrompfad eines Stroms von der Signalleitung derart L12 zur Stromleitung L11 gekappt wird. Ein Strompfad wird im ersten PMOS-Transistor P11 durch die parasitäre Diode D1, die durch eine gestrichelte Linie veranschaulicht ist, gebildet, jedoch wird der zweite PMOS-Transistor P12 im Ausschaltzustand derart gehalten, dass der Strompfad von der Signalleitung L12 durch die parasitäre Diode D1 zur Stromleitung L11 gekappt ist. Entsprechend wird auch im dritten PMOS-Transistor P13 ein Strompfad durch die parasitäre Diode D2, die durch eine gestrichelte Linie veranschaulicht ist, gebildet, jedoch ist der Strompfad von der Signalleitung L12 durch die parasitäre Diode D2 zur Stromleitung L11 durch den zweiten PMOS-Transistor P12 gekappt.
Der zweite PMOS-Transistor P12 steuert die Wannen der jeweiligen PMOS-Transistoren P11 bis P13 und kappt Strompfade der parasitären Dioden D1 und D2 des ersten und des dritten PMOS-Transistors P11 und P13. Deshalb ist es nicht nötig, Transistoren zum Steuern der Wannen des ersten und des dritten PMOS-Transistors P11 und P13 und zum Kappen der Strompfade der parasitären Dioden D1 und D2 getrennt anzufertigen. Es wird möglich, eine Fläche eines Chips durch gemeinsames Herstellen der Wannen der jeweiligen PMOS-Transistoren P11 bis P13 zu verringern. Es ist festzuhalten, dass in der vorliegenden Ausführungsform Transistoren zum Steuern der Wannen des ersten und des dritten PMOS-Transistors P11 und P13 getrennt angefertigt werden können.
Wie oben beschrieben ist, erreichen in der ersten Ausführungsform während der Trennung der Stromversorgung die Gate-Potentiale des ersten und des zweiten PMOS-Transistors P11 und P12 die Signalpotentiale und die Wannenpotentiale des ersten und des zweiten PMOS-Transistors P11 und P12 sind zu vorgegebenen Potentialen festgelegt. Der erste PMOS-Transistor P11 wird derart ausgeschaltet, dass der Gleichstrompfad von der Signalleitung L12 zur Stromleitung L11 gekappt wird. Zusätzlich wird der zweite PMOS-Transistor P12 derart ausgeschaltet, dass die Strompfade von der Signalleitung L12 durch die parasitären Dioden D1 und D2 des ersten und des dritten PMOS-Transistors P11 und P13 zur Stromleitung L11 gekappt sind. Deshalb wird das Kriechen des Stroms von der Signalleitung L12 zur Stromleitung L11 derart unterbunden, dass die Ausgabe des Zwischenpotentials verhindert wird. Durch Verhindern der Ausgabe des Zwischenpotentials werden eine Beschädigung der LSI und eine fehlerhafte Diagnose eines Ausgangssignals durch die Host-Vorrichtung unterbunden.
[Zweite Ausführungsform]
Eine Sensorvorrichtung gemäß einer zweiten Ausführungsform wird unter Bezugnahme auf 4 beschrieben. In der ersten Ausführungsform werden während der Trennung der Stromversorgung die Wannenpotentiale der jeweiligen PMOS-Transistoren bei den Potentialen, die von den Signalpotentialen durch die parasitären Dioden abgesenkt sind, festgehalten. Aus diesem Grund fällt die Schwellenwertspannung derart ab, dass ein leichter Leckstrom während des Abschaltens des Stroms auftreten kann. Deshalb enthält die Sensorvorrichtung gemäß der zweiten Ausführungsform einen vierten PMOS-Transistor zur Wannensteuerung während der Trennung einer Stromversorgung. Hier wird eine Beschreibung für eine Konfiguration, die ähnlich der der ersten Ausführungsform ist, so weit wie möglich unterlassen. 4 ist ein Schaltplan der Sensorvorrichtung gemäß der zweiten Ausführungsform.
Wie in 4 veranschaulicht ist, ist die Sensorvorrichtung 20 gemäß der zweiten Ausführungsform von der Sensorvorrichtung gemäß der ersten Ausführungsform dahingehend verschieden, dass sie einen vierten PMOS-Transistor P24 zur Wannensteuerung während der Trennung der Stromversorgung enthält. Das heißt, eine Steuerschaltung 21 enthält eine Last R21, einen ersten und einen zweiten NMOS-Transistor N21 und N22 und erste bis dritte PMOS-Transistoren P21 bis P23, ähnlich der Steuerschaltung 11 der ersten Ausführungsform. Zusätzlich enthält die Steuerschaltung 21 den vierten PMOS-Transistor P24 zur Wannensteuerung während der Trennung der Stromversorgung, der zwischen einem Verbindungspunkt 28 zwischen einer Wanne des ersten PMOS-Transistors P21 und einer Wanne des zweiten PMOS-Transistors P22 und einer Signalleitung L22 vorgesehen ist.
Der vierte PMOS-Transistor P24 besitzt einen Ein-/Ausgabe-Anschluss, der mit Wannen der jeweiligen PMOS-Transistoren P21 bis P24 verbunden ist, und den weiteren Ein-/Ausgabe-Anschluss, der mit der Signalleitung L22 verbunden ist.
Ein Gate-Anschluss des vierten PMOS-Transistors P24 ist mit einer Stromleitung L21 verbunden. Im vierten PMOS-Transistor P24 wirkt während eines Normalbetriebs ein Ein-/Ausgabe-Anschluss, der mit den Wannen der jeweiligen PMOS-Transistoren P21 bis P24 verbunden ist, als eine Source und wirkt der weitere Ein-/Ausgabe-Anschluss, der mit der Signalleitung L22 verbunden ist, als ein Drain. Während der Trennung der Stromversorgung wirkt ein Ein-/Ausgabe-Anschluss, der mit den Wannen der jeweiligen PMOS-Transistoren P21 bis P24 verbunden ist, als ein Drain und wirkt der weitere Ein-/Ausgabe-Anschluss, der mit der Signalleitung L22 verbunden ist, als eine Source.
Während des Normalbetriebs wird eine Stromversorgungsspannung derart an den Gate-Anschluss des vierten PMOS-Transistors P24 angelegt, dass ein Gate-Potential des vierten PMOS-Transistors P24 ein Stromversorgungspotential ist. Zusätzlich wird der zweite PMOS-Transistor P22 derart eingeschaltet, dass ein Wannenpotential des vierten PMOS-Transistors P24 zum Stromversorgungspotential festgelegt ist und ein Ausschaltzustand des vierten PMOS-Transistors P24 gehalten wird. Als Ergebnis arbeitet auch die Steuerschaltung 21 der zweiten Ausführungsform ähnlich der Steuerschaltung 11 der ersten Ausführungsform und somit wird ein Betrieb der Steuerschaltung 21 durch das Hinzufügen des vierten PMOS-Transistors P24 nicht negativ beeinflusst.
Während der Trennung der Stromversorgung ist der Gate-Anschluss des vierten PMOS-Transistors P24 über eine Last einer internen LSI-Schaltung 24 mit Masse G23 verbunden. Das Gate-Potential des vierten PMOS-Transistors P24 erreicht ein Massepotential und Wannenpotentiale der ersten bis dritten PMOS-Transistoren P21 bis P23 sind durch den vierten PMOS-Transistor P24 zu einem Signalpotential festgelegt. Als Ergebnis wird ein Spannungsabfall durch die parasitäre Diode des ersten PMOS-Transistors P21 wie in der ersten Ausführungsform derart beseitigt, dass Schwellenwertspannungen des ersten und des zweiten PMOS-Transistors P21 und P22 steigen, und somit kann ein Leckstrom während des Abschaltens eines Stroms verringert werden.
Wie oben beschrieben ist, ist es auch in der zweiten Ausführungsform möglich, ein Kriechen eines Stroms von der Signalleitung L22 zur Stromleitung L21 während der Trennung der Stromversorgung zu unterdrücken, ähnlich der ersten Ausführungsform. Zusätzlich kann während der Trennung der Stromversorgung eine Stromabschaltwirkung des ersten und des zweiten PMOS-Transistors P21 und P22 durch den vierten PMOS-Transistor P24 verbessert werden.
[Dritte Ausführungsform]
Eine Sensorvorrichtung gemäß einer dritten Ausführungsform wird unter Bezugnahme auf 5 beschrieben. In der ersten Ausführungsform wird, da der erste PMOS-Transistor zwischen der Last und der Signalleitung vorgesehen ist, die Gate/Source-Spannung des ersten PMOS-Transistors aufgrund der Last klein, derart, dass es nicht möglich war, die Fläche des Chips ausreichend zu verringern. Deshalb enthält die Sensorvorrichtung gemäß der dritten Ausführungsform einen ersten PMOS-Transistor, der zwischen einer Stromleitung und einer Last vorgesehen ist. Hier wird eine Beschreibung einer Konfiguration, die der der ersten Ausführungsform ähnlich ist, so weit wie möglich unterlassen. 5 ist ein Schaltplan der Sensorvorrichtung gemäß der dritten Ausführungsform.
Wie in 5 veranschaulicht ist, ist die Sensorvorrichtung 30 gemäß der dritten Ausführungsform von der Sensorvorrichtung gemäß der ersten Ausführungsform dahingehend verschieden, dass die Positionen eines ersten PMOS-Transistors P31 und einer Last R31 vertauscht sind. Das heißt, eine Steuerschaltung 31 enthält eine Last R31, einen ersten und einen zweiten NMOS-Transistor N31 und N32 und erste bis dritte PMOS-Transistoren P31 bis P33, ähnlich der Steuerschaltung 11 der ersten Ausführungsform. Da der erste PMOS-Transistor P31 zwischen einer Stromleitung L31 und der Last R31 vorgesehen ist, wird eine Gate/Source-Spannung des ersten PMOS-Transistors P31 während eines Normalbetriebs groß. Deshalb kann ein Einschaltwiderstand des ersten PMOS-Transistors P31 derart verringert werden, dass eine Fläche eines Chips verringert werden kann.
Wie oben beschrieben ist, ist es auch in der dritten Ausführungsform möglich, ein Kriechen eines Stroms von einer Signalleitung L32 zur Stromleitung L31 während der Trennung einer Stromversorgung zu unterdrücken, ähnlich der ersten Ausführungsform. Zusätzlich kann die Fläche des Chips des ersten PMOS-Transistors P31 verringert werden.
[Vierte Ausführungsform]
In jeder der oben beschriebenen Ausführungsformen wurde der zweite NMOS-Transistor als ein erstes Element der Gate-Steuerschaltung veranschaulicht und wurde der dritte PMOS-Transistor als ein zweites Element der Gate-Steuerschaltung veranschaulicht, jedoch ist die Gate-Steuerschaltung nicht auf diese Konfiguration beschränkt. Die Gate-Steuerschaltung muss lediglich ein erstes Element, das Gate-Anschlüsse eines ersten und eines zweiten PMOS-Transistors während eines Normalbetriebs mit Masse verbindet, und ein zweites Element, das die Gate-Anschlüsse des ersten und des zweiten PMOS-Transistors während der Trennung einer Stromversorgung mit einer Signalleitung verbindet, enthalten. Zum Beispiel kann, wie in 6 veranschaulicht ist, das erste Element der Gate-Steuerschaltung aus einem Widerstand gebildet sein.
Eine Sensorvorrichtung gemäß einer vierten Ausführungsform wird unter Bezugnahme auf 6 beschrieben. Die Sensorvorrichtung gemäß der vierten Ausführungsform verwendet einen Widerstand als das erste Element der Gate-Steuerschaltung und verwendet einen PMOS-Transistor als das zweite Element der Gate-Steuerschaltung. Hier wird eine Beschreibung für eine Konfiguration ähnlich der der ersten Ausführungsform so weit wie möglich unterlassen. 6 ist ein Schaltplan der Sensorvorrichtung gemäß der vierten Ausführungsform.
Wie in 6 veranschaulicht ist, ist die Sensorvorrichtung 40 gemäß der vierten Ausführungsform von der Sensorvorrichtung gemäß der ersten Ausführungsform dahingehend verschieden, dass der zweite NMOS-Transistor N12 (siehe 1) durch einen Widerstand ersetzt R42 ist. Das heißt, eine Steuerschaltung 41 enthält eine Last R41, einen ersten NMOS-Transistor N41 und erste bis dritte PMOS-Transistoren P41 bis P43, ähnlich der Steuerschaltung 11 der ersten Ausführungsform. Der Widerstand R42 der Gate-Steuerschaltung 45 ist zwischen einem Verbindungspunkt 47 zwischen Gate-Anschlüssen des ersten und des zweiten PMOS-Transistors P41 und P42 und Masse G42 vorgesehen.
Zusätzlich ist ein Widerstandswert des Widerstands R42 derart eingestellt, dass er größer als ein Widerstandswert eines Einschaltwiderstands des dritten PMOS-Transistors P43 ist.
Während eines Normalbetriebs wird eine Stromversorgungsspannung an einen Gate-Anschluss des dritten PMOS-Transistors P43 der Gate-Steuerschaltung 45 angelegt. Ein Gate-Potential des dritten PMOS-Transistors P43 erreicht ein Stromversorgungspotential derart, dass der dritte PMOS-Transistor P43 ausgeschaltet wird. Aus diesem Grund sind die Gate-Anschlüsse des ersten und des zweiten PMOS-Transistors P41 und P42 über den Widerstand R42 mit Masse G42 verbunden. Die Gate-Potentiale des ersten und des zweiten PMOS-Transistors P41 und P42 erreichen ein Massepotential und die Wannenpotentiale des ersten und des zweiten PMOS-Transistors P41 und P42 sind auf das Stromversorgungspotential derart festgelegt, dass ein Leitungszustand des ersten und des zweiten PMOS-Transistors P41 und P42 gehalten wird.
Während der Trennung von einer Stromversorgung ist der Gate-Anschluss des dritten PMOS-Transistors P43 der Gate-Steuerschaltung 45 über eine Last einer internen LSI-Schaltung mit Masse G43 verbunden 44. Das Gate-Potential des dritten PMOS-Transistors P43 erreicht ein Massepotential derart, dass der dritte PMOS-Transistor P43 eingeschaltet wird. Da der dritte PMOS-Transistor P43 eingeschaltet wird und ein Widerstandswert des Widerstands R42 hoch eingestellt ist, sind die Gate-Anschlüsse des ersten und des zweiten PMOS-Transistors P41 und P42 mit einer Signalleitung L42 verbunden. Die Gate-Potentiale des ersten und des zweiten PMOS-Transistors P41 und P42 erreichen Signalpotentiale derart, dass ein Ausschaltzustand des ersten und des zweiten PMOS-Transistors P41 und P42 gehalten wird.
Wie oben beschrieben ist, ist es auch in der vierten Ausführungsform möglich, ein Kriechen eines Stroms von der Signalleitung L42 zu einer Stromleitung L41 während der Trennung der Stromversorgung zu unterdrücken, ähnlich der ersten Ausführungsform. Zusätzlich kann die Gate-Steuerschaltung 45 aus dem Widerstands R42 und dem dritten PMOS-Transistor P43 gebildet werden.
[Fünfte Ausführungsform]
Zusätzlich kann, wie in 7 veranschaulicht ist, das zweite Element der Gate-Steuerschaltung aus einem Widerstand gebildet sein. Eine Sensorvorrichtung gemäß einer fünften Ausführungsform wird unter Bezugnahme auf 7 beschrieben. Die Sensorvorrichtung gemäß der fünften Ausführungsform verwendet einen NMOS-Transistor als das erste Element der Gate-Steuerschaltung und verwendet einen Widerstand als das zweite Element der Gate-Steuerschaltung. Hier wird eine Beschreibung für eine Konfiguration ähnlich der der ersten Ausführungsform so weit wie möglich unterlassen. 7 ist ein Schaltplan der Sensorvorrichtung gemäß der fünften Ausführungsform.
Wie in 7 veranschaulicht ist, ist die Sensorvorrichtung 50 gemäß der fünften Ausführungsform von der Sensorvorrichtung gemäß der ersten Ausführungsform dahingehend verschieden, dass der dritte PMOS-Transistor P13 (siehe 1) durch einen Widerstand R52 ersetzt ist. Das heißt, eine Steuerschaltung 51 enthält eine Last R51, einen ersten und einen zweiten NMOS-Transistor N51 und N52 und einen ersten und einen zweiten PMOS-Transistor P51 und P52, ähnlich der Steuerschaltung 11 der ersten Ausführungsform. Der Widerstand R52 der Gate-Steuerschaltung 55 ist zwischen einem Verbindungspunkt 57 zwischen Gate-Anschlüssen des ersten und des zweiten PMOS-Transistors P51 und P52 und einer Signalleitung L52 vorgesehen. Zusätzlich wird ein Widerstandswert des Widerstands R52 größer als ein Widerstandswert eines kombinierten Widerstands der Last R51 und eines Einschaltwiderstands des ersten PMOS-Transistors P51 eingestellt.
Während eines Normalbetriebs wird eine Stromversorgungsspannung an einen Gate-Anschluss des zweiten NMOS-Transistors N52 der Gate-Steuerschaltung 55 angelegt. Ein Gate-Potential des zweiten NMOS-Transistors N52 erreicht ein Stromversorgungspotential derart, dass der zweite NMOS-Transistor N52 eingeschaltet wird. Da der Widerstandswert des Widerstands R52 hoch eingestellt ist, sind die Gate-Anschlüsse des ersten und des zweiten PMOS-Transistors P51 und P52 über den zweiten NMOS-Transistor N52 mit Masse G52 verbunden. Die Gate-Potentiale des ersten und des zweiten PMOS-Transistors P51 und P52 erreichen ein Massepotential und Wannenpotentiale des ersten und des zweiten PMOS-Transistors P51 und P52 sind auf das Stromversorgungspotential derart festgelegt, dass ein Leitungszustand des ersten und des zweiten PMOS-Transistors P51 und P52 gehalten wird.
Während der Trennung einer Stromversorgung ist der Gate-Anschluss des zweiten NMOS-Transistors N52 der Gate-Steuerschaltung 55 über eine Last einer internen LSI-Schaltung 54 mit Masse G53 verbunden. Ein Gate-Potential des zweiten NMOS-Transistors N52 erreicht ein Massepotential derart, dass der zweite NMOS-Transistor N52 ausgeschaltet wird. Durch Abschalten des zweiten NMOS-Transistors N52 sind die Gate-Anschlüsse des ersten und des zweiten PMOS-Transistors P51 und P52 über den Widerstand R52 mit der Signalleitung L52 verbunden. Die Gate-Potentiale des ersten und des zweiten PMOS-Transistors P51 und P52 werden hoch, derart, dass ein Ausschaltzustand des ersten und des zweiten PMOS-Transistors P51 und P52 gehalten wird.
Wie oben beschrieben ist, ist es auch in der fünften Ausführungsform, möglich, ein Kriechen eines Stroms von der Signalleitung L52 zu einer Stromleitung L51 während der Trennung der Stromversorgung zu unterdrücken, ähnlich der ersten Ausführungsform. Zusätzlich kann die Gate-Steuerschaltung 55 aus dem zweiten NMOS-Transistors N52 und dem Widerstand R52 gebildet sein.
[Sechste Ausführungsform]
Eine Konfiguration, in der die Wannensteuerung durch den zweiten und den vierten PMOS-Transistor durchgeführt wird, wurde in der zweiten Ausführungsform, die oben beschriebenen ist, veranschaulicht, jedoch ist die vorliegende Erfindung nicht auf diese Konfiguration beschränkt. Zum Beispiel kann, wie in 8 veranschaulicht ist, ein zweiter PMOS-Transistor, der während eines Normalbetriebs eingeschaltet wird, durch einen Widerstand ersetzt werden. Eine Sensorvorrichtung gemäß einer sechsten Ausführungsform wird unter Bezugnahme auf 8 beschrieben. Hier wird eine Beschreibung für eine Konfiguration, die der der zweiten Ausführungsform ähnlich ist, so weit wie möglich unterlassen. 8 ist ein Schaltplan der Sensorvorrichtung gemäß der sechsten Ausführungsform.
Wie in 8 veranschaulicht ist, ist die Sensorvorrichtung 60 gemäß der sechsten Ausführungsform von der Sensorvorrichtung gemäß der zweiten Ausführungsform dahingehend verschieden, dass der zweite PMOS-Transistor P22 (siehe 4) zur Wannensteuerung durch einen Widerstand R62 ersetzt ist. Das heißt, eine Steuerschaltung 61 enthält eine Last R61, einen ersten und einen zweiten NMOS-Transistor N61 und N62 und einen ersten, einen dritten und einen vierten PMOS-Transistor P61, P63 und P64, ähnlich der Steuerschaltung 21 der zweiten Ausführungsform. Der Widerstand R62 zur Wannensteuerung ist zwischen einer Stromleitung L61 und dem vierten PMOS-Transistor P64 vorgesehen. Ein Widerstandswert des Widerstands R62 ist derart eingestellt, dass er größer als ein Widerstandswert des Hochziehwiderstands einer Host-Vorrichtung wie z. B. einer ECU (die nicht veranschaulicht ist) ist.
Während des Normalbetriebs wird eine Stromversorgungsspannung derart an einen Gate-Anschluss des vierten PMOS-Transistors P64 angelegt, dass ein Gate-Potential des vierten PMOS-Transistors P64 ein Stromversorgungspotential ist. Da der vierte PMOS-Transistor P64 ausgeschaltet wird, sind die Wannenpotentiale des ersten, des dritten und des vierten PMOS-Transistors P61, P63 und P64 über den Widerstand R62 zur Wannensteuerung zu hohen Potentialen festgelegt. Ein Leitungszustand des ersten PMOS-Transistors P61 wird beibehalten und ein Ausschaltzustand des dritten und des vierten PMOS-Transistors P63 und P64 wird beibehalten. Als Ergebnis können die Wannenpotentiale der PMOS-Transistoren P61, P63 und P64 durch den Widerstand R62 und den vierten PMOS-Transistor P64 gesteuert werden, ähnlich der Steuerschaltung 11 der ersten Ausführungsform.
Während der Trennung einer Stromversorgung ist der Gate-Anschluss des vierten PMOS-Transistors P64 über eine Last einer internen LSI-Schaltung 64 mit Masse G63 verbunden. Das Gate-Potential des vierten PMOS-Transistors P64 erreicht ein Massepotential derart, dass der vierte PMOS-Transistor P64 eingeschaltet wird. Da der Widerstandswert des Widerstands R62 hoch eingestellt ist, sind die Wannenpotentiale des ersten, des dritten und des vierten PMOS-Transistors P61, P63 und P64 durch den vierten PMOS-Transistor P64 zu Signalpotentialen festgelegt. Als Ergebnis wird ein Spannungsabfall durch die parasitäre Diode des ersten PMOS-Transistors P61 wie in der ersten Ausführungsform derart beseitigt, dass eine Schwellenwertspannung des ersten PMOS-Transistors P61 steigt und ein Leckstrom während des Abschaltens eines Stroms somit verringert werden kann, ähnlich der zweiten Ausführungsform.
Wie oben beschrieben ist, ist es auch in der sechsten Ausführungsform möglich, das Kriechen eines Stroms von einer Signalleitung L62 zur Stromleitung L61 während der Trennung der Stromversorgung zu unterdrücken, ähnlich der zweiten Ausführungsform. Zusätzlich können die Wannenpotentiale des ersten, des dritten und des vierten PMOS-Transistors P61, P63 und P64 durch den Widerstand R62 und den vierten PMOS-Transistor P64 gesteuert werden.
[Siebte Ausführungsform]
Zusätzlich kann, wie in 9 veranschaulicht ist, ein vierter PMOS-Transistor, der während der Trennung einer Stromversorgung eingeschaltet wird, durch einen Widerstand ersetzt werden. Eine Sensorvorrichtung gemäß einer siebten Ausführungsform wird unter Bezugnahme auf 9 beschrieben. Hier wird eine Beschreibung für eine Konfiguration ähnlich der der zweiten Ausführungsform so weit wie möglich unterlassen. 9 ist ein Schaltplan der Sensorvorrichtung gemäß der siebten Ausführungsform.
Wie in 9 veranschaulicht ist, ist die Sensorvorrichtung 70 gemäß der siebten Ausführungsform von der Sensorvorrichtung gemäß der zweiten Ausführungsform dahingehend verschieden, dass der vierte PMOS-Transistor P24 (siehe 4) zur Wannensteuerung durch einen Widerstand R72 ersetzt ist. Das heißt, eine Steuerschaltung 71 enthält eine Last R71, einen ersten und einen zweiten NMOS-Transistor N71 und N72 und erste bis dritte PMOS-Transistoren P71 bis P73, ähnlich der Steuerschaltung 21 der zweiten Ausführungsform. Der Widerstand R72 zur Wannensteuerung ist zwischen dem zweiten PMOS-Transistor P72 und einer Signalleitung L72 vorgesehen.
Während eines Normalbetriebs ist ein Gate-Anschluss des zweiten PMOS-Transistors P72 durch den zweiten NMOS-Transistor N72 einer Gate-Steuerschaltung 75 derart mit Masse G72 verbunden, dass ein Gate-Potential des zweiten PMOS-Transistors P72 ein Massepotential erreicht. Deshalb sind Wannenpotentiale der ersten bis dritten PMOS-Transistoren P71 bis P73 über den zweiten PMOS-Transistor P72 zu einem Stromversorgungspotential festgelegt. Ein Leitungszustand des ersten und des zweiten PMOS-Transistors P71 und P72 wird gehalten und ein Ausschaltzustand des dritten PMOS-Transistors P73 wird gehalten.
Es ist festzuhalten, dass während des Normalbetriebs der erste und der zweite PMOS-Transistor P71 und P72 derart eingeschaltet werden, dass eine Reihenschaltung der Last R71 und des ersten PMOS-Transistors P71 und eine Reihenschaltung des zweiten PMOS-Transistors P72 und des Widerstands R72 parallel zwischen einer Stromleitung L71 und der Signalleitung L72 gebildet sind. Aus diesem Grund sind Widerstandswerte jedes Elements einer Parallelschaltung, die aus zwei Reihenschaltungen gebildet ist, durch Spannungsteilung zwischen einem Widerstandswert eines kombinierten Widerstands der Parallelschaltung und einem Widerstandswert des Einschaltwiderstands des ersten NMOS-Transistors N71 zum Schaltungsansteuern derart eingestellt, dass sie eine Niederspannungsnorm einer Host-Vorrichtung erfüllen.
Während der Trennung der Stromversorgung wird der zweite PMOS-Transistor P72 derart ausgeschaltet, dass die Wannenpotentiale der ersten bis dritten PMOS-Transistoren P71 bis P73 durch den Widerstand R72 gesteuert werden.
Als Ergebnis können die Wannenpotentiale der jeweiligen PMOS-Transistoren P71 bis P73 durch den zweiten PMOS-Transistor P72 und den Widerstand R72 gesteuert werden, ähnlich der Steuerschaltung 21 der zweiten Ausführungsform.
Wie oben beschrieben ist, ist es auch in der siebten Ausführungsform möglich, ein Kriechen eines Stroms von der Signalleitung L72 zur Stromleitung L71 während der Trennung der Stromversorgung zu unterdrücken, ähnlich der zweiten Ausführungsform. Zusätzlich können die Wannenpotentiale der ersten bis dritten PMOS-Transistoren P71 bis P73 durch den zweiten PMOS-Transistor P72 und den Widerstand R72 gesteuert werden.
[Achte Ausführungsform]
In jeder der oben beschriebenen Ausführungsformen wurde eine Konfiguration beschrieben, in der die Steuerschaltung die Last enthält, jedoch kann die Last aus einem Widerstand gebildet sein oder kann aus einem Transistor gebildet sein. Zum Beispiel kann die Last, wie in 10 veranschaulicht ist, aus einem PMOS-Transistor gebildet sein. Eine Sensorvorrichtung gemäß einer achten Ausführungsform wird unter Bezugnahme auf 10 beschrieben. Hier wird eine Beschreibung für eine Konfiguration ähnlich der der ersten Ausführungsform so weit wie möglich unterlassen. 10 ist ein Schaltplan der Sensorvorrichtung gemäß der achten Ausführungsform.
Wie in 10 veranschaulicht ist, ist die Sensorvorrichtung 80 gemäß der achten Ausführungsform von der Sensorvorrichtung gemäß der ersten Ausführungsform dahingehend verschieden, dass sie einen fünften PMOS-Transistor P85 als eine Last zur Stromanpassung enthält. Das heißt, eine Steuerschaltung 81 enthält einen ersten und einen zweiten NMOS-Transistor N81 und N82 und erste bis dritte PMOS-Transistoren P81 bis P83, ähnlich der Steuerschaltung 11 der ersten Ausführungsform. Zusätzlich enthält die Steuerschaltung 81 den fünften PMOS-Transistor P85 zur Stromanpassung, der zwischen einer Stromleitung L81 und dem ersten PMOS-Transistor P81 vorgesehen ist. Die Last ist aus dem Transistor derart gebildet, dass eine Stromanpassungswirkung verbessert wird.
Der fünfte PMOS-Transistor P85 besitzt einen Ein-/Ausgabe-Anschluss (einen Source-Anschluss), der mit der Stromleitung L81 verbunden ist, und den weiteren Ein-/Ausgabe-Anschluss (den Drain-Anschluss), der mit einem Ein-/Ausgabe-Anschluss des ersten PMOS-Transistors P81 verbunden ist. Eine interne LSI-Schaltung 84 ist mit einem Gate-Anschluss des fünften PMOS-Transistors P85 verbunden und der fünfte PMOS-Transistor P85 wird durch Empfangen eines Steuersignals von der internen LSI-Schaltung 84 angesteuert. Ein Wannenpotential des fünften PMOS-Transistors P85 wird durch den zweiten PMOS-Transistor P82 gesteuert. Deshalb wird es möglich, eine Fläche eines Chips durch gemeinsames Bilden von Wannen der jeweiligen PMOS-Transistoren P81 bis P83 und P85 zu verringern.
Wie oben beschrieben ist, ist es auch in der achten Ausführungsform möglich, ein Kriechen eines Stroms von einer Signalleitung L82 zur Stromleitung L81 während der Trennung einer Stromversorgung zu unterdrücken, ähnlich der ersten Ausführungsform. Zusätzlich kann die Stromanpassungswirkung unter Verwendung des fünften PMOS-Transistors P85 als die Last verbessert werden.
Zusätzlich kann jeder Sensor der vorliegenden Ausführungsform ein Signalpotential aufweisen, das durch eine Hochziehschaltung derart gesteuert wird, dass es einer Signalkanten-Halbbyte-Übertragungsnorm (SENT-Norm) entspricht. Selbst wenn die Stromversorgung in einem Zustand getrennt wird, in dem das Signalpotential immer hochgezogen wird, ohne die Hochziehschaltung zu verwenden, ist es möglich, die Ausgabe des Zwischenpotentials durch Unterdrücken des Kriechens des Stroms von der Signalleitung zur Stromleitung zu verhindern.
Im Vorhergehenden wurden die Ausführungsformen der vorliegenden Erfindung beschrieben, jedoch ist die vorliegende Erfindung nicht auf die oben beschriebenen Ausführungsformen beschränkt und verschieden Änderungen können vorgenommen werden, ohne vom Geist der vorliegenden Erfindung, der in den Ansprüchen beschrieben ist, abzuweichen. Zum Beispiel wurden die oben beschriebenen Ausführungsformen genau beschrieben, um die vorliegende Erfindung in einer leicht verständlichen Weise zu erläutern, und sind nicht notwendigerweise darauf beschränkt, alle beschriebenen Komponenten zu enthalten. Zusätzlich können einige Komponenten einer bestimmten Ausführungsform durch Komponenten einer weiteren Ausführungsform ersetzt werden und können außerdem Komponenten einer weiteren Ausführungsform zu Komponenten einer bestimmten Ausführungsform hinzugefügt werden. Ferner ist es möglich, weitere Komponenten in Bezug auf einige der Komponenten der jeweiligen Ausführungsformen hinzuzufügen, zu löschen und zu ersetzen.
Bezugszeichenliste

10, 20, 30, 40, 50, 60, 70, 80: Sensorvorrichtung
11, 21, 31, 41, 51, 61, 71, 81: Steuerschaltung
14, 24, 34, 44, 54, 64, 74, 84: interne LSI-Schaltung (Erkennungsschaltung)
15, 45, 55, 75: Gate-Steuerschaltung
L11, L21, L31, L41, L51, L61, L71, L81: Stromleitung
L12, L22, L32, L42, L52, L62, L72, L82: Signalleitung
N12, N22, N32, N52, N62, N72, N82: zweiter NMOS-Transistor
P11, P21, P31, P41, P51, P61, P71, P81: erster PMOS-Transistor (erster Transistor)
P12, P22, P32, P42, P52, P72, P82: zweiter PMOS-Transistor (zweiter Transistor)
P13, P23, P33, P43, P63, P73, P83: dritter PMOS-Transistor
P24, P64: vierter PMOS-Transistor
P85: fünfter PMOS-Transistor
R11, R21, R31, R41, R51, R61, R71: Last
R42, R52, R62, R72: Widerstand

ZITATE ENTHALTEN IN DER BESCHREIBUNG
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Zitierte Patentliteratur

JP 2016192838 A [0003]

Claims

Steuerschaltung, die eine Stromversorgungsspannung von einer Stromleitung aufnimmt und ein Ausgangssignal zu einer Signalleitung ausgibt und die Folgendes umfasst: eine Last, die zwischen der Stromleitung und der Signalleitung vorgesehen ist; einen ersten Transistor, der zwischen der Last und der Signalleitung oder zwischen der Strom leitung und der Last vorgesehen ist; einen zweiten Transistor, der zwischen einer Wanne des ersten Transistors und der Stromleitung vorgesehen ist; und eine Gate-Steuerschaltung, die einen Gate-Anschluss des ersten Transistors und einen Gate-Anschluss des zweiten Transistors mit der Signalleitung verbindet und den ersten Transistor und den zweiten Transistor während der Trennung einer Stromversorgung ausschaltet.
Steuerschaltung nach Anspruch 1, wobei die Gate-Steuerschaltung den ersten Transistor während eines Normalbetriebs durch Verbinden des Gate-Anschlusses des ersten Transistors und des Gate-Anschlusses des zweiten Transistors mit Masse und Bringen eines Wannenpotentials des ersten Transistors auf ein Stromversorgungspotential über den zweiten Transistor einschaltet.
Steuerschaltung nach Anspruch 1, wobei der erste Transistor ein erster P-Kanal-Metalloxidhalbleitertransistor (PMOS-Transistor) ist, der zweite Transistor ein zweiter PMOS-Transistor ist, die Gate-Steuerschaltung Folgendes enthält: ein erstes Element, das zwischen einem Verbindungspunkt zwischen einem Gate-Anschluss des ersten PMOS-Transistors und einem Gate-Anschluss des zweiten PMOS-Transistors und Masse vorgesehen ist; und ein zweites Element, das zwischen dem Verbindungspunkt zwischen dem Gate-Anschluss des ersten PMOS-Transistors und dem Gate-Anschluss des zweiten PMOS-Transistors und der Signalleitung vorgesehen ist, und die Gate-Steuerschaltung während eines Normalbetriebs den Gate-Anschluss des ersten PMOS-Transistors und den Gate-Anschluss des zweiten PMOS-Transistors mittels des ersten Elements mit Masse verbindet und während der Trennung der Stromversorgung den Gate-Anschluss des ersten PMOS-Transistors und den Gate-Anschluss des zweiten PMOS-Transistors mittels des zweiten Elements mit der Signalleitung verbindet.
Steuerschaltung nach Anspruch 3, wobei das erste Element ein N-Kanal-Metalloxidhalbleitertransistor (NMOS-Transistor) ist und das zweite Element ein dritter PMOS-Transistor ist, ein Gate-Anschluss des NMOS-Transistors mit der Stromleitung verbunden ist und ein Gate-Anschluss des dritten PMOS-Transistors mit der Stromleitung verbunden ist.
Steuerschaltung nach Anspruch 4, wobei ein Ein-/Ausgabe-Anschluss des zweiten PMOS-Transistors mit der Stromleitung verbunden ist und der weitere Ein-/Ausgabe-Anschluss des zweiten PMOS-Transistors mit einer Wanne des ersten PMOS-Transistors, einer Wanne des zweiten PMOS-Transistors und einer Wanne des dritten PMOS-Transistors verbunden ist.
Steuerschaltung nach Anspruch 5, die ferner einen vierten PMOS-Transistor umfasst, der zwischen einem Verbindungspunkt zwischen der Wanne des ersten PMOS-Transistors und der Wanne des zweiten PMOS-Transistors und der Signalleitung vorgesehen ist, wobei ein Gate-Anschluss des vierten PMOS-Transistors mit der Stromleitung verbunden ist.
Steuerschaltung nach Anspruch 6, wobei ein Ein-/Ausgabe-Anschluss des vierten PMOS-Transistors mit der Wanne des ersten PMOS-Transistors, der Wanne des zweiten PMOS-Transistors, der Wanne des dritten PMOS-Transistors und einer Wanne des vierten PMOS-Transistors verbunden ist und der weitere Ein-/Ausgabe-Anschluss des vierten PMOS-Transistors mit der Signalleitung verbunden ist.
Steuerschaltung nach Anspruch 7, wobei ein beliebiger des zweiten PMOS-Transistors und des vierten PMOS-Transistors durch einen Widerstand ersetzt ist.
Steuerschaltung nach Anspruch 3, wobei das erste Element ein Widerstand ist, das zweite Element ein dritter PMOS-Transistor ist und ein Gate-Anschluss des dritten PMOS-Transistors mit der Stromleitung verbunden ist.
Steuerschaltung nach Anspruch 3, wobei das erste Element ein NMOS-Transistor ist, das zweite Element ein Widerstand ist und ein Gate-Anschluss des NMOS-Transistors mit der Stromleitung verbunden ist.
Steuerschaltung nach Anspruch 1, wobei die Last aus einem Widerstand oder einem Transistor gebildet ist.
Sensorvorrichtung, die Folgendes umfasst: die Steuerschaltung nach einem der Ansprüche 1 bis 11 und eine Erkennungsschaltung, die ein Steuersignal gemäß einer physikalischen Größe zur Steuerschaltung ausgibt.