JP2016054542A - 差動出力回路および半導体装置 - Google Patents
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Description
図1は、第1の実施形態に係る差動出力回路の回路図である。図1において、差動出力回路は、レギュレータRG1、RG2、バッファ回路BUF1、BUF2、出力端子OUT、OUTB、電流源I1、NMOSトランジスタMN1〜MN6、抵抗素子R1〜R4を備える。
図3は、第1の実施形態に係る差動出力回路の変形例1の回路図である。図3において、図1と同一の符号は同一物を示し、その説明を省略する。NMOSトランジスタMN3、MN4は、バックゲートを共通とし、抵抗素子R10を介してNMOSトランジスタMN1、MN2のバックゲートに接続し、抵抗素子R11、R12をそれぞれ介してNMOSトランジスタMN3、MN4のそれぞれのソースに接続する。
図5は、第1の実施形態に係る差動出力回路の変形例2の回路図である。図5において、図1と同一の符号は同一物を示し、その説明を省略する。抵抗素子R15は、一端を電源VDDMに接続し、他端をNMOSトランジスタMN3、MN4のゲートに接続する。PMOSトランジスタMP2は、ゲートを電源VDDMに接続し、ソースをノードN2に接続し、ドレインおよびバックゲートをNMOSトランジスタMN3、MN4のゲートに接続する。
図6は、第1の実施形態に係る差動出力回路の変形例3の回路図である。図6において、図1と同一の符号は同一物を示し、その説明を省略する。分圧回路10aは、図1に示す分圧回路10に対し、PMOSトランジスタMP3、MP4、抵抗素子R5、R6をさらに備え、図1の抵抗素子R3に替えて直列接続された抵抗素子R3a、R3bを備える。
図7は、第1の実施形態に係る差動出力回路の変形例4の回路図である。図7において、図6と同一の符号は同一物を示し、その説明を省略する。分圧回路10bは、図6に示す分圧回路10aに対し、PMOSトランジスタMP5、抵抗素子R7をさらに備え、図6の抵抗素子R4に替えて直列接続された抵抗素子R4a、R4bを備える。また、NMOSトランジスタMN5のゲートとNMOSトランジスタMN6のゲートとの間に切替回路11を備える。
図9は、第1の実施形態に係る差動出力回路の変形例5の回路図である。図9において、図1と同一の符号は同一物を示し、その説明を省略する。図9に示す差動出力回路は、図1に対し、NMOSトランジスタMN1(MN2)のゲートとバッファ回路BUF1(BUF2)の出力との間に容量素子C1(C2)を備える。また、NMOSトランジスタMN1(MN2)のゲートと電源VDDLとの間に抵抗素子R8(R9)を備える。
図10は、第1の実施形態に係る差動出力回路の変形例6の回路図である。図10において、図9と同一の符号は同一物を示し、その説明を省略する。図10に示す差動出力回路は、レギュレータRG1を廃し、電源VDDMが外部から直接与えられる。このような構成であっても、前述のように各トランジスタの耐圧を確保することが可能となる。
次に、差動出力回路に用いられる受信検知回路について説明する。図11は、第2の実施形態に係る差動出力回路の回路図である。図11において、図6と同一の符号は同一物を示し、その説明を省略する。図11に示す差動出力回路は、分圧回路10d、受信検知回路21をさらに備える。CML回路20は、第1の実施形態に係る差動出力回路と同様のオープンドレインのCML(Current Mode Logic)回路であることが好ましいが、CML回路20内のトランジスタの耐圧が所望の条件を満たすならばこれらに限定されるものではない。
次に、差動出力回路に用いられる静電保護回路について説明する。図12は、第3の実施形態に係る差動出力回路の回路図である。図12において、図11と同一の符号は、同一物を示し、その説明を省略する。図12に示す差動出力回路は、静電保護回路22a、22bをさらに備える。静電保護回路22a、22bは、アノードAをそれぞれ出力端子OUT、OUTBに接続し、カソードKを接地し、トリガゲートTGをノードN2に接続する。
次に、差動出力回路に用いられる終端回路について説明する。図14は、差動出力回路が用いられる伝送システムの構成を示す図である。図14において、伝送システムは、送信部50、差動伝送路53、受信部54を備える。送信部50は、差動出力回路51、差動終端回路52を備える。受信部54は、抵抗素子R51、R52、差動受信回路55を備える。ここで差動出力回路51は、上述の実施形態1〜3で説明したような差動出力回路である。
次に、差動出力回路の他の実施形態について説明する。図23は、第5の実施形態に係る差動出力回路の回路図である。図23において、図5と同一の符号は同一物を示し、その説明を省略する。図23に示す差動出力回路は、図5における分圧回路10、PMOSトランジスタMP2、抵抗素子R15を廃し、制御回路61、NMOSトランジスタMN71、MN72、PMOSトランジスタMP71〜MP73、抵抗素子R71、R72を備える。
11 切替回路
20 CML回路
21 受信検知回路
22a、22b 静電保護回路
50 送信部
51 差動出力回路
52 差動終端回路
53 差動伝送路
54 受信部
55 差動受信回路
60 終端回路
61、61a、61b、61c、61d、61e 制御回路
62 電圧供給回路
63、63a、63b 分圧回路
64 負荷回路
65 電位緩和回路
66 BG電圧供給回路
BUF1、BUF2 バッファ回路
C1、C2 容量素子
D21、D22 ダイオード
DNW1、DNW2 分離用ウェル
I1 電流源
INV1、INV2 インバータ回路
MN1〜MN8、MN10〜MN23、MN61〜MN63、MN71、MN72 NMOSトランジスタ
MP1〜MP5、MP10〜MP20、MP61、MP71〜MP73 PMOSトランジスタ
NAND1 NAND回路
OUT、OUTB 出力端子
P−sub 基板
PW1〜PW4 P型ウェル
Q21 PNPトランジスタ
Q22 NPNトランジスタ
R1〜R12、R15、R3a、R3b、R4a、R4b、R51、R52、R71〜R75 抵抗素子
RG1、RG2 レギュレータ
Claims (18)
- 互いに逆相となる入力信号をそれぞれ受ける第1および第2のトランジスタと、
前記第1および第2のトランジスタのソースを共通に接続する電流源と、
前記第1および第2のトランジスタにそれぞれカスコード接続される、前記第1および第2のトランジスタと同一の導電型である第3および第4のトランジスタと、
前記第3および第4のトランジスタのそれぞれのドレインに接続される第1および第2の出力端子と、
前記第1〜第4のトランジスタを形成する拡散領域の下部に配され、前記第1および第2の出力端子のそれぞれの電位の中間電位が供給される、前記第1〜第4のトランジスタと同一の導電型の分離用ウェルと、
を備える半導体装置。 - 前記分離用ウェルは、前記第1および第2のトランジスタを形成する第1のウェルと前記第3および第4のトランジスタを形成する第2のウェルとを分離する構造を有する請求項1記載の半導体装置。
- 前記第1および第2のウェル間に接続される第1の抵抗素子をさらに含む請求項2記載の半導体装置。
- 前記第2のウェルと前記第3および第4のトランジスタのそれぞれのソースとの間に接続される第2および第3の抵抗素子をさらに含む請求項3記載の半導体装置。
- 前記中間電位を分圧して前記第3および第4のトランジスタのゲートに供給する分圧回路をさらに備える請求項1または4記載の半導体装置。
- 2つの出力端子と、
前記2つの出力端子を駆動する、オープンドレインのCML回路と、
前記2つの出力端子のそれぞれの電位の中間電位を一端に受け、複数の縦積のトランジスタを含んで構成される受信検知回路と、
前記2つの出力端子のそれぞれの電位の中間電位を分圧して出力する分圧回路と、
を備え、
前記複数の縦積のトランジスタの内、接地側のトランジスタは、受信検知を行うか否かを制御する検知許可信号をゲートに受けると共にソースから受信検知信号を出力し、他のトランジスタは、前記分圧回路の出力電圧をゲートに受ける差動出力回路。 - 前記分圧回路は、前記2つの出力端子のいずれかの電位が所定の範囲にある場合に分圧比を変更するように構成される請求項6記載の差動出力回路。
- 2つの出力端子と、
前記2つの出力端子を駆動する、オープンドレインのCML回路と、
前記2つの出力端子のそれぞれと接地間に接続され、複数の縦積のトランジスタを含んで構成される2つの静電保護回路と、
前記2つの出力端子のそれぞれの電位の中間電位を分圧して出力する分圧回路と、
を備え、
前記複数の縦積のトランジスタの内、接地側のトランジスタは、ゲートを接地し、他のトランジスタは、前記分圧回路の出力電圧を分圧した電位をゲートに受ける差動出力回路。 - 前記静電保護回路は、前記出力端子と接地間に接続されるサイリスタを含み、前記縦積のトランジスタの内、接地側から最も遠い側のトランジスタのドレイン電圧に基づいて前記サイリスタの開閉が制御される請求項8記載の差動出力回路。
- 前記分圧回路は、前記2つの出力端子のいずれかの電位が所定の範囲にある場合に分圧比を変更するように構成される請求項8記載の差動出力回路。
- 2つの出力端子と、
前記2つの出力端子を駆動する、オープンドレインのCML回路と、
前記2つの出力端子間に接続され、終端抵抗およびスイッチ素子の直列回路で構成される終端回路と、
前記2つの出力端子のそれぞれの電位の中間電位を電源とする複数の縦積のトランジスタを含み、前記複数の縦積のトランジスタの内、接地側のトランジスタは、前記スイッチ素子の開閉の制御信号をゲートに受け、他のトランジスタは、前記2つの出力端子のそれぞれの電位の中間電位を分圧した電位をゲートに受け、前記他のトランジスタの内、接地側から最も遠い側のトランジスタのドレイン電圧に基づいて前記スイッチ素子の開閉を制御する制御回路と、
を備える差動出力回路。 - 前記制御回路は、
前記中間電位を取り出して出力する電源供給回路と、
一端を前記電源供給回路の出力に接続し、他端を前記スイッチ素子の制御端に接続する負荷回路と、
前記負荷回路の一端または他端の電位を分圧して出力する分圧回路と、
を備え、
前記複数の縦積のトランジスタは、一端を前記負荷回路の他端に接続し、他端を接地し、他のトランジスタは、ゲートに前記分圧回路の出力信号を受ける請求項11記載の差動出力回路。 - 前記複数の縦積のトランジスタの一端と前記負荷回路の他端との間に電位差を発生する電位緩和回路をさらに備える請求項12記載の差動出力回路。
- 前記スイッチ素子は、バックゲートに前記中間電位が与えられるMOSトランジスタで構成される請求項11記載の差動出力回路。
- 互いに逆相となる入力信号をそれぞれ受ける第1および第2のトランジスタを含む差動対と、
前記第1および第2のトランジスタにそれぞれカスコード接続される、前記第1および第2のトランジスタと同一の導電型である第3および第4のトランジスタと、
前記差動対における電流源を構成する、前記第1および第2のトランジスタと同一の導電型である第5のトランジスタと、
前記第3および第4のトランジスタのそれぞれのドレインに接続される第1および第2の出力端子と、
前記第1〜第5のトランジスタのそれぞれのゲート・ドレイン間を導通可能に接続される第1〜第5の導通素子と、
2つの前記入力信号をそれぞれ前記第1および第2のトランジスタのそれぞれのゲートに供給する2つのバッファ回路と、
第1の電源電圧を降圧して第2の電源電圧として前記2つのバッファ回路に供給する電源供給回路と、
を備え、
前記第1〜第5の導通素子は、少なくとも前記第1の電源電圧が供給されない場合において導通状態とされる差動出力回路。 - 前記2つの出力端子のそれぞれの電位の中間電位を電源とする複数の縦積のトランジスタを含み、前記複数の縦積のトランジスタの内、接地側のトランジスタは、前記第1の電源電圧をゲートに受け、他のトランジスタは、前記2つの出力端子のそれぞれの電位の中間電位を分圧した電位をゲートに受け、前記他のトランジスタの内、接地側から最も遠い側のトランジスタのドレイン電圧に基づいて前記第1および第2の導通素子の導通状態を制御する制御回路をさらに備える請求項15記載の差動出力回路。
- 前記第3および第4のトランジスタのそれぞれのゲートと前記第1の電源電圧との間に接続される第1および第2の抵抗素子を備え、
前記第1〜第5の導通素子は、前記第1の電源電圧が供給されない場合にオンとされるMOSトランジスタでそれぞれ構成される請求項16記載の差動出力回路。 - 前記第3および第4のトランジスタのそれぞれのゲートと前記第1の電源電圧との間に接続される第1および第2の抵抗素子を備え、
前記第3および第4の導通素子は、前記第1の電源電圧が供給されない場合にオンとされるMOSトランジスタでそれぞれ構成され、
前記第1、第2、第5の導通素子は、それぞれ抵抗素子で構成される請求項16記載の差動出力回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015231707A JP6042962B2 (ja) | 2015-11-27 | 2015-11-27 | 差動出力回路および半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012194261A Division JP5848679B2 (ja) | 2012-09-04 | 2012-09-04 | 差動出力回路および半導体装置 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2016219742A Division JP6251355B2 (ja) | 2016-11-10 | 2016-11-10 | 差動出力回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2016054542A true JP2016054542A (ja) | 2016-04-14 |
JP6042962B2 JP6042962B2 (ja) | 2016-12-14 |
Family
ID=55745342
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2015231707A Active JP6042962B2 (ja) | 2015-11-27 | 2015-11-27 | 差動出力回路および半導体装置 |
Country Status (1)
Country | Link |
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JP (1) | JP6042962B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2021171482A1 (ja) * | 2020-02-27 | 2021-09-02 | 株式会社ソシオネクスト | 出力回路、送信回路及び半導体集積回路 |
JPWO2020080004A1 (ja) * | 2018-10-18 | 2021-09-24 | 日立Astemo株式会社 | 制御回路及びセンサ装置 |
Citations (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11307652A (ja) * | 1998-04-23 | 1999-11-05 | Denso Corp | 論理演算回路 |
JP2005286683A (ja) * | 2004-03-30 | 2005-10-13 | Nec Electronics Corp | データ出力回路 |
JP2007096266A (ja) * | 2005-08-31 | 2007-04-12 | Seiko Epson Corp | 集積回路装置及び電子機器 |
JP2007174030A (ja) * | 2005-12-20 | 2007-07-05 | Renesas Technology Corp | 半導体装置と信号伝達システム |
JP2008010542A (ja) * | 2006-06-28 | 2008-01-17 | Kanji Otsuka | 静電気放電保護回路および終端抵抗回路 |
JP2009171403A (ja) * | 2008-01-18 | 2009-07-30 | Rohm Co Ltd | 差動トランスミッタ |
WO2009131215A1 (ja) * | 2008-04-25 | 2009-10-29 | 日本電気株式会社 | ドライバー回路 |
JP2010153798A (ja) * | 2008-12-23 | 2010-07-08 | Internatl Business Mach Corp <Ibm> | 静電気放電シリコン制御整流器構造のための設計構造体及び方法 |
JP2010233140A (ja) * | 2009-03-30 | 2010-10-14 | Hitachi Ltd | 半導体集積回路装置 |
JP2010283499A (ja) * | 2009-06-03 | 2010-12-16 | Renesas Electronics Corp | ドライバ回路 |
JP2011040521A (ja) * | 2009-08-10 | 2011-02-24 | Asahi Kasei Electronics Co Ltd | 保護回路 |
JP2012156763A (ja) * | 2011-01-26 | 2012-08-16 | Hitachi Ltd | 送信回路 |
-
2015
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Patent Citations (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11307652A (ja) * | 1998-04-23 | 1999-11-05 | Denso Corp | 論理演算回路 |
JP2005286683A (ja) * | 2004-03-30 | 2005-10-13 | Nec Electronics Corp | データ出力回路 |
JP2007096266A (ja) * | 2005-08-31 | 2007-04-12 | Seiko Epson Corp | 集積回路装置及び電子機器 |
JP2007174030A (ja) * | 2005-12-20 | 2007-07-05 | Renesas Technology Corp | 半導体装置と信号伝達システム |
JP2008010542A (ja) * | 2006-06-28 | 2008-01-17 | Kanji Otsuka | 静電気放電保護回路および終端抵抗回路 |
JP2009171403A (ja) * | 2008-01-18 | 2009-07-30 | Rohm Co Ltd | 差動トランスミッタ |
WO2009131215A1 (ja) * | 2008-04-25 | 2009-10-29 | 日本電気株式会社 | ドライバー回路 |
JP2010153798A (ja) * | 2008-12-23 | 2010-07-08 | Internatl Business Mach Corp <Ibm> | 静電気放電シリコン制御整流器構造のための設計構造体及び方法 |
JP2010233140A (ja) * | 2009-03-30 | 2010-10-14 | Hitachi Ltd | 半導体集積回路装置 |
JP2010283499A (ja) * | 2009-06-03 | 2010-12-16 | Renesas Electronics Corp | ドライバ回路 |
JP2011040521A (ja) * | 2009-08-10 | 2011-02-24 | Asahi Kasei Electronics Co Ltd | 保護回路 |
JP2012156763A (ja) * | 2011-01-26 | 2012-08-16 | Hitachi Ltd | 送信回路 |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPWO2020080004A1 (ja) * | 2018-10-18 | 2021-09-24 | 日立Astemo株式会社 | 制御回路及びセンサ装置 |
JP7062079B2 (ja) | 2018-10-18 | 2022-05-02 | 日立Astemo株式会社 | 制御回路及びセンサ装置 |
WO2021171482A1 (ja) * | 2020-02-27 | 2021-09-02 | 株式会社ソシオネクスト | 出力回路、送信回路及び半導体集積回路 |
US11791820B2 (en) | 2020-02-27 | 2023-10-17 | Socionext Inc. | Output circuit, transmission circuit, and semiconductor integrated circuit |
Also Published As
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Date | Code | Title | Description |
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A977 | Report on retrieval |
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