WO2021171482A1 - 出力回路、送信回路及び半導体集積回路 - Google Patents

出力回路、送信回路及び半導体集積回路 Download PDF

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power supply
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拓実 舟山
晶詳 松田
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株式会社ソシオネクスト
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    • H03K17/08142—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the output circuit in field-effect transistor switches

Definitions

  • the present invention relates to an output circuit, a transmission circuit and a semiconductor integrated circuit.
  • Patent Document 1 describes a first MIMO transistor and a second MIMO transistor connected in series between a high-potential side power supply and an output node, and a first NMOS transistor and a first NMOS transistor connected in series between a low-potential side power supply and an output node.
  • An output circuit having a 2NMOS transistor is disclosed.
  • the first epitaxial transistor is connected to the high potential side power supply side, and the second epitaxial transistor is connected to the output node side.
  • the first NMOS transistor is connected to the low potential side power supply side, and the second NMOS transistor is connected to the output node side.
  • the first capacitive coupling includes a first terminal and a second terminal, the first terminal is connected to the gate terminal of the first MIMO transistor, and the second terminal is connected to the gate terminal of the second MIMO transistor or the gate terminal of the second NMOS transistor. Connected, it controls the capacitive coupling between the first and second terminals based on the potential of the gate terminal of the first MIMO transistor.
  • the second capacitive coupling includes a third terminal and a fourth terminal, the third terminal is connected to the gate terminal of the first NMOS transistor, and the fourth terminal is connected to the gate terminal of the second NMOS transistor or the gate terminal of the second MIMO transistor. Connected, it controls the capacitive coupling between the 3rd and 4th terminals based on the potential of the gate terminal of the 1st NMOS transistor.
  • the transistor may be destroyed.
  • An object of the present invention is to prevent a voltage higher than the withstand voltage of the transistor from being applied to the transistor at the start of power down.
  • the output circuit is provided between the first power supply line having the first power supply potential and the first intermediate node, and the first conductive type first input transistor to which the first input signal is supplied to the gate. And a second input signal provided between the second intermediate node and the second power supply line having the second power supply potential, and the gate is supplied with a second input signal having the same logic as the first input signal.
  • a first which is provided between the second conductive input transistor of 2 and the first intermediate node and the output node, and has an intermediate potential between the first power supply potential and the second power supply potential at the gate.
  • FIG. 1 is a diagram showing a configuration example of a semiconductor integrated circuit according to the present embodiment.
  • FIG. 2 is a circuit diagram showing a configuration example of a driver according to the present embodiment.
  • FIG. 3 is a circuit diagram showing a configuration example of a driver having one 1.65 V power supply.
  • FIG. 4 is a timing chart showing the voltage of the power down signal and the voltage of the intermediate node.
  • FIG. 5 is a circuit diagram showing a configuration example of a 1.65V power supply.
  • FIG. 6 is a circuit diagram showing another configuration example of the 1.65V power supply.
  • FIG. 1 is a diagram showing a configuration example of the semiconductor integrated circuit 100 according to the present embodiment.
  • the semiconductor integrated circuit 100 has an internal circuit 101 and a transmission circuit 102.
  • the internal circuit 101 outputs an input signal DT1 for transmission and a power-down signal PD indicating power-down.
  • the input signal DT1 is, for example, a binary signal having a voltage in the range of 0V to 1.8V.
  • the power-down signal PD is, for example, a high level in the power-down mode and a low level in the normal mode.
  • the transmission circuit 102 receives the input signal DT1 and the power-down signal PD.
  • the transmission circuit 102 includes a level conversion circuit 111, a level conversion circuit 112, an inverter 113, a level conversion circuit 114a, a level conversion circuit 114b, a driver 115a, and a driver 115b.
  • the level conversion circuit 111 logically inverts and converts the level of the power-down signal PD, and outputs the power-down signal PD1 to the drivers 115a and 115b.
  • the power-down signal PD1 is a signal whose logic is inverted and the level is converted with respect to the power-down signal PD.
  • the power-down signal PD is, for example, a binary signal having a voltage in the range of 0V to 0.9V.
  • the power-down signal PD1 is, for example, a binary signal having a voltage in the range of 0V to 1.8V.
  • the level conversion circuit 112 logically inverts the power-down signal PD1 and converts the level, and outputs the power-down signal PD2 to the drivers 115a and 115b.
  • the power-down signal PD2 is a signal whose logic is inverted and the level is converted with respect to the power-down signal PD1. Due to the level conversion circuit 112, the power-down signal PD2 becomes a signal slightly delayed from the power-down signal PD1.
  • the rise time t2 of the power-down signal PD2 is a time slightly later than the fall time t1 of the power-down signal PD1.
  • the power-down signal PD1 is, for example, a binary signal having a voltage in the range of 0V to 1.8V.
  • the power-down signal PD2 is, for example, a binary signal having a voltage in the range of 1.8V to 3.3V. In the power-down mode, the power-down signal PD1 is at a low level and the power-down signal PD2 is at a high level. In the normal mode, the power-down signal PD1 is at a high level and the power-down signal PD2 is at a low level.
  • the level conversion circuit 114a receives the input signal DT1 and outputs the input signal DT2 whose level is converted and the logic is the same with respect to the input signal DT1.
  • the input signal DT1 is, for example, a binary signal having a voltage in the range of 0V to 1.8V.
  • the input signal DT2 is, for example, a binary signal having a voltage in the range of 1.8V to 3.3V.
  • the driver 115a is an output circuit and has an input node IN1, an input node IN2, and an output node OUT.
  • the input node IN1 of the driver 115a receives the input signal DT1.
  • the input node IN2 of the driver 115a receives the input signal DT2.
  • the output node OUT of the driver 115a outputs an output signal whose logic is inverted with respect to the input signals DT1 and DT2. Details of the driver 115a will be described later with reference to FIG.
  • the inverter 113 receives the input signal DT1 and outputs the input signal DT3 which is the logical inversion of the input signal DT1.
  • the level conversion circuit 114b receives the input signal DT3 and outputs the input signal DT4 whose level is converted and the logic is the same with respect to the input signal DT3.
  • the input signal DT3 is, for example, a binary signal having a voltage in the range of 0V to 1.8V.
  • the input signal DT4 is, for example, a binary signal having a voltage in the range of 1.8V to 3.3V.
  • the driver 115b is an output circuit and has an input node IN1, an input node IN2, and an output node OUT.
  • the input node IN1 of the driver 115b receives the input signal DT3.
  • the input node IN2 of the driver 115b receives the input signal DT4.
  • the output node OUT of the driver 115b outputs an output signal whose logic is inverted with respect to the input signals DT3 and DT4.
  • the output signal of the output node OUT of the driver 115a and the output signal of the output node OUT of the driver 115b are differential signals whose phases are mutually inverted.
  • the configuration of the driver 115b is the same as the configuration of the driver 115a.
  • the output node OUT of the driver 115a and the output node OUT of the driver 115b are connected to both ends of the terminating resistor 104 via the cable 103.
  • the transmission circuit 102 transmits a differential signal via the cable 103.
  • the transmission circuit 102 may transmit a single-ended signal instead of the differential signal.
  • FIG. 2 is a circuit diagram showing a configuration example of the driver 115a according to the present embodiment.
  • the driver 115b also has the same configuration as the driver 115a, but the configuration of the driver 115a will be described as an example.
  • the driver 115a has a 3.3V power supply 201, a 1.65V power supply 202a, 202b, buffers 203a, 203b, n-channel field effect transistors 204a, 205a, 206b, and p-channel field effect transistors 204b, 205b, 206a. ..
  • the n-channel field-effect transistors 204a, 205a and 206b are conductive field-effect transistors that are different from the p-channel field-effect transistors 204b, 205b and 206a.
  • the n-channel field-effect transistors 204a, 205a, 206b and the p-channel field-effect transistors 204b, 205b, 206a each have a withstand voltage of 1.8 V.
  • the n-channel field-effect transistors 204a, 205a, 206b and the p-channel field-effect transistors 204b, 205b, 206a when a voltage higher than 1.8 V is applied to each of the n-channel field-effect transistors 204a, 205a, 206b and the p-channel field-effect transistors 204b, 205b, 206a, the n-channel field-effect transistors 204a, 205a, 206b and p.
  • the channel field effect transistors 204b, 205b, 206a may be destroyed.
  • the n-channel field-effect transistors 204a, 205a, 206b and the p-channel field-effect transistors 204b, 205b, 206a By preventing a voltage higher than 1.8 V from being applied to each of the n-channel field-effect transistors 204a, 205a, 206b and the p-channel field-effect transistors 204b, 205b, 206a, the n-channel field-effect transistors 204a, 205a, 206b and Prevents destruction of the p-channel field effect transistors 204b, 205b, 206a.
  • the 3.3V power supply 201 is connected between the reference potential line 207 and the 3.3V line 208, and supplies 3.3V to the 3.3V line 208.
  • the 3.3V line is a power supply line having a power supply potential of 3.3V.
  • the reference potential line 207 is a power supply line having a reference potential.
  • the reference potential is, for example, the ground potential (power potential of 0 V). 3.3V is higher than the reference potential.
  • the 1.65V power supply 202a is a voltage generation circuit, which is connected between the reference potential line 207 and the intermediate node N2a, generates a clipping voltage of 1.65V, and supplies a clipping voltage of 1.65V to the intermediate node N2a. ..
  • the 1.65V power supply 202b is a voltage generation circuit, which is connected between the reference potential line 207 and the intermediate node N2b, generates a clipping voltage of 1.65V, and supplies a clipping voltage of 1.65V to the intermediate node N2b. ..
  • the 1.65V clip voltage supplied by the 1.65V power supply 202b is the same as the 1.65V clip voltage supplied by the 1.65V power supply 202a.
  • the clip voltage of 1.65V is an intermediate potential between 3.3V of the 3.3V line 208 and 0V of the reference potential line 207.
  • the p-channel field effect transistor 204b is an input transistor, the source is connected to the 3.3V line 208, the gate is connected to the input node IN2 via the buffer 203b, and the drain is connected to the intermediate node N1b.
  • the input signal DT2 is supplied to the gate of the p-channel field effect transistor 204b via the buffer 203b.
  • the buffer 203b supplies the input signal DT2 in the range of 1.8V to 3.3V to the gate of the p-channel field effect transistor 204b.
  • the n-channel field effect transistor 204a is an input transistor, the source is connected to the reference potential line 207, the gate is connected to the input node IN1 via the buffer 203a, and the drain is connected to the intermediate node N1a.
  • the input signal DT1 is supplied to the gate of the n-channel field effect transistor 204a via the buffer 203a.
  • the buffer 203a supplies the input signal DT1 in the range of 0V to 1.8V to the gate of the n-channel field effect transistor 204a.
  • the input signal DT1 is a voltage in the range of 0V to 1.8V.
  • the input signal DT2 is a voltage in the range of 1.8V to 3.3V.
  • the input signal DT2 has a voltage in a lower range, a voltage in a different range, and the same logic with respect to the input signal DT1. That is, when the input signal DT1 is at a high level (1.8V), the input signal DT2 is also at a high level (3.3V). When the input signal DT1 is low level (0V), the input signal DT2 is also low level (1.8V).
  • the p-channel field effect transistor 205b is a cascode transistor, the source is connected to the intermediate node N1b, the gate is connected to the intermediate node N2b, and the drain is connected to the output node OUT.
  • the 3.3V power supply 202b supplies a clip voltage of 1.65V to the gate of the p-channel field effect transistor 205b.
  • the n-channel field effect transistor 205a is a cascode transistor, the source is connected to the intermediate node N1a, the gate is connected to the intermediate node N2a, and the drain is connected to the output node OUT.
  • the 3.3V power supply 202a supplies a clip voltage of 1.65V to the gate of the n-channel field effect transistor 205a.
  • the n-channel field effect transistor 206b is a switch transistor, the source is connected to the intermediate node N1b, and the drain is connected to the intermediate node N2b.
  • the gate of the n-channel field effect transistor 206b receives the power-down signal PD2.
  • the power-down signal PD2 is a binary signal having a voltage in the range of 1.8V to 3.3V.
  • the power-down signal PD2 has a high level (3.3V) in the power-down mode and a low level (1.8V) in the normal mode.
  • the p-channel field effect transistor 206a is a switch transistor, the source is connected to the intermediate node N2a, and the drain is connected to the intermediate node N1a.
  • the gate of the p-channel field effect transistor 206a receives the power-down signal PD1.
  • the power-down signal PD1 is a binary signal having a voltage in the range of 0V to 1.8V.
  • the power-down signal PD1 has a low level (0V) in the power-down mode and a high level (1.8V) in the normal mode.
  • the drain of the n-channel field-effect transistor 206b and the source of the p-channel field-effect transistor 206a are electrically connected via the 1.65V power supply 202b and the 1.65V power supply 202a.
  • the operation of the normal mode will be explained.
  • the power-down signal PD1 becomes high level and the power-down signal PD2 becomes low level.
  • the p-channel effect transistor 206a and the n-channel field effect transistor 206b are turned off.
  • the gate of the p-channel field effect transistor 204b receives the input signal DT2.
  • the gate of the n-channel field effect transistor 204a inputs the input signal DT1.
  • the input signal DT1 When the input signal DT1 is low level, the input signal DT2 is also low level.
  • the p-channel field-effect transistor 204b is turned on and the n-channel field-effect transistor 204a is turned off. Then, the voltage of the output node OUT becomes a high level.
  • the input signal DT1 When the input signal DT1 is at a high level, the input signal DT2 is also at a high level.
  • the p-channel field-effect transistor 204b is turned off and the n-channel field-effect transistor 204a is turned on. Then, the voltage of the output node OUT becomes low level.
  • the driver 115a outputs a logically inverted signal to the input signals DT1 and DT2 from the output terminal OUT.
  • the operation of the power down mode will be described.
  • the power-down signal PD1 becomes low level and the power-down signal PD2 becomes high level.
  • the p-channel effect transistor 206a and the n-channel field effect transistor 206b are turned on.
  • the internal circuit 101 fixes the gate voltage of the p-channel field-effect transistor 204b at a high level and the gate voltage of the n-channel field-effect transistor 204a at a low level.
  • the p-channel field-effect transistor 204b and the n-channel field-effect transistor 204a are turned off. As a result, no current flows, so that power consumption can be reduced in the power-down mode.
  • the 1.65V power supply 202b applies 1.65V to the intermediate node N1b via the n-channel field effect transistor 206b. As a result, it is possible to prevent a voltage higher than 1.8 V from being applied to each of the p-channel field effect transistors 204b and 205b, and to prevent the p-channel field effect transistors 204b and 205b from being destroyed.
  • the 1.65V power supply 202a applies 1.65V to the intermediate node N1a via the p-channel field effect transistor 206a. As a result, it is possible to prevent a voltage higher than 1.8 V from being applied to each of the n-channel field effect transistors 204a and 205a, and to prevent the n-channel field effect transistors 204a and 205a from being destroyed.
  • the driver 115a has two 1.65V power supplies 202a and 202b. This prevents spike noise higher than 1.8 V from being applied to each of the p-channel field effect transistors 204b and 205b and the n-channel field effect transistors 204a and 205a when switching from the normal mode to the power down mode. Can be done. In order to explain this effect, a problem when the driver 115a has one 1.65V power supply 202 will be described with reference to FIGS. 3 and 4.
  • FIG. 3 is a circuit diagram showing a configuration example of a driver 115a having one 1.65V power supply 202.
  • the driver 115a of FIG. 3 is provided with one 1.65V power supply 202 instead of the two 1.65V power supplies 202a and 202b for the driver 115a of FIG.
  • the 1.65V power supply 202 supplies 1.65V to the intermediate node N2.
  • the drain of the n-channel field-effect transistor 206b and the gate of the p-channel field-effect transistor 205b are connected to the intermediate node N2.
  • the source of the p-channel field-effect transistor 206a and the gate of the n-channel field-effect transistor 205a are connected to the intermediate node N2.
  • FIG. 4 is a timing chart showing the voltage of the power-down signals PD1 and PD2 and the voltage of the intermediate node N2.
  • the power-down signal PD1 is at a high level
  • the power-down signal PD2 is at a low level.
  • the p-channel field-effect transistor 206a and the n-channel field-effect transistor 206b are turned off.
  • the 1.65V power supply 202 applies 1.65V to the intermediate node N2.
  • the power down signal PD1 transitions from high level to low level, and at time t2, the power down signal PD2 transitions from low level to high level. After time t2, the power down mode is set.
  • the level conversion circuit 112 generates a power-down signal PD2 based on the power-down signal PD1. Therefore, the rise time t2 of the power-down signal PD2 is slightly delayed from the fall time t1 of the power-down signal PD1.
  • the p-channel field effect transistor 206a changes from the off state to the on state.
  • the intermediate node N1a is 0.3V and the intermediate node N1b is 2.8V. Since the intermediate node N1a is 0.3V, when the p-channel field effect transistor 206a is turned on, a spike noise of 0.3V is generated in the intermediate node N2.
  • 0.3V spike noise of the intermediate node N2 is applied to the drain of the n-channel field effect transistor 206b.
  • 2.8V of the intermediate node N1b is applied to the source of the n-channel field effect transistor 206b.
  • the spike noise of 0.3 V of the intermediate node N2 is applied to the gate of the p-channel field effect transistor 205b.
  • 2.8V of the intermediate node N1b is applied to the source of the p-channel field effect transistor 205b.
  • the n-channel field effect transistor 206b changes from the off state to the on state.
  • the p-channel field-effect transistor 206a and the n-channel field-effect transistor 206b change from an off state to an on state at different timings when the power is down.
  • the intermediate node N1a is 0.3V and the intermediate node N1b is 2.8V. Since the intermediate node N1b is 2.8V, when the n-channel field effect transistor 206b is turned on, spike noise of 2.8V is generated in the intermediate node N2.
  • 2.8V spike noise of the intermediate node N2 is applied to the source of the p-channel field effect transistor 206a.
  • 0.3V of the intermediate node N1a is applied to the drain of the p-channel field effect transistor 206a.
  • 2.8 V spike noise of the intermediate node N2 is applied to the gate of the n-channel field effect transistor 205a.
  • 0.3V of the intermediate node N1a is applied to the source of the n-channel field effect transistor 205a.
  • the driver 105a of FIG. 2 can solve the problem caused by the spike noise described above.
  • the effect of the driver 105a of FIG. 2 having two 1.65V power supplies 202a and 202b will be described.
  • a spike noise of 0.3V is generated at the intermediate node N2a.
  • the intermediate node N2a is not directly connected to the intermediate node N2b, but is connected to the intermediate node N2b via the 1.65V power supplies 202a and 202b. Therefore, it is possible to prevent the spike noise of 0.3 V of the intermediate node N2a from propagating to the intermediate node N2b.
  • the 1.65V power supply 202b supplies 1.65V to the intermediate node N2b.
  • a voltage lower than 1.8V is applied between the source and drain of the n-channel field effect transistor 206b.
  • a voltage lower than 1.8 V is applied between the source and the gate of the p-channel field effect transistor 205b. This makes it possible to prevent the n-channel field-effect transistor 206b and the p-channel field-effect transistor 205b from being destroyed.
  • the intermediate node N2b is not directly connected to the intermediate node N2a, but is connected to the intermediate node N2a via the 1.65V power supplies 202b and 202a. Therefore, it is possible to prevent the spike noise of 2.8 V of the intermediate node N2b from propagating to the intermediate node N2a.
  • the 1.65V power supply 202a supplies 1.65V to the intermediate node N2a.
  • a voltage lower than 1.8 V is applied between the source and drain of the p-channel field effect transistor 206a.
  • a voltage lower than 1.8 V is applied between the source and the gate of the n-channel field effect transistor 205a. This makes it possible to prevent the p-channel field-effect transistor 206a and the n-channel field-effect transistor 205a from being destroyed.
  • FIG. 5 is a circuit diagram showing a configuration example of the 1.65V power supplies 202a and 202b of FIG.
  • the 1.65V power supply 202a has a resistor 501a and a resistor 502a, and supplies a clip voltage of 1.65V to the intermediate node N2a.
  • the resistor 501a is connected between the 3.3V line 208 and the intermediate node N2a.
  • the resistor 502a is connected between the intermediate node N2a and the reference potential line 207.
  • the 1.65V power supply 202b has a resistor 501b and a resistor 502b, and supplies 1.65V to the intermediate node N2b.
  • the resistor 501b is connected between the 3.3V line 208 and the intermediate node N2b.
  • the resistor 502b is connected between the intermediate node N2b and the reference potential line 207.
  • the drain of the n-channel field-effect transistor 206b and the source of the p-channel field-effect transistor 206a are electrically connected via the resistor 501a, the 3.3V line 208, and the resistor 501b. Moreover, it is electrically connected via the resistor 502a, the reference potential line 207, and the resistor 502b.
  • the clip voltage supplied to the intermediate node N2a and the intermediate node N2b is a voltage generated independently of each other by the 1.65V power supplies 202a and 202b.
  • the resistor 501a of the 1.65V power supply 202a and the resistor 501b of the 1.65V power supply 202b are both connected to the 3.3V line 208, but they need to be connected to a common power supply line.
  • the 1.65V power supplies 202a and 202b have a power supply potential different from that of the 3.3V line 208, and one or both of the resistors 501a and 501b are different from the 3.3V line 208. It may be configured to connect to a wire.
  • the drain of the n-channel field-effect transistor 206b and the source of the p-channel field-effect transistor 206a are electrically connected via the resistor 502a, the reference potential line 207, and the resistor 502b. ..
  • the clip voltage supplied to the intermediate node N2a and the intermediate node N2b is a voltage generated independently of each other by the 1.65V power supplies 202a and 202b.
  • FIG. 6 is a circuit diagram showing another configuration example of the 1.65V power supplies 202a and 202b of FIG.
  • the 1.65V power supplies 202a and 202b share a resistor 601 and a resistor 602.
  • the resistor 601 is connected between the 3.3V line 208 and the intermediate node N3.
  • the resistor 602 is connected between the intermediate node N3 and the reference potential line 207.
  • the intermediate node N3 is supplied with 1.65V, which is an intermediate potential between 3.3V and 0V.
  • the 1.65V power supply 202a further has a high resistance 603a.
  • the high resistance 603a is connected between the intermediate node N3 and the intermediate node N2a.
  • the 1.65V power supply 202b also has a high resistance 603b.
  • the high resistance 603b is connected between the intermediate node N3 and the intermediate node N2b.
  • the resistance values of the high resistances 603a and 603b are sufficiently larger than the resistance values of the resistors 601 and 602, respectively.
  • the resistance values of the high resistances 603a and 603b may be set according to the withstand voltage of each transistor and the voltage of spike noise. For example, in the case of the circuit shown in FIG. 2, it may be about 5 times larger.
  • the 1.65V power supply 202a supplies a clip voltage of 1.65V to the intermediate node N2a.
  • the 1.65V power supply 202b supplies a clip voltage of 1.65V to the intermediate node N2b.
  • the drain of the n-channel field-effect transistor 206b and the source of the p-channel field-effect transistor 206a are high resistance 603a, node N3 to which a voltage dividing voltage of 1.65V is supplied, and high resistance. It is electrically connected via 603b.
  • the resistors 601 of the 1.65V power supply 202a and 202b are configured to be connected to the 3.3V line 208, but the present invention is not limited to this, and as a modification, the 1.65V power supply 202a and the 1.65V power supply 202a and The resistor 601 of 202b may be configured to connect the resistor 601 to a power supply line different from the 3.3V line 208 having a power supply potential different from that of the 3.3V line 208.
  • the drain of the n-channel field-effect transistor 206b and the source of the p-channel field-effect transistor 206a have a high resistance of 603a, a node N3 to which a voltage dividing voltage of 1.65V is supplied, and a high. It is electrically connected via a resistor 603b.
  • the drivers 115a and 115b have two 1.65V power supplies 202a and 202b, respectively. As a result, it is possible to prevent a voltage higher than the withstand voltage of the field effect transistors 205a, 205b, 206a, 206b from being applied to the field effect transistors 205a, 205b, 206a, 206b at the start of the power down mode.

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Abstract

出力回路は、第１の電源線と第１の中間ノードの間に設けられる第１の入力トランジスタ（２０４ｂ）と、第２の中間ノードと第２の電源線の間に設けられる第２の入力トランジスタ（２０４ａ）と、第１の中間ノードと出力ノードの間に設けられ、第１の電圧生成回路（２０２ｂ）から第１のクリップ電圧を入力する第１のカスコードトランジスタ（２０５ｂ）と、出力ノードと第２の中間ノードの間に設けられ、第２の電圧生成回路（２０２ａ）から第２のクリップ電圧を入力する第２のカスコードトランジスタ（２０５ａ）と、第１の中間ノードと第１のカスコードトランジスタのゲートの間に設けられ、パワーダウン時にオンする第１のスイッチトランジスタ（２０６ｂ）と、第２の中間ノードと第２のカスコードトランジスタのゲートの間に設けられ、パワーダウン時にオンする第２のスイッチトランジスタ（２０６ａ）を有する。

Description

出力回路、送信回路及び半導体集積回路
　本発明は、出力回路、送信回路及び半導体集積回路に関する。
　特許文献１には、高電位側電源と出力ノード間に直列に接続される第１ＰＭＯＳトランジスタと第２ＰＭＯＳトランジスタと、低電位側電源と出力ノードとの間に直列に接続される第１ＮＭＯＳトランジスタと第２ＮＭＯＳトランジスタを有する出力回路が開示されている。第１ＰＭＯＳトランジスタは高電位側電源の側に接続され、第２ＰＭＯＳトランジスタは出力ノード側に接続される。第１ＮＭＯＳトランジスタは低電位側電源の側に接続され、第２ＮＭＯＳトランジスタは出力ノード側に接続される。
　第１容量結合部は、第１端子と第２端子とを含み、第１ＰＭＯＳトランジスタのゲート端子に第１端子が接続され、第２ＰＭＯＳトランジスタのゲート端子または第２ＮＭＯＳトランジスタのゲート端子に第２端子が接続されて、第１ＰＭＯＳトランジスタのゲート端子の電位に基づいて第１、第２端子間の容量結合を制御する。
　第２容量結合部は、第３端子と第４端子とを含み、第１ＮＭＯＳトランジスタのゲート端子に第３端子が接続され、第２ＮＭＯＳトランジスタのゲート端子または第２ＰＭＯＳトランジスタのゲート端子に第４端子が接続されて、第１ＮＭＯＳトランジスタのゲート端子の電位に基づいて第３、第４端子間の容量結合を制御する。
特開２０１４－２０９７１５号公報
　トランジスタの耐圧よりも高い電圧がトランジスタに印加されると、トランジスタが破壊される可能性がある。
　本発明の目的は、パワーダウン開始時に、トランジスタの耐圧よりも高い電圧がトランジスタに印加されることを防止することができるようにすることである。
　出力回路は、第１の電源電位を有する第１の電源線と第１の中間ノードの間に設けられ、ゲートに第１の入力信号が供給される第１の導電型の第１の入力トランジスタと、第２の中間ノードと第２の電源電位を有する第２の電源線の間に設けられ、ゲートに前記第１の入力信号と論理が同じである第２の入力信号が供給される第２の導電型の第２の入力トランジスタと、前記第１の中間ノードと出力ノードの間に設けられ、ゲートに前記第１の電源電位と前記第２の電源電位の中間電位を有する第１のクリップ電圧が供給される第１のカスコードトランジスタと、前記出力ノードと前記第２の中間ノードの間に設けられ、ゲートに前記第１の電源電位と前記第２の電源電位の中間電位を有する第２のクリップ電圧が供給される第２のカスコードトランジスタと、前記第１の中間ノードと前記第１のカスコードトランジスタのゲートの間に設けられ、パワーダウン時にオンする第１のスイッチトランジスタと、前記第２の中間ノードと前記第２のカスコードトランジスタのゲートの間に設けられ、パワーダウン時にオンする第２のスイッチトランジスタと、前記第１のクリップ電圧を生成する第１の電圧生成回路と、前記第２のクリップ電圧を生成する第２の電圧生成回路とを有し、前記第１のスイッチトランジスタと前記第２のスイッチトランジスタは、前記第１の電圧生成回路及び前記第２の電圧生成回路を介して電気的に接続される。
　パワーダウン開始時に、トランジスタの耐圧よりも高い電圧がトランジスタに印加されることを防止することができる。
図１は、本実施形態による半導体集積回路の構成例を示す図である。 図２は、本実施形態によるドライバの構成例を示す回路図である。 図３は、１個の１．６５Ｖ電源を有するドライバの構成例を示す回路図である。 図４は、パワーダウン信号の電圧と中間ノードの電圧を示すタイミングチャートである。 図５は、１．６５Ｖ電源の構成例を示す回路図である。 図６は、１．６５Ｖ電源の他の構成例を示す回路図である。
　図１は、本実施形態による半導体集積回路１００の構成例を示す図である。半導体集積回路１００は、内部回路１０１と、送信回路１０２を有する。内部回路１０１は、送信するための入力信号ＤＴ１と、パワーダウンを示すパワーダウン信号ＰＤを出力する。入力信号ＤＴ１は、例えば、０Ｖ～１．８Ｖの範囲の電圧の２値信号である。パワーダウン信号ＰＤは、例えば、パワーダウンモードではハイレベルであり、通常モードではローレベルである。送信回路１０２は、入力信号ＤＴ１と、パワーダウン信号ＰＤを受けとる。
　送信回路１０２は、レベル変換回路１１１と、レベル変換回路１１２と、インバータ１１３と、レベル変換回路１１４ａと、レベル変換回路１１４ｂと、ドライバ１１５ａと、ドライバ１１５ｂを有する。
　レベル変換回路１１１は、パワーダウン信号ＰＤに対して、論理反転し、かつレベル変換し、パワーダウン信号ＰＤ１をドライバ１１５ａ及び１１５ｂに出力する。パワーダウン信号ＰＤ１は、パワーダウン信号ＰＤに対して、論理が反転し、かつ、レベルが変換された信号である。パワーダウン信号ＰＤは、例えば、０Ｖ～０．９Ｖの範囲の電圧の２値信号である。パワーダウン信号ＰＤ１は、例えば、０Ｖ～１．８Ｖの範囲の電圧の２値信号である。
　レベル変換回路１１２は、パワーダウン信号ＰＤ１に対して、論理反転し、かつレベル変換し、パワーダウン信号ＰＤ２をドライバ１１５ａ及び１１５ｂに出力する。図４に示すように、パワーダウン信号ＰＤ２は、パワーダウン信号ＰＤ１に対して、論理が反転し、かつ、レベルが変換された信号である。レベル変換回路１１２により、パワーダウン信号ＰＤ２は、パワーダウン信号ＰＤ１に対して、わずかに遅延した信号になる。パワーダウン信号ＰＤ２の立ち上がり時刻ｔ２は、パワーダウン信号ＰＤ１の立ち下がり時刻ｔ１よりわずかに遅れた時刻である。パワーダウン信号ＰＤ１は、例えば、０Ｖ～１．８Ｖの範囲の電圧の２値信号である。パワーダウン信号ＰＤ２は、例えば、１．８Ｖ～３．３Ｖの範囲の電圧の２値信号である。パワーダウンモードでは、パワーダウン信号ＰＤ１はローレベルであり、パワーダウン信号ＰＤ２はハイレベルである。通常モードでは、パワーダウン信号ＰＤ１はハイレベルであり、パワーダウン信号ＰＤ２はローレベルである。
　レベル変換回路１１４ａは、入力信号ＤＴ１を受けとり、入力信号ＤＴ１に対して、レベルが変換され、かつ論理が同じである入力信号ＤＴ２を出力する。入力信号ＤＴ１は、例えば、０Ｖ～１．８Ｖの範囲の電圧の２値信号である。入力信号ＤＴ２は、例えば、１．８Ｖ～３．３Ｖの範囲の電圧の２値信号である。
　ドライバ１１５ａは、出力回路であり、入力ノードＩＮ１と、入力ノードＩＮ２と、出力ノードＯＵＴを有する。ドライバ１１５ａの入力ノードＩＮ１は、入力信号ＤＴ１を受けとる。ドライバ１１５ａの入力ノードＩＮ２は、入力信号ＤＴ２を受けとる。ドライバ１１５ａの出力ノードＯＵＴは、入力信号ＤＴ１及びＤＴ２に対して、論理が反転した出力信号を出力する。ドライバ１１５ａの詳細は、図２を参照しながら後述する。
　インバータ１１３は、入力信号ＤＴ１を受けとり、入力信号ＤＴ１を論理反転した入力信号ＤＴ３を出力する。レベル変換回路１１４ｂは、入力信号ＤＴ３を受けとり、入力信号ＤＴ３に対して、レベルが変換され、かつ論理が同じである入力信号ＤＴ４を出力する。入力信号ＤＴ３は、例えば、０Ｖ～１．８Ｖの範囲の電圧の２値信号である。入力信号ＤＴ４は、例えば、１．８Ｖ～３．３Ｖの範囲の電圧の２値信号である。
　ドライバ１１５ｂは、出力回路であり、入力ノードＩＮ１と、入力ノードＩＮ２と、出力ノードＯＵＴを有する。ドライバ１１５ｂの入力ノードＩＮ１は、入力信号ＤＴ３を受けとる。ドライバ１１５ｂの入力ノードＩＮ２は、入力信号ＤＴ４を受けとる。ドライバ１１５ｂの出力ノードＯＵＴは、入力信号ＤＴ３及びＤＴ４に対して、論理が反転した出力信号を出力する。ドライバ１１５ａの出力ノードＯＵＴの出力信号とドライバ１１５ｂの出力ノードＯＵＴの出力信号は、相互に位相が反転した差動信号である。ドライバ１１５ｂの構成は、ドライバ１１５ａの構成と同様である。
　ドライバ１１５ａの出力ノードＯＵＴとドライバ１１５ｂの出力ノードＯＵＴは、ケーブル１０３を介して、終端抵抗１０４の両端に接続される。送信回路１０２は、ケーブル１０３を介して、差動信号を送信する。なお、送信回路１０２は、差動信号の代わりに、シングルエンド信号を送信してもよい。
　図２は、本実施形態によるドライバ１１５ａの構成例を示す回路図である。ドライバ１１５ｂもドライバ１１５ａと同様の構成を有するが、ドライバ１１５ａの構成を例に説明する。
　ドライバ１１５ａは、３．３Ｖ電源２０１と、１．６５Ｖ電源２０２ａ，２０２ｂと、バッファ２０３ａ，２０３ｂと、ｎチャネル電界効果トランジスタ２０４ａ，２０５ａ，２０６ｂと、ｐチャネル電界効果トランジスタ２０４ｂ，２０５ｂ，２０６ａを有する。
　ｎチャネル電界効果トランジスタ２０４ａ，２０５ａ及び２０６ｂは、ｐチャネル電界効果トランジスタ２０４ｂ，２０５ｂ及び２０６ａに対して、異なる導電型の電界効果トランジスタである。例えば、ｎチャネル電界効果トランジスタ２０４ａ，２０５ａ，２０６ｂとｐチャネル電界効果トランジスタ２０４ｂ，２０５ｂ，２０６ａは、それぞれ、耐圧が１．８Ｖである。
　したがって、ｎチャネル電界効果トランジスタ２０４ａ，２０５ａ，２０６ｂとｐチャネル電界効果トランジスタ２０４ｂ，２０５ｂ，２０６ａのそれぞれに１．８Ｖより高い電圧が印加されると、ｎチャネル電界効果トランジスタ２０４ａ，２０５ａ，２０６ｂとｐチャネル電界効果トランジスタ２０４ｂ，２０５ｂ，２０６ａが破壊される可能性がある。
　ｎチャネル電界効果トランジスタ２０４ａ，２０５ａ，２０６ｂとｐチャネル電界効果トランジスタ２０４ｂ，２０５ｂ，２０６ａのそれぞれに１．８Ｖより高い電圧が印加されないようにすることにより、ｎチャネル電界効果トランジスタ２０４ａ，２０５ａ，２０６ｂとｐチャネル電界効果トランジスタ２０４ｂ，２０５ｂ，２０６ａの破壊を防止する。
　３．３Ｖ電源２０１は、基準電位線２０７と３．３Ｖ線２０８の間に接続され、３．３Ｖ線２０８に３．３Ｖを供給する。３．３Ｖ線は、３．３Ｖの電源電位を有する電源線である。基準電位線２０７は、基準電位を有する電源線である。基準電位は、例えばグランド電位（０Ｖの電源電位）である。３．３Ｖは、基準電位より高い。
　１．６５Ｖ電源２０２ａは、電圧生成回路であり、基準電位線２０７と中間ノードＮ２ａの間に接続され、１．６５Ｖのクリップ電圧を生成し、１．６５Ｖのクリップ電圧を中間ノードＮ２ａに供給する。
　１．６５Ｖ電源２０２ｂは、電圧生成回路であり、基準電位線２０７と中間ノードＮ２ｂの間に接続され、１．６５Ｖのクリップ電圧を生成し、１．６５Ｖのクリップ電圧を中間ノードＮ２ｂに供給する。
　１．６５Ｖ電源２０２ｂが供給する１．６５Ｖのクリップ電圧は、１．６５Ｖ電源２０２ａが供給する１．６５Ｖのクリップ電圧と同じ電圧である。１．６５Ｖのクリップ電圧は、３．３Ｖ線２０８の３．３Ｖと基準電位線２０７の０Ｖとの中間電位である。
　ｐチャネル電界効果トランジスタ２０４ｂは、入力トランジスタであり、ソースが３．３Ｖ線２０８に接続され、ゲートがバッファ２０３ｂを介して入力ノードＩＮ２に接続され、ドレインが中間ノードＮ１ｂに接続される。ｐチャネル電界効果トランジスタ２０４ｂのゲートには、バッファ２０３ｂを介して、入力信号ＤＴ２が供給される。バッファ２０３ｂは、１．８Ｖ～３．３Ｖの範囲の入力信号ＤＴ２をｐチャネル電界効果トランジスタ２０４ｂのゲートに供給する。
　ｎチャネル電界効果トランジスタ２０４ａは、入力トランジスタであり、ソースが基準電位線２０７に接続され、ゲートがバッファ２０３ａを介して入力ノードＩＮ１に接続され、ドレインが中間ノードＮ１ａに接続される。ｎチャネル電界効果トランジスタ２０４ａのゲートには、バッファ２０３ａを介して、入力信号ＤＴ１が供給される。バッファ２０３ａは、０Ｖ～１．８Ｖの範囲の入力信号ＤＴ１をｎチャネル電界効果トランジスタ２０４ａのゲートに供給する。
　入力信号ＤＴ１は、０Ｖ～１．８Ｖの範囲の電圧である。入力信号ＤＴ２は、１．８Ｖ～３．３Ｖの範囲の電圧である。入力信号ＤＴ２は、入力信号ＤＴ１に対して、低い範囲の電圧であり、異なる範囲の電圧であり、論理が同じである。すなわち、入力信号ＤＴ１がハイレベル（１．８Ｖ）の場合には、入力信号ＤＴ２もハイレベル（３．３Ｖ）である。入力信号ＤＴ１がローレベル（０Ｖ）の場合には、入力信号ＤＴ２もローレベル（１．８Ｖ）である。
　ｐチャネル電界効果トランジスタ２０５ｂは、カスコードトランジスタであり、ソースが中間ノードＮ１ｂに接続され、ゲートが中間ノードＮ２ｂに接続され、ドレインが出力ノードＯＵＴに接続される。３．３Ｖ電源２０２ｂは、ｐチャネル電界効果トランジスタ２０５ｂのゲートに１．６５Ｖのクリップ電圧を供給する。
　ｎチャネル電界効果トランジスタ２０５ａは、カスコードトランジスタであり、ソースが中間ノードＮ１ａに接続され、ゲートが中間ノードＮ２ａに接続され、ドレインが出力ノードＯＵＴに接続される。３．３Ｖ電源２０２ａは、ｎチャネル電界効果トランジスタ２０５ａのゲートに１．６５Ｖのクリップ電圧を供給する。
　ｎチャネル電界効果トランジスタ２０６ｂは、スイッチトランジスタであり、ソースが中間ノードＮ１ｂに接続され、ドレインが中間ノードＮ２ｂに接続される。ｎチャネル電界効果トランジスタ２０６ｂのゲートは、パワーダウン信号ＰＤ２を受けとる。図４に示すように、パワーダウン信号ＰＤ２は、１．８Ｖ～３．３Ｖの範囲の電圧の２値信号である。パワーダウン信号ＰＤ２は、パワーダウンモードではハイレベル（３．３Ｖ）になり、通常モードではローレベル（１．８Ｖ）になる。
　ｐチャネル電界効果トランジスタ２０６ａは、スイッチトランジスタであり、ソースが中間ノードＮ２ａに接続され、ドレインが中間ノードＮ１ａに接続される。ｐチャネル電界効果トランジスタ２０６ａのゲートは、パワーダウン信号ＰＤ１を受けとる。図４に示すように、パワーダウン信号ＰＤ１は、０Ｖ～１．８Ｖの範囲の電圧の２値信号である。パワーダウン信号ＰＤ１は、パワーダウンモードではローレベル（０Ｖ）になり、通常モードではハイレベル（１．８Ｖ）になる。
　ｎチャネル電界効果トランジスタ２０６ｂのドレインとｐチャネル電界効果トランジスタ２０６ａのソースは、１．６５Ｖ電源２０２ｂ及び１．６５Ｖ電源２０２ａを介して、電気的に接続される。
　まず、通常モードの動作を説明する。通常モードでは、パワーダウン信号ＰＤ１がハイレベルになり、パワーダウン信号ＰＤ２がローレベルになる。ｐチャネル効果トランジスタ２０６ａとｎチャネル電界効果トランジスタ２０６ｂは、オフ状態になる。
　ｐチャネル電界効果トランジスタ２０４ｂのゲートは、入力信号ＤＴ２を受けとる。ｎチャネル電界効果トランジスタ２０４ａのゲートは、入力信号ＤＴ１を入力する。
　入力信号ＤＴ１がローレベルである場合には、入力信号ＤＴ２もローレベルである。ｐチャネル電界効果トランジスタ２０４ｂがオン状態になり、ｎチャネル電界効果トランジスタ２０４ａがオフ状態になる。すると、出力ノードＯＵＴの電圧は、ハイレベルになる。
　入力信号ＤＴ１がハイレベルである場合には、入力信号ＤＴ２もハイレベルである。ｐチャネル電界効果トランジスタ２０４ｂがオフ状態になり、ｎチャネル電界効果トランジスタ２０４ａがオン状態になる。すると、出力ノードＯＵＴの電圧は、ローレベルになる。
　以上のように、ドライバ１１５ａは、入力信号ＤＴ１及びＤＴ２に対して、論理反転した信号を出力端子ＯＵＴから出力する。
　次に、パワーダウンモードの動作を説明する。パワーダウンモードでは、パワーダウン信号ＰＤ１がローレベルになり、パワーダウン信号ＰＤ２がハイレベルになる。ｐチャネル効果トランジスタ２０６ａとｎチャネル電界効果トランジスタ２０６ｂは、オン状態になる。
　内部回路１０１は、ｐチャネル電界効果トランジスタ２０４ｂのゲート電圧をハイレベルに固定し、ｎチャネル電界効果トランジスタ２０４ａのゲート電圧をローレベルに固定する。ｐチャネル電界効果トランジスタ２０４ｂとｎチャネル電界効果トランジスタ２０４ａは、オフ状態になる。これにより、電流が流れないので、パワーダウンモードでは、消費電力を低減することができる。
　１．６５Ｖ電源２０２ｂは、ｎチャネル電界効果トランジスタ２０６ｂを介して、中間ノードＮ１ｂに１．６５Ｖを印加する。これにより、ｐチャネル電界効果トランジスタ２０４ｂ及び２０５ｂのそれぞれに１．８Ｖより高い電圧が印加されることを防止し、ｐチャネル電界効果トランジスタ２０４ｂ及び２０５ｂの破壊を防止することができる。
　１．６５Ｖ電源２０２ａは、ｐチャネル電界効果トランジスタ２０６ａを介して、中間ノードＮ１ａに１．６５Ｖを印加する。これにより、ｎチャネル電界効果トランジスタ２０４ａ及び２０５ａのそれぞれに１．８Ｖより高い電圧が印加されることを防止し、ｎチャネル電界効果トランジスタ２０４ａ及び２０５ａの破壊を防止することができる。
　ドライバ１１５ａは、２個の１．６５Ｖ電源２０２ａ及び２０２ｂを有する。これにより、通常モードからパワーダウンモードへの切り替え時に、ｐチャネル電界効果トランジスタ２０４ｂ，２０５ｂとｎチャネル電界効果トランジスタ２０４ａ，２０５ａのそれぞれに１．８Ｖより高いスパイクノイズが印加されることを防止することができる。この効果を説明するため、図３及び図４を参照しながら、ドライバ１１５ａが１個の１．６５Ｖ電源２０２を有する場合の課題を説明する。
　図３は、１個の１．６５Ｖ電源２０２を有するドライバ１１５ａの構成例を示す回路図である。図３のドライバ１１５ａは、図２のドライバ１１５ａに対して、２個の１．６５Ｖ電源２０２ａ及び２０２ｂの代わりに、１個の１．６５Ｖ電源２０２を設けたものである。
　１．６５Ｖ電源２０２は、中間ノードＮ２に１．６５Ｖを供給する。ｎチャネル電界効果トランジスタ２０６ｂのドレインとｐチャネル電界効果トランジスタ２０５ｂのゲートは、中間ノードＮ２に接続される。ｐチャネル電界効果トランジスタ２０６ａのソースとｎチャネル電界効果トランジスタ２０５ａのゲートは、中間ノードＮ２に接続される。
　図４は、パワーダウン信号ＰＤ１，ＰＤ２の電圧と中間ノードＮ２の電圧を示すタイミングチャートである。時刻ｔ１の前は、通常モードであり、パワーダウン信号ＰＤ１がハイレベルであり、パワーダウン信号ＰＤ２がローレベルである。ｐチャネル電界効果トランジスタ２０６ａとｎチャネル電界効果トランジスタ２０６ｂは、オフ状態になる。１．６５Ｖ電源２０２は、中間ノードＮ２に１．６５Ｖを印加する。
　通常モードからパワーダウンモードへの切り替え時には、時刻ｔ１では、パワーダウン信号ＰＤ１がハイレベルからローレベルに遷移し、時刻ｔ２では、パワーダウン信号ＰＤ２がローレベルからハイレベルに遷移する。時刻ｔ２以降は、パワーダウンモードである。
　パワーダウン信号ＰＤ１の立ち下がり時刻ｔ１とパワーダウン信号ＰＤ２の立ち上がり時刻ｔ２を一致させることは困難である。図１のように、レベル変換回路１１２は、パワーダウン信号ＰＤ１を基にパワーダウン信号ＰＤ２を生成する。そのため、パワーダウン信号ＰＤ２の立ち上がり時刻ｔ２は、パワーダウン信号ＰＤ１の立ち下がり時刻ｔ１よりわずかに遅れてしまう。
　時刻ｔ１では、ｐチャネル電界効果トランジスタ２０６ａは、オフ状態からオン状態に変化する。例えば、中間ノードＮ１ａは０．３Ｖであり、中間ノードＮ１ｂは２．８Ｖである。中間ノードＮ１ａが０．３Ｖであるので、ｐチャネル電界効果トランジスタ２０６ａがオン状態になると、中間ノードＮ２には、０．３Ｖのスパイクノイズが発生する。
　ｎチャネル電界効果トランジスタ２０６ｂのドレインには、中間ノードＮ２の０．３Ｖのスパイクノイズが印加される。ｎチャネル電界効果トランジスタ２０６ｂのソースには、中間ノードＮ１ｂの２．８Ｖが印加される。これにより、ｎチャネル電界効果トランジスタ２０６ｂのソース及びドレイン間には、１．８Ｖより高い２．５Ｖ（＝２．８Ｖ－０．３Ｖ）が印加される。そのため、ｎチャネル電界効果トランジスタ２０６ｂは、破壊される可能性が高くなる課題が生じる。
　また、ｐチャネル電界効果トランジスタ２０５ｂのゲートには、中間ノードＮ２の０．３Ｖのスパイクノイズが印加される。ｐチャネル電界効果トランジスタ２０５ｂのソースには、中間ノードＮ１ｂの２．８Ｖが印加される。これにより、ｐチャネル電界効果トランジスタ２０５ｂのソース及びゲート間には、１．８Ｖより高い２．５Ｖ（＝２．８Ｖ－０．３Ｖ）が印加される。そのため、ｐチャネル電界効果トランジスタ２０５ｂは、破壊される可能性が高くなる課題が生じる。
　時刻ｔ２では、ｎチャネル電界効果トランジスタ２０６ｂは、オフ状態からオン状態に変化する。ｐチャネル電界効果トランジスタ２０６ａとｎチャネル電界効果トランジスタ２０６ｂは、パワーダウン時に、相互に異なるタイミングでオフ状態からオン状態に変化する。例えば、中間ノードＮ１ａは０．３Ｖであり、中間ノードＮ１ｂは２．８Ｖである。中間ノードＮ１ｂが２．８Ｖであるので、ｎチャネル電界効果トランジスタ２０６ｂがオン状態になると、中間ノードＮ２には、２．８Ｖのスパイクノイズが発生する。
　ｐチャネル電界効果トランジスタ２０６ａのソースには、中間ノードＮ２の２．８Ｖのスパイクノイズが印加される。ｐチャネル電界効果トランジスタ２０６ａのドレインには、中間ノードＮ１ａの０．３Ｖが印加される。これにより、ｐチャネル電界効果トランジスタ２０６ａのソース及びドレイン間には、１．８Ｖより高い２．５Ｖ（＝２．８Ｖ－０．３Ｖ）が印加される。そのため、ｐチャネル電界効果トランジスタ２０６ａは、破壊される可能性が高くなる課題が生じる。
　また、ｎチャネル電界効果トランジスタ２０５ａのゲートには、中間ノードＮ２の２．８Ｖのスパイクノイズが印加される。ｎチャネル電界効果トランジスタ２０５ａのソースには、中間ノードＮ１ａの０．３Ｖが印加される。これにより、ｎチャネル電界効果トランジスタ２０５ａのソース及びゲート間には、１．８Ｖより高い２．５Ｖ（＝２．８Ｖ－０．３Ｖ）が印加される。そのため、ｎチャネル電界効果トランジスタ２０５ａは、破壊される可能性が高くなる課題が生じる。
　図２のドライバ１０５ａは、上記のスパイクノイズに起因する課題を解決することができる。以下、図２のドライバ１０５ａが２個の１．６５Ｖ電源２０２ａ及び２０２ｂを有することによる効果を説明する。
　時刻ｔ１では、０．３Ｖのスパイクノイズが中間ノードＮ２ａに発生する。しかし、中間ノードＮ２ａは、直接、中間ノードＮ２ｂに接続されず、１．６５Ｖ電源２０２ａ及び２０２ｂを介して、中間ノードＮ２ｂに接続されている。そのため、中間ノードＮ２ａの０．３Ｖのスパイクノイズが中間ノードＮ２ｂに伝搬することを防止することができる。
　１．６５Ｖ電源２０２ｂは、１．６５Ｖを中間ノードＮ２ｂに供給する。これにより、ｎチャネル電界効果トランジスタ２０６ｂのソース及びドレイン間には、１．８Ｖより低い電圧が印加される。同様に、ｐチャネル電界効果トランジスタ２０５ｂのソース及びゲート間には、１．８Ｖより低い電圧が印加される。これにより、ｎチャネル電界効果トランジスタ２０６ｂとｐチャネル電界効果トランジスタ２０５ｂの破壊を防止することができる。
　時刻ｔ２では、２．８Ｖのスパイクノイズが中間ノードＮ２ｂに発生する。しかし、中間ノードＮ２ｂは、直接、中間ノードＮ２ａに接続されず、１．６５Ｖ電源２０２ｂ及び２０２ａを介して、中間ノードＮ２ａに接続されている。そのため、中間ノードＮ２ｂの２．８Ｖのスパイクノイズが中間ノードＮ２ａに伝搬することを防止することができる。
　１．６５Ｖ電源２０２ａは、１．６５Ｖを中間ノードＮ２ａに供給する。これにより、ｐチャネル電界効果トランジスタ２０６ａのソース及びドレイン間には、１．８Ｖより低い電圧が印加される。同様に、ｎチャネル電界効果トランジスタ２０５ａのソース及びゲート間には、１．８Ｖより低い電圧が印加される。これにより、ｐチャネル電界効果トランジスタ２０６ａとｎチャネル電界効果トランジスタ２０５ａの破壊を防止することができる。
　図５は、図２の１．６５Ｖ電源２０２ａ及び２０２ｂの構成例を示す回路図である。１．６５Ｖ電源２０２ａは、抵抗５０１ａと、抵抗５０２ａを有し、中間ノードＮ２ａに１．６５Ｖのクリップ電圧を供給する。抵抗５０１ａは、３．３Ｖ線２０８と中間ノードＮ２ａの間に接続される。抵抗５０２ａは、中間ノードＮ２ａと基準電位線２０７の間に接続される。抵抗５０１ａ及び５０２ａが３．３Ｖを分圧することにより、中間ノードＮ２ａには、３．３Ｖと０Ｖの中間電位である１．６５Ｖが供給される。
　１．６５Ｖ電源２０２ｂは、抵抗５０１ｂと、抵抗５０２ｂを有し、中間ノードＮ２ｂに１．６５Ｖを供給する。抵抗５０１ｂは、３．３Ｖ線２０８と中間ノードＮ２ｂの間に接続される。抵抗５０２ｂは、中間ノードＮ２ｂと基準電位線２０７の間に接続される。抵抗５０１ｂ及び５０２ｂが３．３Ｖを分圧することにより、中間ノードＮ２ｂには、３．３Ｖと０Ｖの中間電位である１．６５Ｖが供給される。
　すなわち、図５に示した回路の場合、ｎチャネル電界効果トランジスタ２０６ｂのドレインとｐチャネル電界効果トランジスタ２０６ａのソースは、抵抗５０１ａ、３．３Ｖ線２０８及び抵抗５０１ｂを介して電気的に接続され、かつ、抵抗５０２ａ、基準電位線２０７及び抵抗５０２ｂを介して電気的に接続される。中間ノードＮ２ａ及び中間ノードＮ２ｂに供給されるクリップ電圧は、１．６５Ｖ電源２０２ａ及び２０２ｂによって、相互に独立して生成される電圧である。
　これにより、中間ノードＮ２ａ及びＮ２ｂの一方にスパイクノイズが発生したとしても、そのスパイクノイズが中間ノードＮ２ａ及びＮ２ｂの他方に伝搬することを防止することができる。
　なお、図５においては、１．６５Ｖ電源２０２ａの抵抗５０１ａと１．６５Ｖ電源２０２ｂの抵抗５０１ｂはともに３．３Ｖ線２０８に接続される構成としたが、共通の電源線に接続される必要はなく、変形例として、１．６５Ｖ電源２０２ａ及び２０２ｂは、抵抗５０１ａと抵抗５０１ｂの一方、又は、両方を３．３Ｖ線２０８とは異なる電源電位を有する、３．３Ｖ線２０８とは別の電源線に接続するように構成してもよい。
　この変形例の回路の場合も、同様に、ｎチャネル電界効果トランジスタ２０６ｂのドレインとｐチャネル電界効果トランジスタ２０６ａのソースは、抵抗５０２ａ、基準電位線２０７及び抵抗５０２ｂを介して電気的に接続される。中間ノードＮ２ａ及び中間ノードＮ２ｂに供給されるクリップ電圧は、１．６５Ｖ電源２０２ａ及び２０２ｂによって、相互に独立して生成される電圧である。
　これにより、中間ノードＮ２ａ及びＮ２ｂの一方にスパイクノイズが発生したとしても、そのスパイクノイズが中間ノードＮ２ａ及びＮ２ｂの他方に伝搬することを防止することができる。
　図６は、図２の１．６５Ｖ電源２０２ａ及び２０２ｂの他の構成例を示す回路図である。１．６５Ｖ電源２０２ａ及び２０２ｂは、抵抗６０１と、抵抗６０２を共有する。抵抗６０１は、３．３Ｖ線２０８と中間ノードＮ３の間に接続される。抵抗６０２は、中間ノードＮ３と基準電位線２０７の間に接続される。抵抗６０１及び６０２が３．３Ｖを分圧することにより、中間ノードＮ３には、３．３Ｖと０Ｖの中間電位である１．６５Ｖが供給される。
　１．６５Ｖ電源２０２ａは、さらに、高抵抗６０３ａを有する。高抵抗６０３ａは、中間ノードＮ３と中間ノードＮ２ａの間に接続される。１．６５Ｖ電源２０２ｂは、さらに、高抵抗６０３ｂを有する。高抵抗６０３ｂは、中間ノードＮ３と中間ノードＮ２ｂの間に接続される。ここで、高抵抗６０３ａ及び６０３ｂの抵抗値はそれぞれ、抵抗６０１及び抵抗６０２の抵抗値よりも十分に大きいものである。高抵抗６０３ａ及び６０３ｂの抵抗値は、各トランジスタの耐圧とスパイクノイズの電圧に応じて設定すればよく、例えば、図２に示した回路の場合、５倍程度大きいものであればよい。１．６５Ｖ電源２０２ａは、中間ノードＮ２ａに１．６５Ｖのクリップ電圧を供給する。１．６５Ｖ電源２０２ｂは、中間ノードＮ２ｂに１．６５Ｖのクリップ電圧を供給する。
　すなわち、図６に示した回路の場合、ｎチャネル電界効果トランジスタ２０６ｂのドレインとｐチャネル電界効果トランジスタ２０６ａのソースは、高抵抗６０３ａ、１．６５Ｖの分圧電圧が供給されるノードＮ３及び高抵抗６０３ｂを介して電気的に接続される。
　これにより、中間ノードＮ２ａ及びＮ２ｂの一方にスパイクノイズが発生したとしても、そのスパイクノイズが中間ノードＮ２ａ及びＮ２ｂの他方に伝搬することを防止することができる。
　なお、図６においては、１．６５Ｖ電源２０２ａ及び２０２ｂの抵抗６０１は、３．３Ｖ線２０８に接続される構成としたが、これには限定されず、変形例として、１．６５Ｖ電源２０２ａ及び２０２ｂの抵抗６０１は、抵抗６０１を３．３Ｖ線２０８とは異なる電源電位を有する、３．３Ｖ線２０８とは別の電源線に接続するように構成してもよい。
　この変形例の回路の場合も、同様に、ｎチャネル電界効果トランジスタ２０６ｂのドレインとｐチャネル電界効果トランジスタ２０６ａのソースは、高抵抗６０３ａ、１．６５Ｖの分圧電圧が供給されるノードＮ３及び高抵抗６０３ｂを介して電気的に接続される。
　これにより、中間ノードＮ２ａ及びＮ２ｂの一方にスパイクノイズが発生したとしても、そのスパイクノイズが中間ノードＮ２ａ及びＮ２ｂの他方に伝搬することを防止することができる。
　以上のように、ドライバ１１５ａ及び１１５ｂは、それぞれ、２個の１．６５Ｖ電源２０２ａ及び２０２ｂを有する。これにより、パワーダウンモードの開始時に、電界効果トランジスタ２０５ａ，２０５ｂ，２０６ａ，２０６ｂの耐圧よりも高い電圧が電界効果トランジスタ２０５ａ，２０５ｂ，２０６ａ，２０６ｂに印加されることを防止することができる。
　なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
　パワーダウン開始時に、トランジスタの耐圧よりも高い電圧がトランジスタに印加されることを防止することができる。

Claims (16)

  1. 　第１の電源電位を有する第１の電源線と第１の中間ノードの間に設けられ、ゲートに第１の入力信号が供給される、第１の導電型の第１の入力トランジスタと、
    　第２の中間ノードと第２の電源電位を有する第２の電源線の間に設けられ、ゲートに前記第１の入力信号と論理が同じである第２の入力信号が供給される、第２の導電型の第２の入力トランジスタと、
    　前記第１の中間ノードと出力ノードの間に設けられ、ゲートに前記第１の電源電位と前記第２の電源電位の中間電位を有する第１のクリップ電圧が供給される第１のカスコードトランジスタと、
    　前記出力ノードと前記第２の中間ノードの間に設けられ、ゲートに前記第１の電源電位と前記第２の電源電位の中間電位を有する第２のクリップ電圧が供給される第２のカスコードトランジスタと、
    　前記第１の中間ノードと前記第１のカスコードトランジスタのゲートの間に設けられ、パワーダウン時にオンする第１のスイッチトランジスタと、
    　前記第２の中間ノードと前記第２のカスコードトランジスタのゲートの間に設けられ、パワーダウン時にオンする第２のスイッチトランジスタと、
    　前記第１のクリップ電圧を生成する第１の電圧生成回路と、
    　前記第２のクリップ電圧を生成する第２の電圧生成回路とを有し、
    　前記第１のスイッチトランジスタと前記第２のスイッチトランジスタは、前記第１の電圧生成回路及び前記第２の電圧生成回路を介して電気的に接続される出力回路。
  2. 　前記第１の電圧生成回路は、
    　前記第１の電源線と前記第１のカスコードトランジスタのゲートの間に設けられる第１の抵抗と、
    　前記第２の電源線と前記第１のカスコードトランジスタのゲートの間に設けられる第２の抵抗とを有し、
    　前記第２の電圧生成回路は、
    　前記第１の電源線と前記第２のカスコードトランジスタのゲートの間に設けられる第３の抵抗と、
    　前記第２の電源線と前記第２のカスコードトランジスタのゲートの間に設けられる第４の抵抗とを有し、
    　前記第１のスイッチトランジスタと前記第２のスイッチトランジスタは、前記第１の抵抗、前記第１の電源線及び前記第３の抵抗を介して電気的に接続され、かつ、前記第２の抵抗、前記第２の電源線及び前記第４の抵抗を介して電気的に接続される請求項１に記載の出力回路。
  3. 　前記第１の電圧生成回路は、
    　第３の電源電位を有する第３の電源線と前記第１のカスコードトランジスタのゲートの間に設けられる第１の抵抗と、
    　前記第２の電源線と前記第１のカスコードトランジスタのゲートの間に設けられる第２の抵抗とを有し、
    　前記第２の電圧生成回路は、
    　第４の電源電位を有する第４の電源線と前記第２のカスコードトランジスタのゲートの間に設けられる第３の抵抗と、
    　前記第２の電源線と前記第２のカスコードトランジスタのゲートの間に設けられる第４の抵抗とを有し、
    　前記第１のスイッチトランジスタと前記第２のスイッチトランジスタは、前記第２の抵抗、前記第２の電源線及び前記第４の抵抗を介して電気的に接続される請求項１に記載の出力回路。
  4. 　前記第１の電圧生成回路と前記第２の生成回路は、
    　第５の電源電位を有する第５の電源線と第３の中間ノードの間に設けられる第１の抵抗と、
    　前記第２の電源線と前記第３の中間ノードの間に設けられる第２の抵抗とを共有し、
    　前記第１の電圧生成回路は、前記第３の中間ノードと前記第１のカスコードトランジスタのゲートの間に設けられ、前記第１の抵抗及び前記第２の抵抗よりも大きい抵抗値を有する第３の抵抗を有し、
    　前記第２の電圧生成回路は、前記第３の中間ノードと前記第２のカスコードトランジスタのゲートの間に設けられ、前記第１の抵抗及び前記第２の抵抗よりも大きい抵抗値を有する第４の抵抗を有し、
    　前記第１のスイッチトランジスタと前記第２のスイッチトランジスタは、前記第３の抵抗、前記第３の中間ノード及び前記第４の抵抗を介して電気的に接続される請求項１に記載の出力回路。
  5. 　前記第５の電源電位は、前記第１の電源電位に等しい請求項４に記載の出力回路。
  6. 　前記第１のクリップ電圧と前記第２のクリップ電圧は、前記第１の電圧生成回路及び前記第２の電圧生成回路によって、相互に独立して生成される電圧である請求項１～３のいずれか１項に記載の出力回路。
  7. 　前記第１のカスコードトランジスタは、前記第１導電型のトランジスタであり、
    　前記第２のカスコードトランジスタは、前記第２導電型のトランジスタである請求項１～６のいずれか１項に記載の出力回路。
  8. 　前記第１のスイッチトランジスタは、前記第２導電型のトランジスタであり、
    　前記第２のスイッチトランジスタは、前記第１導電型のトランジスタである請求項１～７のいずれか１項に記載の出力回路。
  9. 　前記第１の入力トランジスタは、ｐチャネル電界効果トランジスタであり、
    　前記第２の入力トランジスタは、ｎチャネル電界効果トランジスタであり、
    　前記第１のカスコードトランジスタは、ｐチャネル電界効果トランジスタであり、
    　前記第２のカスコードトランジスタは、ｎチャネル電界効果トランジスタであり、
    　前記第１のスイッチトランジスタは、ｎチャネル電界効果トランジスタであり、
    　前記第２のスイッチトランジスタは、ｐチャネル電界効果トランジスタである請求項１～８のいずれか１項に記載の出力回路。
  10. 　前記第１の入力トランジスタは、ソースが前記第１の電源線に接続され、ドレインが前記第１の中間ノードに接続され、
    　前記第２の入力トランジスタは、ソースが前記第２の電源線に接続され、ドレインが前記第２の中間ノードに接続され、
    　前記第１のカスコードトランジスタは、ソースが前記第１の中間ノードに接続され、ドレインが前記出力ノードに接続され、
    　前記第２のカスコードトランジスタは、ソースが前記第２の中間ノードに接続され、ドレインが前記出力ノードに接続され、
    　前記第１のスイッチトランジスタは、ソースが前記第１の中間ノードに接続され、ドレインが前記第１のカスコードトランジスタのゲートに接続され、
    　前記第２のスイッチトランジスタは、ソースが前記第２のカスコードトランジスタのゲートに接続され、ドレインが前記第２の中間ノードに接続される請求項１～９のいずれか１項に記載の出力回路。
  11. 　前記第１の入力信号は、第１の範囲の電圧であり、
    　前記第２の入力信号は、前記第１の範囲とは異なる第２の範囲の電圧である請求項１～１０のいずれか１項に記載の出力回路。
  12. 　前記第１のスイッチトランジスタのゲートは、前記第１の範囲の電圧の第１のパワーダウン信号を入力し、
    　前記第２のスイッチトランジスタのゲートは、前記第２の範囲の電圧の第２のパワーダウン信号を入力する請求項１１に記載の出力回路。
  13. 　前記第２の範囲の電圧は、前記第１の範囲の電圧より低い請求項１１又は１２に記載の出力回路。
  14. 　前記第１のスイッチトランジスタと前記第２のスイッチトランジスタは、パワーダウン時に、相互に異なるタイミングでオフからオンに変化する請求項１～１３のいずれか１項に記載の出力回路。
  15. 　第２の入力信号に対してレベルが変換され、かつ論理が同じである第１の入力信号を出力するレベル変換回路と、
    　前記第１の入力信号と前記第２の入力信号が入力される出力回路とを有し、
    　前記出力回路は、
    　第１の電源電位を有する第１の電源線と第１の中間ノードの間に設けられ、ゲートに前記第１の入力信号が供給される第１の導電型の第１の入力トランジスタと、
    　第２の中間ノードと第２の電源電位を有する第２の電源線の間に設けられ、ゲートに前記第２の入力信号が供給される第２の導電型の第２の入力トランジスタと、
    　前記第１の中間ノードと出力ノードの間に設けられ、ゲートに前記第１の電源電位と前記第２の電源電位の中間電位を有する第１のクリップ電圧が供給される第１のカスコードトランジスタと、
    　前記出力ノードと前記第２の中間ノードの間に設けられ、ゲートに前記第１の電源電位と前記第２の電源電位の中間電位を有する第２のクリップ電圧が供給される第２のカスコードトランジスタと、
    　前記第１の中間ノードと前記第１のカスコードトランジスタのゲートの間に設けられ、パワーダウン時にオンする第１のスイッチトランジスタと、
    　前記第２の中間ノードと前記第２のカスコードトランジスタのゲートの間に設けられ、パワーダウン時にオンする第２のスイッチトランジスタと、
    　前記第１のクリップ電圧を生成する第１の電圧生成回路と、
    　前記第２のクリップ電圧を生成する第２の電圧生成回路とを有し、
    　前記第１のスイッチトランジスタと前記第２のスイッチトランジスタは、前記第１の電圧生成回路及び前記第２の電圧生成回路を介して電気的に接続される送信回路。
  16. 　第２の入力信号を出力する内部回路と、
    　前記第２の入力信号が入力される送信回路とを有し、
    　前記送信回路は、
    　前記第２の入力信号に対して、レベルが変換され、かつ論理が同じである第１の入力信号を出力するレベル変換回路と、
    　前記第１の入力信号と前記第２の入力信号が入力される出力回路とを有し、
    　前記出力回路は、
    　第１の電源電位を有する第１の電源線と第１の中間ノードの間に設けられ、ゲートに前記第１の入力信号が供給される第１の導電型の第１の入力トランジスタと、
    　第２の中間ノードと第２の電源電位を有する第２の電源線の間に設けられ、ゲートに前記第２の入力信号が供給される第２の導電型の第２の入力トランジスタと、
    　前記第１の中間ノードと出力ノードの間に設けられ、ゲートに前記第１の電源電位と前記第２の電源電位の中間電位を有する第１のクリップ電圧が供給される第１のカスコードトランジスタと、
    　前記出力ノードと前記第２の中間ノードの間に設けられ、ゲートに前記第１の電源電位と前記第２の電源電位の中間電位を有する第２のクリップ電圧が供給される第２のカスコードトランジスタと、
    　前記第１の中間ノードと前記第１のカスコードトランジスタのゲートの間に設けられ、パワーダウン時にオンする第１のスイッチトランジスタと、
    　前記第２の中間ノードと前記第２のカスコードトランジスタのゲートの間に設けられ、パワーダウン時にオンする第２のスイッチトランジスタと、
    　前記第１のクリップ電圧を生成する第１の電圧生成回路と、
    　前記第２のクリップ電圧を生成する第２の電圧生成回路とを有し、
    　前記第１のスイッチトランジスタと前記第２のスイッチトランジスタは、前記第１の電圧生成回路及び前記第２の電圧生成回路を介して電気的に接続される半導体集積回路。
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