JP2015164248A - 入出力回路 - Google Patents

Abstract

【課題】出力動作時も入力回路の動作を止めることができる入出力回路を提供する。【解決手段】入出力ノードBUSと、VDD２とBUS間に直列に接続されたPTr1,PTr2と、GNDとBUS間に直列に接続されたNTr1,NTr2と、BUS信号をVDD２よりも小さくGNDよりも大きい第１バイアス電圧に制限する第１降圧部PTr5と、BUS信号を第１バイアス電圧よりも小さくGNDよりも大きい第２バイアス電圧に制限する第２降圧部NTr5と、第１反転部NAND1と、第２反転部NAND2と、第１端子がPTr1のゲート端子と第１反転部に接続切り替え可能で、第２端子がNTr2のゲート端子に接続される第１容量C6と、第３端子がNTr1のゲート端子と第２反転部に接続切り替え可能で、第４端子がNTr2のゲート端子に接続される第２容量C7と、を有し、入力時と出力時で第１および第３端子の接続を切り替える。【選択図】図１３

Description

開示の技術は、低耐圧トランジスタにより形成した高電圧の入出力回路に関する。

近年、半導体装置においては、インターフェース（Ｉ／Ｆ）部の高速化・低電圧化が進み、それに伴い、先端に属するプロセスほどトランジスタは、対応可能な電圧が低下する傾向にある。しかし、先端に属さないＩ／Ｆの規格には、高電圧を要するものが大多数を占める。そのため、先端プロセスで製造した低耐圧トランジスタで形成した入出力回路で、高電圧の出力を行うが、耐圧が不足するという状況が生じる。

そこで、低耐圧のトランジスタをカスコード接続して、トランジスタに印加される電圧を分散することにより、低耐圧のトランジスタを使用して高電圧の入出力回路を形成することが行われる。このような入出力回路では、レベルシフトした駆動信号を一部のトランジスタのゲートに印加すると共に、他のトランジスタのゲートにはバイアス電圧を印加する。

入出力回路では、駆動信号および入出力ノードからのノイズがバイアス電圧に影響し、バイアス電圧を変動させる。バイアス電圧が変動すると、トランジスタに印加される電圧が耐圧を超えて、トランジスタが破壊される場合がある。

このような入出力回路で、高周波動作を行う場合、入出力端子から見えるＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの素子サイズを大きくする。そのため、トランジスタのゲート−ドレイン間容量も連動して大きくなり、その容量を介して入出力端子のＡＣ変動成分が、バイアス電圧のノードへ大きく影響する。そのため、バイアス電圧が変動し、この変動が大きいと、耐圧保障ができなくなる。

そこで、バイアス電圧の信号線と基準電圧源（ＧＮＤ）の間にバイパス容量を接続して、雑音によるバイアス電圧の変動を抑制することが行われる。しかし、一般的にＬＳＩ内で使用する容量は、ＬＳＩのサイズを大きくするため、大きな容量を設けるとサイズが大きくなり、サイズを小さくすると、容量が小さくなり、ノイズを十分に低減できない。

入出力回路は、入出力端子（ノード）に信号を出力する出力動作と、入出力端子に外部から信号が印加される入力動作と、を行う。出力回路について、バイアス電圧の信号線と駆動信号の信号線間に容量を接続し、バイアス電圧の変動を抑制することが提案されている。

特開２００２−００９６０８号公報 特開２００５−０３９５６０号公報 特開２０１２−１００１６３号公報

先行技術では、出力動作時も入力回路をオンし続ける必要があるため、入力回路をオフとする必要がある場合に対処することができないという問題があった。
実施形態によれば、そのような場合においても入力回路をオフとすることが可能となる回路が開示される。

第１の態様の入出力回路は、第１ＰＭＯＳトランジスタと、第２ＰＭＯＳトランジスタと、第１ＮＭＯＳトランジスタと、第２ＮＭＯＳトランジスタと、第１降圧部と、第２降圧部と、第１反転部と、第２反転部と、第１容量と、第２容量と、を有する。第１ＰＭＯＳトランジスタおよび第２ＰＭＯＳトランジスタは、高電位側電源と入出力ノードとの間に直列に接続され、第１ＰＭＯＳトランジスタが高電位側電源の側に接続され、第２ＰＭＯＳトランジスタが入出力ノード側に接続される。第１ＮＭＯＳトランジスタおよび第２ＮＭＯＳトランジスタは、低電位側電源と入出力ノードとの間に直列に接続され、第１ＮＭＯＳトランジスタが低電位側電源の側に接続され、第２ＮＭＯＳトランジスタが入出力ノード側に接続される。第１降圧部は、入出力ノードの電圧信号が入力され、電圧信号の振幅の最大値を、高電位電源の電圧よりも小さく低電位側電源よりも大きい第１バイアス電圧に制限する。第２降圧部は、入出力ノードの電圧信号が入力され、電圧信号の振幅の最大値を、第１バイアス電圧よりも小さく低電位側電源よりも大きい第２バイアス電圧に制限する。第１反転部は、第１降圧部の出力信号を反転する。第２反転部は、第２降圧部の出力信号を反転する。第１容量は、第１端子と第２端子とを含み、第１端子が、第１ＰＭＯＳトランジスタのゲート端子と第１反転部の出力端子の何れかに接続され、第２端子が、第２ＮＭＯＳトランジスタのゲート端子に接続される。第２容量は、第３端子と第４端子とを含み、第３端子が、第１ＮＭＯＳトランジスタのゲート端子と第２反転部の出力端子の何れかに接続され、第４端子が、第２ＰＭＯＳトランジスタのゲート端子に接続される。第２ＰＭＯＳトランジスタのゲート端子には、第１バイアス電圧が印加され、第２ＮＭＯＳトランジスタのゲート端子には、第２バイアス電圧が印加される。第１ＰＭＯＳトランジスタのゲート端子には、第１駆動信号が供給され、第１ＮＭＯＳトランジスタのゲート端子には、第２駆動信号が供給される。入出力ノードに外部から前記電圧信号が入力される時には、第１容量の第１端子が第１反転部の出力端子に接続され、第２容量の第３端子が第２反転部の出力端子に接続される。入出力ノードから前記電圧信号が出力される時には、第１容量の第１端子が第１ＰＭＯＳトランジスタのゲート端子に接続され、第２容量の第３端子が第１ＮＭＯＳトランジスタのゲート端子に接続される。

第２の態様の入出力回路は、第１ＰＭＯＳトランジスタと、第２ＰＭＯＳトランジスタと、第１ＮＭＯＳトランジスタと、第２ＮＭＯＳトランジスタと、降圧部と、反転部と、第１容量と、第２容量と、を有する。第１ＰＭＯＳトランジスタおよび第２ＰＭＯＳトランジスタは、高電位側電源と入出力ノードとの間に直列に接続され、第１ＰＭＯＳトランジスタが高電位側電源の側に接続され、第２ＰＭＯＳトランジスタが入出力ノード側に接続される。第１ＮＭＯＳトランジスタおよび第２ＮＭＯＳトランジスタは、低電位側電源と入出力ノードとの間に直列に接続され、第１ＮＭＯＳトランジスタが低電位側電源の側に接続され、第２ＮＭＯＳトランジスタが入出力ノード側に接続される。降圧部は、入出力ノードの電圧信号が入力され、電圧信号の振幅の最大値を、高電位電源の電圧よりも小さく前記低電位側電源よりも大きいバイアス電圧に制限する。反転部は、降圧部の出力信号を反転する。第１容量は、第１端子と第２端子とを含み、第１端子が、第１ＰＭＯＳトランジスタのゲート端子と反転部の出力端子の何れかに接続され、第２端子が、第２ＮＭＯＳトランジスタのゲート端子に接続される。第２容量は、第３端子と第４端子とを含み、第３端子が、第１ＮＭＯＳトランジスタのゲート端子と反転部の出力端子の何れかに接続され、第４端子が、第２ＰＭＯＳトランジスタのゲート端子に接続される。第２ＰＭＯＳトランジスタのゲート端子および第２ＮＭＯＳトランジスタのゲート端子には、バイアス電圧が印加される。第１ＰＭＯＳトランジスタのゲート端子には、第１駆動信号が供給され、第１ＮＭＯＳトランジスタのゲート端子には、第２駆動信号が供給される。入出力ノードに外部から前記電圧信号が入力される時には、第１容量の第１端子および第２容量の第３端子が反転部の出力端子に接続される。入出力ノードから前記電圧信号が出力される時には、第１容量の第１端子が第１ＰＭＯＳトランジスタのゲート端子に接続され、第２容量の第３端子が、第１ＮＭＯＳトランジスタのゲート端子に接続される。

第１および第２の態様の入出力回路によれば、小さな容量値の容量で、駆動信号および入出力ノードからのバイアス電圧へのノイズの影響が低減される。さらに、出力動作時には、入力力ノードのバイアス電圧へのフィードバックが不要となるため、入力動作を止めることが可能となる。

図１は、一般的な出力回路の構成を示す図である。 図２は、バイアス電圧生成回路が出力するバイアス電圧を１種類とし、ＰＴｒ２およびＮＴｒ２のゲートに印加するバイアス電圧を、ＶＤＤ／２とした例である。 図３は、第１先行技術の出力回路の構成と等価回路を示す図であり、（Ａ）は出力回路の構成例を、（Ｂ）は等価回路を示す。 図４は、図２の出力回路で各ノードの電圧変動をシミュレーションした結果を示す図である。 図５は、スパイク抑制効果を明確に示すために、図２の回路形態と第１先行技術について、同じ大きさの容量をバイアス電圧出力ノードの変動抑制用に配置したそれぞれの場合の電圧変動のシミュレーション結果を合わせて示す図である。 図６は、第２先行技術の出力回路の構成を示す図である。 図７は、第２先行技術の出力回路で各ノードの電圧変動をシミュレーションした結果を示す図である。 図８は、スパイク抑制効果をより明確に示すために、第１先行技術と第２先行技術の両方におけるバイアス電圧出力ノードの電圧変動のシミュレーション結果を合わせて示す図である。 図９は、第３先行技術の出力回路の構成を示す図である。 図１０は、第４先行技術の出力回路の構成を示す図である。 図１１は、第５先行技術の出力回路の構成を示す図であり、（Ａ）は出力回路の構成を、（Ｂ）は等価回路を示す。 図１２は、第６先行技術の出力回路の構成を示す図である。 図１３は、第１実施形態の入出力回路の構成を示す図である。 図１４は、第１実施形態の切り替え構成を利用して、出力動作時には第３先行技術の出力回路に、入力動作時には第６先行技術の回路に切り替える入出力回路の構成を示す図である。 図１５は、第１実施形態の切り替え構成を利用して、出力動作時には第１先行技術の出力回路に、入力動作時には第５先行技術の回路に切り替える入出力回路の構成を示す図である。 図１６は、第１実施形態の切り替え構成を利用して、出力動作時には第２先行技術の出力回路に、入力動作時には第５先行技術の回路に切り替える入出力回路の構成を示す図である。 図１７は、第２実施形態の入出力回路の構成を示す図である。 図１８は、第２実施形態の切り替え構成を利用して、出力動作時には第３先行技術の出力回路に、入力動作時には第６先行技術の回路に切り替える入出力回路の構成を示す図である。

実施形態の入出力回路を説明する前に、低耐圧のトランジスタで形成され、高電圧の信号を出力する一般的な出力回路、および実施形態の入出力回路の基礎となる先行技術について説明する。
図１は、一般的な出力回路の構成を示す図である。

図１の回路は、各トランジスタの耐圧は、電源電圧ＶＤＤ（例えば、１０Ｖ）の半分＝ＶＤＤ／２＋α（例えば５．５Ｖ）が限界で、ドレイン−ソース間にＶＤＤ相当の電圧が印加されると破壊されるという前提とする。ここで、出力回路を、ＶＤＤとＧＮＤ（０Ｖ）の間にＰＭＯＳトランジスタ（以下、ＰＴｒ）およびＮＭＯＳトランジスタ（以下、ＮＴｒ）を直列に接続した一般的なインバータで構成する場合を考える。この場合、低（Ｌ）レベル（ＧＮＤ）出力時にはＰＴｒに、高（Ｈ）（ＶＤＤ）出力時はＮＴｒに、ＶＤＤ相当の電圧が掛かり、各素子が破壊されることになる。

そこで、出力回路を、図１に示すように形成する。出力回路は、出力部１を有する。出力部１は、高電位側電源端子２と低電位側電源端子３の間に直列に接続された２個のＰＴｒ１およびＰＴｒ２と、２個のＮＴｒ１およびＮＴｒ２と、を有する。ここでは、高電位側電源端子２の電圧をＶＤＤとし、低電位側電源端子３の電圧を０Ｖ（ＧＮＤ）とする。各トランジスタのチャネルの基板はソースに接続されている。ＰＴｒ２とＮＴｒ２の接続ノードＮｏｕｔが出力端子ｏｕｔに接続される。

ＰＴｒ１のゲートは、バッファ（インバータ）４の出力ノードＮ３に接続され、ＮＴｒ１のゲートは、バッファ５の出力ノードＮ４に接続される。バッファ４は、出力ノードＮ３に出力する信号の電圧が、ＶＤＤ／２〜ＶＤＤ間で変化するように制御し、バッファ５は、出力ノードＮ４に出力する信号の電圧が、ＧＮＤ〜ＶＤＤ／２間で変化するように制御する。言い換えれば、Ｎ３およびＮ４の信号は、ＶＤＤ／２およびＧＮＤを電源電圧とする回路で生成された出力信号を、ＧＮＤとＶＤＤ間の信号にレベル変換した信号である。

ＰＴｒ２のゲートおよびＮＴｒ２のゲートは、バイアス電圧生成回路６の出力ノードＮ５およびＮ６に接続される。Ｎ５の電圧はＶｂｉａｓｐ＝ＶＤＤ／２−Ｖｔｈ、Ｎ６の電圧はＶｂｉａｓｎ＝ＶＤＤ／２＋Ｖｔｈである。例えば、Ｖｔｈ＝０．３Ｖであり、ＶＤＤ／２＝５．０Ｖとすると、Ｖｂｉａｓｐ＝４．７Ｖ、Ｖｂｉａｓｎ＝５．３Ｖであり、ＰＴｒ２およびＮＴｒ２は、常時オンとなる。これにより、ＰＴｒ２は、ノードＮ１の電位を、ＶｂｉａｓｐからＶｔｈ分だけ高くしたＶＤＤ／２に固定する。また、ＮＴｒ２は、ノードＮ２の電位を、ＶｂｉａｓｎからＶｔｈ分だけ低くしたＶＤＤ／２に固定する。

Ｎｏｕｔ＝０Ｖ出力時には、ＰＴｒ１のソース−ドレイン間には、ＶＤＤ−ＶＤＤ／２＝ＶＤＤ／２の電圧が、ＰＴｒ２のソース−ドレイン間には、ＶＤＤ／２−０Ｖ＝ＶＤＤ／２の電圧が印加され、どちらも耐圧以下である。また、ＮＴｒ１およびＮｔｒ２のソース−ドレイン間は、０Ｖである。Ｎｏｕｔ＝ＶＤＤ出力時には、ＮＴｒ１のソース−ドレイン間には、ＶＤＤ／２−０Ｖ＝ＶＤＤ／２の電圧が、ＮＴｒ２のソース−ドレイン間には、ＶＤＤ−ＶＤＤ／２＝ＶＤＤ／２の電圧が印加され、どちらも耐圧以下である。また、ＰＴｒ１およびＰＴｒ２のソース−ドレイン間は、０Ｖである。

以上の通り、Ｎｏｕｔに０〜ＶＤＤで変化する信号を出力しても、出力部１のＰＴｒ１およびＰＴｒ２と、ＮＴｒ１およびＮＴｒ２が、耐圧不足となることを防止できる。

なお、バイアス電圧生成回路６の出力するバイアス電圧の設定については、トランジスタの耐圧に応じて適宜設定すればよく、バイアスノードを１ラインにまとめて、サイズを小さくしてもよい。

図２は、バイアス電圧生成回路６がノードＮ７に出力するバイアス電圧を１種類とし、ＰＴｒ２およびＮＴｒ２のゲートに印加するバイアス電圧を、ＶＤＤ／２とした例である。図２の回路では、例えば、ｏｕｔ＝０Ｖ出力時のノードＮ１の電位はバイアス電圧＋Ｖｔｈ＝ＶＤＤ／２＋Ｖｔｈ（例５．３Ｖ）となるため、トランジスタの耐圧がこの電位差以上、例えば５．５Ｖであれば問題ない。ＮＴｒ１およびＮＴｒ２についても同様である。

図１および図２の例では、２個のＰＴｒおよび２個のＮＴｒを直列に接続した例を示したが、出力電圧とトランジスタの耐圧に応じて、３個以上のＰＴｒおよび３個以上のＮＴｒを接続するようにしてもよい。
まず、図２の回路を例として説明を続ける。

図２の出力回路は、高周波動作を行う場合、出力端子ｏｕｔから見えるＰＴｒ２およびＮＴｒ２の素子サイズを大きくとることが望ましい。そのため、このトランジスタのゲート−ドレイン間容量も連動して大きくなり、その容量を介してノードＮｏｕｔのＡＣ変動分がバイアス電圧のノードＮ７へ無視できない大きさで伝わる。これによりＮ７の電圧が変動し、この変動が大きいと、ノードＮ１およびＮ２の電位も変動し、トランジスタに印加される電圧が耐圧以下であることを保障できなくなる。

そこで、図１の回路では、バイアス電圧生成回路６のバイアス電圧出力ノードＮ５およびＮ６とＧＮＤの間にバイパス容量Ｃ１およびＣ２を接続した。また、図２の回路では、バイアス電圧生成回路６のバイアス電圧出力ノードＮ７とＧＮＤの間にバイパス容量Ｃ３を接続した。バイパス容量Ｃ３を設けることにより、ノードＮ７に生じる雑音の振幅を低減する。

バイパス容量Ｃ３は、容量値が大きいほど雑音の振幅を低減するが、一般的にＬＳＩ内に設ける容量の容量値を大きくするとそのサイズも大きくなるため、サイズインパクトが課題となる。
出力ノードＮｏｕｔのＡＣ変動は、ノードＮ３およびＮ４の駆動信号に連動しており、バイアス電圧出力ノードＮ７とノードＮ３およびＮ４間にそれぞれ、容量を設けて、Ｎ７に発生する雑音を低減することが考えられる。

図３は、第１先行技術の出力回路の構成と等価回路を示す図であり、（Ａ）は出力回路の構成例を、（Ｂ）は等価回路を示す。
図３の（Ａ）に示すように、第１先行技術の出力回路は、図２の出力回路で、ノードＮ３およびＮ４とバイアス電圧出力ノードＮ７間を、それぞれ容量Ｃ４およびＣ５で容量結合（デカップリング）した構成を有する。

出力ノードＮｏｕｔから出力される出力信号は、ノードＮ３およびＮ４の駆動信号の逆相の信号である。そのため、容量Ｃ４およびＣ５により、ノードＮ３およびＮ４の駆動信号の変化に応じてノードＮ７に生じる電圧変化は、ＮｏｕｔからＰＴｒ２およびＮＴｒ２のゲート−ドレイン間容量を介してＮ７に生じる電圧変化と逆相であり、互いにキャンセルし合う。従って、容量Ｃ４は第１逆相結合キャンセル部として、容量Ｃ５は第２逆相結合キャンセル部として機能する。

図３の（Ａ）の出力回路は、出力ノードＮｏｕｔの電圧変動によりノードＮ７に生じる電圧変動（雑音）をキャンセルするものであり、図１および図２に示したバイパス容量Ｃ１〜Ｃ３に比べて容量値が小さくてよい。ただし、電圧変動をキャンセルするものであり、キャンセルの条件を十分に満たさないと、ノードＮ７に生じる電圧変動を十分に抑制できず、電圧変動が逆に大きくなる場合も起こり得る。

出力ノードＮｏｕｔからの雑音をキャンセルするため、容量結合する信号は、出力ノードＮｏｕｔの信号を正相信号とすると、その逆相、すなわち位相１８０度ずれた信号から、あまり位相がずれていない信号が望ましい。そのため、図３の回路では、ノードＮ７を、駆動信号が出力されるノードＮ３およびＮ４と、容量Ｃ４およびＣ５で容量結合する。このように、図３の回路では、既存回路間を容量結合するだけであり、逆相信号を用意するために新規に回路追加をする必要がない。

次に、図３の出力回路の動作を説明する。
図３の回路では、出力動作時、出力端子ｏｕｔに接続される出力ノードＮｏｕｔの電位が０Ｖ〜ＶＤＤ間で変化する。このＡＣ変動成分は、出力端子から見えるＰＴｒ２およびＮＴｒ２のゲート−ドレイン間容量を介して、バイアス電圧出力ノードＮ７へ伝わる。これとほぼ同じ瞬間、バッファ４およびバッファ５が出力ノードＮ３およびＮ４に出力する駆動信号は、「逆相の信号」である。Ｎ３およびＮ４は、ノードＮ７に対して容量Ｃ４およびＣ５を介した容量結合されているため、出力ノードＮｏｕｔのＡＣ変動と「逆相の信号」間でキャンセル動作が生じ、Ｎ７の電圧変動を抑制する。容量Ｃ４およびＣ５は、ＰＴｒ２およびＮＴｒ２のゲート−ドレイン間容量と同程度の容量値であればよく、バイパスコンデンサを用いる場合よりも少ない容量値でもバイアス電圧出力ノードＮ７の電圧変動を効果的に抑制する。

ここで重要なのは、出力前段Bufferを利用することによって、元の正相信号と「逆相の信号」間の位相ズレをほぼ１８０度にしていることである。図３でのＮ７の電圧変動の抑制は、あくまで「キャンセル」であり、結合する信号の位相ズレが大きい場合、出力端子変動による電圧変動が現れる前後に、逆相信号によるキャンセル効果が現れる可能性がある。そのような場合、Ｎ７の電圧変動を抑制できず、トランジスタの耐圧保障ができなくなる恐れがある。

ここで、逆相信号により生じるバイアス電圧出力ノードの電圧変動をキャンセルするための条件の算出方法について説明する。
図３の（Ｂ）は、図３の（Ａ）の出力回路におけるノードＮ７の電圧変動に関係する小信号等価回路を示す。

図３の（Ｂ）において、Ｖｉは、出力ノードＮｏｕｔよりＮ７へ伝わるＡＣ変動を示す。Ｖ０は、Ｎ７におけるＡＣ変動を示す。ａは、Ｎ１およびＮ２からＮ７へ伝わるＡＣ変動の振幅をＶｉとの比率で示す。ｂは、Ｎ３およびＮ４からＮ７へ伝わるＡＣ変動の振幅をＶｉとの比率で示す。Ｃ_GDは、ＮｏｕｔとＮ７間の寄生容量を示す。Ｃ_GSは、Ｎ１とＮ７間およびＮ２とＮ７間の寄生容量を示す。

図３の（Ｂ）の等価回路から、出力ノードＮｏｕｔからバイアス電圧ノードＮ７へ伝達する電圧変動（ＡＣ変動）を示す伝達関数として、以下の式が求められる。Ｃ_GDとＣ_GSが等しく、Ｃ４とＣ５が等しいとすると、式の右側のように近似される。

例えば、Ｎ７の電圧変動をキャンセルしたい場合、上記の式の分子＝０とすればよいので、Ｃ４およびＣ５の容量値はＣ_GDの（ａ＋１）／（２ｂ）倍の値ということになる。なお、ある程度キャンセルすればよい場合は、抑制したい電圧変動の程度に応じて容量値を小さくしてもよく、容量値としてはＣ_GDの（ａ＋１）／（２ｂ）倍以下の値に適宜設定する。

ここで、図２の出力回路との比較のために、図２のバイパスコンデンサＣ３として、図３の出力回路と同程度の容量値の容量を接続した場合に、どの程度電圧変動を抑制するかを検討する。

前提として、図３の（Ｂ）で、ａ≒ｂ≒０．５であると仮定し、図３の出力回路で電圧変動を完全にキャンセルするための設定、すなわちＣ４およびＣ５をＣ_GDの（ａ＋１）／（２ｂ）＝１．５倍に設定したとする。また、図２の回路と図３の回路の容量値の比較のため、図３のＣ４とＣ５を合わせた容量値と、図２のＣ３の容量値を同値とする。
この場合、図２の出力回路のノードＮ７の電圧変動は、次の式で表すことができる。

前述の前提より、Ｃ３＝Ｃ４＋Ｃ５＝２×Ｃ４、ａ＝０．５としているので、以下の式が導き出され、

これから、出力ノードＮｏｕｔのＡＣ変動の約０．３倍の変動がバイアス出力ノードＮ７に伝わることになる。
このように、同じ容量値の容量を用いた場合でも、図２の出力回路ではＮ７の電圧変動を約０．３倍に抑制できるだけである。これに対して、図３の出力回路では、Ｎ７の電圧変動をキャンセルしてほぼゼロに抑制する。

図４は、図２の出力回路で各ノードの電圧変動をシミュレーションした結果を示す。
シミュレーションを行った回路定数は以下の通りである。

ＶＤＤ＝１０Ｖ、温度＝２５°Ｃ、トランジスタ耐圧＝５．５Ｖである。出力部１のＰＴｒ１およびＰＴｒ２はＷ／Ｌ＝２００μｍ／０．７μｍ、ＮＴｒ１およびＮＴｒ２はＷ／Ｌ＝１００μｍ／０．７μｍである。Ｃ_GDとＣ_GS＝約０．１５７ｐＦである。Ｃ３＝０．５ｐＦである。図３の回路ではＣ４＝Ｃ５＝０．２５ｐＦである。

図４の（Ａ）では、実線が出力ノードＮｏｕｔの電圧変動を、破線がノードＮ７の電圧変動を示す。図４の（Ｂ）では、実線がノードＮ１の電圧変動を、破線がノードＮ２の電圧変動を示す。図４の（Ｃ）では、実線がノードＮ３の電圧変動を、破線がノードＮ４の電圧変動を示す。

前述のように、出力ノードＮｏｕｔの電圧変動の約０．３倍である３Ｖが、Ｎ７に伝達されるが、図４の（Ａ）でもそのようになっており、シミュレーションの結果と一致する。
このため、ＰＴｒ２およびＮＴｒ２のドレイン−ソース間電圧は最大６．５Ｖ程度となり、これはトランジスタの耐圧以上の電位差が印加されることを意味するため、このままでは耐圧保障をすることができない。したがって、バイパス容量Ｃ３の容量をさらに増加させることになる。

図５は、図２の出力回路でバイアス電圧出力ノードの電圧変動をシミュレーションした結果と、図３の出力回路でバイアス電圧出力ノードの電圧変動をシミュレーションした結果の比較を示す。

シミュレーションの条件は、Ｃ４＝Ｃ５＝０．２５ｐＦとした以外は、図４のシミュレーションの条件と同じである。図５では、実線が図３のノードＮ７の電圧変動を、破線が図２のノードＮ７の電圧変動を示す。

前述のように、Ｃ４＝Ｃ５＝０．２５ｐＦとした容量結合により、Ｎｏｕｔからの電圧変動の影響はキャンセルされ、ノードＮ７の電位は、ほぼ本来のバイアス電圧の目標値＝ＶＤＤ／２（５Ｖ）付近を維持される。

以上の通り、第１先行技術の出力回路は、直流特性としては耐圧を満たすことができるが、スイッチングの瞬間に注目してバイアス電圧出力ノードＮ７の波形では、スパイクにより一瞬だけトランジスタの耐圧を越える電位差に達していることが分かる。スパイクは、主に出力部の前段のバッファの出力波形が急峻であることに起因しており、耐圧の観点からはこのスパイクによる電圧変動も抑制することが望ましい。

図６は、第２先行技術の出力回路の構成を示す図である。
第２先行技術の出力回路は、容量Ｃ４とノードＮ３の間に、抵抗Ｒ１とＰＭＯＳトランジスタＰＴｒ３を並列に接続し、容量Ｃ５とノードＮ４の間に、抵抗Ｒ２とＮＭＯＳトランジスタＮＴｒ３を並列に接続したことが、図３の第１先行技術の出力回路と異なる。言い換えれば、第２先行技術では、第１逆相結合キャンセル部は、並列に接続した抵抗Ｒ１およびＰＭＯＳトランジスタＰＴｒ３と、それらに直列に接続した容量Ｃ４と、を有する。また、第２逆相結合キャンセル部は、並列に接続した抵抗Ｒ２およびＮＭＯＳトランジスタＮＴｒ３と、それらに直列に接続した容量Ｃ５と、を有する。

以下、第２先行技術の出力回路の動作を説明する。
一般的に、出力部の前段のバッファ４および５の出力信号は、出力部における貫通電流抑制のために、ＰＴｒ１およびＮＴｒ１が同時にオンしないように、駆動信号によるゲート制御タイミングを意図的にずらしている。出力ノードＮｏｕｔの電位が高（Ｈ）に立ち上がる信号の場合、Ｎ４の電位を低（Ｌ）としてＮＴｒ１をオフ（遮断）した後、Ｎ５をＬとしてＰＴｒ１をオン（導通）させる。そのため、波形の時系列としては、Ｎ４の電位の急峻な立ち下り、Ｎ３の電位の緩やかな立ち下り、出力ノードＮｏｕｔの緩やかな立ち上がり、という順序となる。これにより、各ノードの電圧信号間には僅かながら位相のズレ、すなわち、Ｎ４とＮｏｕｔ間の位相ズレは１８０度＋α、Ｎ３とＮｏｕｔ間の位相ズレはほぼ１８０度となる。

前述のように、逆相信号によるバイアスノード揺れのキャンセルを考える場合、使用する「逆相の信号」は元の正相信号に対し、位相１８０度からあまり位相がずれていない信号が望ましい。そのため、後者のＮ３とＮｏｕｔ間の位相ズレならば、Ｎ３の信号をそのまま容量結合しても問題はないが、前者のＮ４とＮｏｕｔ間は理想的な状態ではない。すなわち、Ｎ４とＮｏｕｔ間は、Ｎ４が一瞬早く変動してしまう。そのため、そのまま「逆相の信号」として利用すると、図５に示した通り、スイッチングの瞬間に一瞬早くキャンセル動作をしてしまい、バイアス電圧出力ノードＮ７にスパイクを発生させる要因となる。

そこで、第２先行技術の出力回路では、ノードＮ３とバイアス電圧出力ノードＮ７の間に接続する第１逆相結合キャンセル部を、並列に接続した抵抗Ｒ１およびＰＭＯＳトランジスタＰＴｒ３と、それらに直列に接続した容量Ｃ４と、で形成する。ＰＴｒ３のゲートは、ノードＮ１に接続される。また、ノードＮ４とバイアス電圧出力ノードＮ７の間に接続する第２逆相結合キャンセル部を、並列に接続した抵抗Ｒ２およびＮＭＯＳトランジスタＮＴｒ３と、それらに直列に接続した容量Ｃ５と、で形成する。ＮＴｒ３のゲートは、ノードＮ２に接続される。

第２先行技術では、ＰＴｒ３およびＮＴｒ３のゲートの制御信号として、出力回路自身の信号をフィードバックする形で利用することで、第１および第２逆相結合キャンセル部のインピーダンスを調整する。これにより、ノードＮ３およびＮ４の駆動信号が、ノードＮ７へ伝達されるタイミングを適宜調整する制御を行う。

出力ノードＮｏｕｔがＬからＨに立ち上がる場合を説明する。
まず、Ｎ３からＮ７へのＡＣ変動伝達に着目した場合、先述の通りＮ３とＮｏｕｔ間の位相ズレはほぼ１８０度であるため、Ｃ４による容量結合におけるタイミング調整は不要であり、Ｎ３とＣ４間の抵抗成分はほぼ無い状態とすることが望ましい。第２先行技術では、この状態を、ＰＴｒ３をオンすることにより実現する。すなわち、出力の瞬間におけるＮ１の電位の遷移はＶＤＤ／２＋ＶｔｈからＶＤＤへと変化し、連動してＰＴｒ３は、オンからオフへと遷移するため、出力の瞬間に於いてはＮ３とＣ４間の抵抗成分はほぼなくなる。

同様に、Ｎ４からＮ７へのＡＣ変動伝達については、Ｃ５による容量結合におけるタイミング調整が必要であり、Ｎ４とＣ５間の抵抗成分にて調整する。この調整は、第２抵抗Ｒ２とＮＴｒ３により実現される。すなわち、出力の瞬間におけるＮ２の電位の遷移は０ＶからＶＤＤ／２−Ｖｔｈであり、連動してＮＴｒ３は、オフからオンへと遷移するため、出力の瞬間においては、Ｎ４とＣ５間の抵抗成分はほぼＲ２となり、これによりタイミング調整が行われる。

出力ノードＮｏｕｔがＨからＬに立ち下がる場合は、逆の動作を行うので説明は省略する。
以上の一連の動作により、バイアス電圧出力ノードＮ７への容量結合タイミングを調整して、位相のずれた前段のバッファ４および５の出力を逆相信号として利用しても、電圧変動のキャンセル時に発生するスパイクを抑制する。

図７は、第２先行技術の出力回路で各ノードの電圧変動をシミュレーションした結果を示す。
シミュレーションを行った回路定数は以下の通りである。

ＶＤＤ＝１０Ｖ、温度＝２５°Ｃ、トランジスタ耐圧＝５．５Ｖである。出力部１のＰＴｒ１およびＰＴｒ２はＷ／Ｌ＝２００μｍ／０．７μｍ、ＮＴｒ１およびＮＴｒ２はＷ／Ｌ＝１００μｍ／０．７μｍである。Ｃ_GDとＣ_GS＝約０．１６ｐＦである。Ｃ４＝Ｃ５＝０．２５ｐＦであり、合わせた容量値はＣ_GSの約１．５倍である。

図７の（Ａ）では、実線が出力ノードＮｏｕｔの電圧変動を、破線がノードＮ７の電圧変動を示す。図７の（Ｂ）では、実線がノードＮ１の電圧変動を、破線がノードＮ２の電圧変動を示す。図７の（Ｃ）では、実線がノードＮ３の電圧変動を、破線がノードＮ４の電圧変動を示す。

図７で、バッファ４および５の出力ノードＮ３およびＮ４の波形に着目すると、前述の通り、出力ＮｏｕｔがＬからＨに立ち上がる時は、Ｎ５が急峻に立ち下り、Ｎ４が緩やかに立ち下る。出力ＮｏｕｔがＨからＬに立ち下る時は、Ｎ３が急峻に立ち上がり、Ｎ４が緩やかに立ち上がる。立ち上がり・立ち下がりが急峻となる一方のノードが、他方の容量結合ノードと比較して一瞬早い変動をするため、何も対策をしないと、図５に示すように、バイアス電圧出力ノードＮ７にスパイクが発生する。しかし、第２先行技術においては、Ｎｏｕｔの立ち上がり時は、Ｎ４が急峻に立ち下る瞬間にＮ２が０ＶとなりＮＴｒ３がオフに制御されるため、抵抗Ｒ２によりＮ４によるＮ７への結合が緩やかになる。また、Ｎｏｕｔの立ち下がり時は、Ｎ３が急峻に立ち上がる瞬間にＮ１がＶＤＤとなりＰＴｒ３がオフに制御されるため、抵抗Ｒ１によりＮ３のＮ７への結合が緩やかになる。これにより、Ｎ３およびＮ４の急峻な変動によるスパイクの発生が抑制される。

図８は、スパイク抑制効果をより明確に示すために、第１先行技術と第２先行技術のバイアス電圧出力ノードＮ７の電圧変動のシミュレーション結果を合わせて示す図であり、実線が第１先行技術の場合を、破線が第２先行技術の場合を示す。言い換えれば、図８は、図５の実線に、第２先行技術のシミュレーション結果を重ねて示す図である。
図８から、第２先行技術では、第１先行技術に比べて、スイッチング時のスパイクが大幅に抑制されていることが確認される。

図９は、第３先行技術の出力回路の構成を示す図である。
第３先行技術の出力回路は、２個のバイアス電圧出力ノードＮ５およびＮ６を有する出力回路において、Ｎ３とＮ６間に容量Ｃ６を、Ｎ４とＮ５間に容量Ｃ７を接続したものである。言い換えれば、第３先行技術の出力回路は、２個のバイアス電圧出力ノードを有する図１の出力回路に、第１先行技術の構成を適用した例である。

一般に、バイアス電圧出力ノードを別々に設けるのは、多くの場合、素子耐圧制約が厳しい場合であると考えられる。一般に容量もトランジスタと同じプロセスで製造されるために、容量の耐圧もトランジスタと同程度である。例えば、図９では、トランジスタの耐圧がＶＤＤ／２である場合で、結合容量は、各バイアス電圧出力ノードに対して、ノードとの電位差が小さい前段のバッファの出力ノードとの間にだけ設ける。図９の第３先行技術の出力回路では、ノードＮ５のバイアス電圧がＶＤＤ／２−Ｖｔｈであり、ノードＮ６のバイアス電圧がＶＤＤ／２＋Ｖｔｈである。ノードＮ３の駆動信号は、ＶＤＤ／２〜ＶＤＤの間で変化し、ノードＮ４の駆動信号は０〜ＶＤＤ／２の間で変化する。したがって、Ｎ５とＮ４の間の最大電位差はＶＤＤ／２−Ｖｔｈ程度であり、容量Ｃ７を接続することができる。同様に、Ｎ３とＮ６の間の最大電位差はＶＤＤ／２−Ｖｔｈ程度であり、容量Ｃ６を接続することができる。

第３先行技術の基本的な動作は、第１先行技術と同じなので、説明は省略する。
第３先行技術の出力回路において、容量Ｃ６およびＣ７の望ましい容量値は、第１先行技術と同様の計算式より求めることができる。ただし、図３の（Ｂ）において、片側のバイアス電圧出力ノードＮ７における電圧変動に関わる成分を除外する。例えば、ノードＮ５については、Ｎ４との結合容量Ｃ７のみとし、Ｎ３との結合容量を設けない。この場合の等価回路による伝達関数は、以下の式が求められ、Ｃ_GDとＣ_GSがほぼ等しいとすると、式の右側のように近似される。

従って、電圧変動をキャンセルしたい場合、Ｃ６およびＣ７の容量値は、Ｃ_GDの（ａ＋１）／ｂ倍の値ということになる。なお、ある程度キャンセルすればよい場合は、抑制したい電圧変動の程度に応じて容量値を小さくしてもよく、容量値としてはＣ_GDの（ａ＋１）／ｂ倍以下の値に適宜設定する。

図１０は、第４先行技術の出力回路の構成を示す図である。
第４先行技術の出力回路は、第３先行技術の出力回路に、第２先行技術の第１および第２逆相結合キャンセル部の構成、すなわち並列に接続した抵抗とトランジスタを、結合容量と駆動信号のノード間に接続する構成を適用した例である。

第４先行技術の出力回路の基本動作は、第２先行技術と同様に、逆相信号が急峻に入るタイミングを、ＰＴｒ３と抵抗Ｒ１の組およびＮＴｒ３と抵抗Ｒ２の組で、トランジスタをオン・オフにより抵抗を接続するか否かで調整する。これにより、バイアス電圧出力ノードＮ５およびＮ６において発生するスパイクを抑制する。

図１１は、第５先行技術の出力回路の構成を示す図であり、（Ａ）は出力回路の構成を、（Ｂ）は等価回路を示す。
図１１に示すように、第５先行技術の出力回路は、図２の出力回路で、出力ノードＮｏｕｔが、入出力用のバス端子ＢＵＳに接続され、ＮＭＯＳトランジスタＮＴｒ４と、リエントリー入力初段バッファ７と、容量Ｃ８と、をさらに設けた回路である。ＮＴｒ４のソースは、Ｎｏｕｔに接続され、ゲートにはＶｘ＋Ｖｔｈが印加され、ドレインがリエントリー入力初段バッファ７の入力に接続される。リエントリー入力初段バッファ７は、電圧ＶｘとＧＮＤ（０Ｖ）を電源として動作する。容量Ｃ８は、リエントリー入力初段バッファ７の出力ノードＮ８とノードＮ７の間に接続される。

第５先行技術では、リエントリー入力初段バッファ７の出力を「逆相の信号」としてＮ７へ容量結合する。「逆相の信号」がリエントリー入力初段バッファ７の出力を利用している点を除けば、基本構成および動作は、第１先行技術と同じである。リエントリー入力初段バッファ７は、他のトランジスタと同じプロセスで製造されており、ゲート耐圧が低い。そのため、降圧素子としてＮＴｒ４を設けている。第５先行技術は、リエントリー入力初段バッファ７を０〜Ｖｘの電源（例えば、Ｖｘ＝ＶＤＤ／２）で動作させる場合を想定している。そのため、降圧素子ＮＴｒ４のゲートにＶｘ＋Ｖｔｈの電位を与えることで、リエントリー入力初段バッファ７に入る信号を０〜Ｖｘ間に制限している。

第１から第４先行技術と同様に、位相ズレがほとんどない状態で逆相信号を容量結合して利用することで、少ない容量値でバイアス電圧出力ノードの電圧変動抑制効果が実現できる。
また、第１から第４先行技術が、出力回路の前段のバッファの出力信号を利用している場合のみに実施可能であるのに対して、第５先行技術の構成は入力信号が印加される入出力回路にも適用可能という汎用性の高さを有する。

第５先行技術でバイアス電圧出力ノードの電圧変動をキャンセルするのに適した容量Ｃ８の容量値は、第１から第２先行技術で説明したのと同様の計算式より求めることができる。
図１１の（Ａ）の出力回路の等価回路は図１１の（Ｂ）のようになる。この等価回路より、第５先行技術における入出力端子等からバイアス電圧出力ノードＮ７へ伝達する「電圧変動」は、以下の伝達関数が求めることができ、Ｃ_GDとＣ_GSが等しいとすると、式の右側のように近似される。

従って、電圧変動をキャンセルしたい場合、Ｃ８の容量値は、Ｃ_GDの（ａ＋１）／ｂ倍の値（ａ＝ｂ＝０．５であれば、３倍）ということになる。なお、ある程度キャンセルすればよい場合は、抑制したい電圧変動の程度に応じて容量値を小さくしてもよく、容量値としてはＣ_GDの（ａ＋１）／ｂ倍以下の値に適宜設定する。

図１２は、第６先行技術の出力回路の構成を示す図である。
第６先行技術の出力回路は、２個のバイアス電圧出力ノードＮ５およびＮ６を有する出力回路に、第５先行技術のリエントリー入力初段バッファの出力を「逆相の信号」としてＮ７へ容量結合する構成を適用したものである。

図１２に示すように、第６先行技術の出力回路は、図１の出力回路で、出力ノードＮｏｕｔが入出力用のバス端子ＢＵＳに接続される。さらに、第６先行技術の出力回路は、ＰＭＯＳトランジスタＰＴｒ５と、ＮＭＯＳトランジスタＮＴｒ５と、リエントリー入力初段バッファ８および９と、容量Ｃ９およびＣ１０と、をさらに設けた回路である。ＰＴｒ５のソースは、Ｎｏｕｔに接続され、ゲートにはＶＤＤ／２−Ｖｔｈが印加され、ドレインがリエントリー入力初段バッファ９の入力に接続される。ＮＴｒ５のソースは、Ｎｏｕｔに接続され、ゲートにはＶＤＤ／２＋Ｖｔｈが印加され、ドレインがリエントリー入力初段バッファ８の入力に接続される。リエントリー入力初段バッファ９は、電圧ＶＤＤとＶＤＤ／２を電源として動作する。リエントリー入力初段バッファ８は、電圧ＶＤＤ／２とＧＮＤ（０Ｖ）を電源として動作する。容量Ｃ９は、リエントリー入力初段バッファ８の出力ノードＮ９とノードＮ５の間に接続される。容量Ｃ１０は、リエントリー入力初段バッファ９の出力ノードＮ１０とノードＮ６の間に接続される。

第６先行技術では、第３および第４先行技術と同様に、結合容量Ｃ９およびＣ１０を配置する場合、素子耐圧制約（図１２では、ＶＤＤ／２）を満たす必要があるため、各バイアス電圧出力ノードにリエントリー入力初段バッファ８および９を用意している。第６先行技術では、バイアス電圧出力ノードＮ５の電位はＶＤＤ／２−Ｖｔｈであり、出力ノードＮ９の電位を０〜ＶＤＤ／２で変化させるリエントリー入力初段バッファ８を用意して、Ｎ９とＮ５を容量Ｃ９で接続する。また、バイアス電圧出力ノードＮ６の電位はＶＤＤ／２＋Ｖｔｈであり、出力ノードＮ１０の電位をＶＤＤ／２〜ＶＤＤで変化させるリエントリー入力初段バッファ９を用意して、Ｎ１０とＮ６を容量Ｃ１０で接続する。これにより、容量Ｃ９およびＣ１０に印加される最大電位差をＶＤＤ／２−Ｖｔｈ程度に抑制し、素子耐圧違反を避けるよう設定している。また、降圧素子ＮＴｒ５およびＰＴｒ５を用意して、各リエントリー入力初段バッファのゲートに対する信号が、動作電源と同じ電圧範囲の信号となるように制御している。具体的には、０〜ＶＤＤ／２で動作する信号経路に対しては、ＮＴｒ５のゲートにＶＤＤ／２＋Ｖｔｈを与えることで、また、ＶＤＤ／２〜ＶＤＤで動作する信号経路に対しては、ＰＴｒ５のゲートにＶＤＤ／２−Ｖｔｈを与えることで実現している。

第６先行技術の動作は、第５先行技術を同じであるため、説明は省略する。
また、第６先行技術で、電圧変動をキャンセルするのに適した容量Ｃ９およびＣ１０の容量値は、第５先行技術の計算式と同様であり、Ｃ９およびＣ１０の容量値は、Ｃ_GDの（ａ＋１）／ｂ倍の値（ａ＝ｂ＝０．５であれば、３倍）ということになる。なお、ある程度キャンセルすればよい場合は、抑制したい電圧変動の程度に応じて容量値を小さくしてもよく、容量値としてはＣ_GDの（ａ＋１）／ｂ倍以下の値に適宜設定する。

以上説明したように、先行技術によれば、バイアス電圧出力ノードと、電源（高電位電源、ＧＮＤ）等との間にバイパスコンデンサを配置するよりも、小さい容量値でバイアス電圧出力ノードの電圧変動を抑制できる。
また、先行技術によれば、容量を付加するのみで、電圧変動を抑制でき、新規に回路追加をする必要がない。

次に、実施形態の入出力回路を説明する。実施形態の入出力回路は、上記の先行技術に基づくものであり、先行技術の説明が適用される。まず、先行技術の出力回路を入出力回路に適用する場合の問題について説明する。

前述のように、第１から第４先行技術の出力回路は、出力動作のみを行う回路に適用可能で、入出力ノードに接続されると、対向デバイスからの入力動作を想定する必要があり、耐えられない場合が生じる。これに対して、図１１および図１２に示した第５および第６先行技術の出力回路は、入出力ノードに接続され、入力動作時にも動作可能であるという利点がある。この点についてさらに詳しく説明する。

例えば、図６に示した第２先行技術の出力回路が入出力ノードに接続されて使用され、ｏｕｔ端子が繋がる先、すなわち対向デバイスＩＣから入力信号が入ってくる場合を想定する。ｏｕｔ端子が入力信号に対して逆極性の信号を出していた場合、バスコンフリクトを引き起こして大電流を流し続けることとなり、回路劣化を加速し、最悪破壊される可能性がある。そこで、バスコンフリクトを避けるために、Ｎ３＝ＨとしてＰＴｒ１をオフし、Ｎ４＝ＬとしてＮＴｒ１をオフするように制御し、ｏｕｔ端子は出力オフ状態、すなわちＨｉｚ（ハイインピーダンス）とする。

この時、バイアスノードＮ７については、ＰＴｒ１、ＰＴｒ２、ＮＴｒ１およびＮＴｒ２にかかる電圧がトランジスタ耐圧より小さいことを守り続けるために、継続してバイアス電圧を与え続ける。仮に、ｏｕｔ端子に高（Ｈｉｇｈ）信号（ＶＤＤ＝１０Ｖ相当とする）が印加されてきた場合、Ｎ７へのバイアス電圧供給をオフとしてこのノードがＧＮＤに張り付いたとする。この場合、Ｎ２のノード電圧は０Ｖ（ＧＮＤ）になるため、ＮＴｒ２のドレイン−ソース間電圧として０Ｖ〜ＶＤＤ（１０Ｖ）が印加されてしまい、耐圧違反により破壊されてしまうことになる。逆のケースとして、ｏｕｔ端子に低（Ｌｏｗ）信号（ＧＮＤ相当とする）が印加されてきた場合でも、先述の想定下では、今度はＮ１のノード電圧が０＋Ｖｔｈ（０．３〜０．７Ｖ程度）となり、ＰＴｒ１のドレイン−ソース間電圧がＶＤＤ−Ｖｔｈ（９．３〜９．７Ｖ程度）となり、破壊が生じる。

さらに、バイアスノードをオン（ＯＮ）のままに維持しなくてはならないということは、ｏｕｔ端子の変動がバイアスノードにも伝わる状態が、入力信号受け入れ想定時でも、そのまま維持されているということになる。第１から第４先行技術の出力回路では、容量Ｃ４およびＣ５を介してバイアスノードＮ７と接続することにより、出力回路前段のバッファ４および５の出力信号をその「揺れ」への対策として用いていた。しかし、入力信号受け入れ想定時は、バッファ４および５の出力端子の電位が固定されてしまうために、「揺れ」対策として用いることができない。

以上説明したような理由で、第１から第４先行技術の出力回路は、入出力端子（ノード）に接続される入出力回路としては使用できない。これに対して、第５および第６先行技術の出力回路は、入出力端子への入力信号そのものを利用してバイアスノードの変動（揺れ）対策を行うため、入出力回路として使用できるということになる。

ところで、第５および第６先行技術の回路を入出力回路として使用する場合、出力動作時でも、ＮＴｒ４およびリエントリー入力初段バッファ７、またはＰＴｒ５、ＮＴｒ５およびリエントリー入力初段バッファ８および９が常時オンすることが求められる。これは、入出力端子ＢＵＳの電圧が、容量Ｃ８、またはＣ９およびＣ９を介してバイアスノードＮ５−Ｎ７にフィードバックして、バイアスノードの電位変動を抑制するためである。一方、入出力回路には、出力動作時に、リエントリー入力回路部をオフすることを求められる場合があり、そのような要求に対応できないという課題がある。

入出力回路で出力動作時に、リエントリー入力回路の部分をオフすることが求められるのは、以下のような場合である。
（１）外部対向デバイスＩＣとつながる入出力端子に大きな容量がついてしまうため、出力信号の立ち上がり、もしくは立下がり遷移が緩くなり、リエントリー入力回路のゲートに中間電位が印加される時間が長くなる。入力初段のバッファ７、８および９に中間電位が長時間印加されると、貫通電流を大きく流し続けることとなる。そのため、出力動作時には、入力回路を停止して、余分な消費電流を削減することが求められる場合である。

（２）内部論理回路の構成の都合上、リエントリー入力回路の出力信号として、出力動作時に入出力回路が出力する信号がそのまま戻ってきて内部に印加されてしまうと、問題が発生する場合がある。そのため、リエントリー入力回路を止めておきたい場合である。
以下に説明する実施形態の入出力回路は、上記の要求にも対応できるものである。

図１３は、第１実施形態の入出力回路の構成を示す図である。
第１実施形態の入出力回路は、入力ＯＮ／ＯＦＦ制御信号および出力ＯＮ／ＯＦＦ制御信号により、入力動作時には図１２の第６先行技術の入出力回路を、出力動作時には図１０の第４先行技術の出力回路になるように、切り替え可能にしたものである。図１３では、図１２の第６先行技術の入出力回路および図１０の第４先行技術の出力回路と対応する要素には、同じ符号を付しており、同様に機能するので、切り替えに関係する部分についてのみ説明する。

第１実施形態の入出力回路は、図１０と図１２の回路を合わせた上で、さらにＳＷ１−ＳＷ４、ゲートＡＮＤ５およびインバータＩＮＶ１および２を付加した構成を有する。

入力動作時には、入力ＯＮ／ＯＦＦ制御信号＝１（Ｈｉｇｈ）（ＯＮ：オン）、かつ出力ＯＮ／ＯＦＦ制御信号＝０（Ｌｏｗ）（ＯＦＦ：オフ）とする。これにより、ＰＴｒ１およびＮＴｒ１はオフする。さらに、ＰＴｒ２のゲート（Ｎ５）にはバイアス電圧ＶＤＤ／２−Ｖｔｈが印加され、ＮＴｒ２のゲート（Ｎ６）にはバイアス電圧ＶＤＤ／２＋Ｖｔｈが印加され、ＰＴｒ２およびＮＴｒ２はオフ（遮断）する。したがって、出力段のＰＴｒ１、ＰＴｒ２、ＮＴｒ１およびＮＴｒ２はオフ（遮断）しており、出力回路は入出力ノードに対して出力オフ（Ｈｉ−Ｚ）状態になる。

さらに、入力ＯＮ／ＯＦＦ制御信号＝１、かつ出力ＯＮ／ＯＦＦ制御信号＝０とすることにより、ＮＡＮＤ１およびＮＡＮＤ２が入力スルー状態に、ＳＷ１およびＳＷ２がオン（導通）し、ＳＷ３およびＳＷ４がオフ（遮断）する。さらに、ＮＡＮＤ１およびＮＡＮＤ２はインバータとして機能し、ＮＡＮＤ３の出力は１に、ＡＮＤ４の出力は０になり、ノードＮ１１およびＮ１２は、Ｎ１３およびＮ１４に接続され、図１２と同じ回路状態が実現される。したがって、ノードＮ１１およびＮ１２には、バイアスノードＮ６およびＮ５の揺れをキャンセルする逆相信号であるリエントリー入力信号が入力され、リエントリー入力信号がキャンセル動作に利用される。

出力動作時には、出力ＯＮ／ＯＦＦ制御信号＝１（ＯＮ）とすることで、ＳＷ１およびＳＷ２がオフし、ＳＷ３およびＳＷ４がオンし、ＮＡＮＤ３およびＡＮＤ４は駆動信号のインバータとなり、図１０と同じ回路状態が実現される。この回路状態では、バイアスノードＮ６およびＮ５の揺れをキャンセルする逆相信号を入力するノードＮ１１およびＮ１２は、出力前段バッファＮＡＮＤ３およびＡＮＤ４の出力にあたるＮ３およびＮ４に接続される。したがって、ＮＡＮＤ３およびＡＮＤ４の出力信号が、キャンセル動作に利用される。この時、リエントリー入力回路はキャンセル動作に一切寄与しないためＯＮ／ＯＦＦどちらの制御でもよく、ＯＦＦ制御としても動作上問題は発生しない。

以上説明したように、第１実施形態の入出力回路は、入力動作時は、第６先行技術と同様に、リエントリー入力回路の出力信号を逆相信号として利用する。さらに、出力動作時は、リエントリー入力回路をＯＦＦとして、第４先行技術と同様に、出力前段バッファの出力信号を逆相信号として利用する。このようにして、入力動作時と出力動作時の両方で、バイアスノード揺れのキャンセル動作を実現する。第１実施形態の入出力回路によれば、出力動作時にリエントリー入力回路をＯＦＦとしたい場合にも対応することが可能となる。

第１実施形態の入出力回路は、入力動作時にはリエントリー入力回路の出力信号を、出力動作時には出力前段バッファの出力信号を、それぞれ逆相信号として利用してキャンセル動作を実現するように切り替える。この切り替え構成は、他の先行技術にも適用可能である。すなわち、リエントリー入力回路は、第５および第６先行技術のいずれも使用可能であり、出力回路は、第１から第４先行技術のいずれも使用可能である。第１実施形態では、前述のように第４先行技術と第６先行技術の回路を切り替えている。

図１４は、第１実施形態の切り替え構成を利用して、出力動作時には第３先行技術の出力回路に、入力動作時には第６先行技術の回路に切り替える入出力回路の構成を示す図である。詳しい説明は省略する。

図１５は、第１実施形態の切り替え構成を利用して、出力動作時には第１先行技術の出力回路に、入力動作時には第５先行技術の回路に切り替える入出力回路の構成を示す図である。詳しい説明は省略する。

図１６は、第１実施形態の切り替え構成を利用して、出力動作時には第２先行技術の出力回路に、入力動作時には第５先行技術の回路に切り替える入出力回路の構成を示す図である。詳しい説明は省略する。

図１７は、第２実施形態の入出力回路の構成を示す図である。
第２実施形態の入出力回路は、入力ＯＮ／ＯＦＦ制御信号および出力ＯＮ／ＯＦＦ制御信号により、入力動作時には図１２の第６先行技術の入出力回路を、出力動作時には図１０の第４先行技術の出力回路になるように、切り替え可能にしたものである。図１３では、図１２の第６先行技術の入出力回路および図１０の第４先行技術の出力回路と対応する要素には、同じ符号を付しており、同様に機能するので、切り替えに関係する部分についてのみ説明する。

第２実施形態の入出力回路は、図１０と図１２の回路を合わせた上で、さらにＳＷ５−ＳＷ６、ＰＴｒ１１、ＮＴｒ１１、ゲートＡＮＤ６、ＡＮＤ７、ＯＲ１、ＯＲ２およびインバータＩＮＶ１を付加した構成を有する。

入力動作時には、入力ＯＮ／ＯＦＦ制御信号＝１（Ｈｉｇｈ）（ＯＮ：オン）、かつ出力ＯＮ／ＯＦＦ制御信号＝０（Ｌｏｗ）（ＯＦＦ：オフ）とする。これにより、ＳＷ５およびＳＷ６はオフ（遮断）し、ＰＴｒ１１およびＮＴｒ１１はオン（導通）しており、ＰＴｒ１のゲートは１（Ｈｉｇｈ）に、ＮＴｒ１のゲートは０（Ｌｏｗ）になり、ＰＴｒ１およびＮＴｒ１はオフする。また、ＰＴｒ２のゲート（Ｎ５）にはバイアス電圧ＶＤＤ／２−Ｖｔｈが印加され、ＮＴｒ２のゲート（Ｎ６）にはバイアス電圧ＶＤＤ／２＋Ｖｔｈが印加され、ＰＴｒ２およびＮＴｒ２はオフ（遮断）する。したがって、出力段のＰＴｒ１、ＰＴｒ２、ＮＴｒ１およびＮＴｒ２はオフ（遮断）しており、出力回路は入出力ノードに対して出力オフ（Ｈｉ−Ｚ）状態になる。

さらに、入力ＯＮ／ＯＦＦ制御信号＝１、かつ出力ＯＮ／ＯＦＦ制御信号＝０とすることにより、ＮＡＮＤ１およびＮＡＮＤ２が入力スルー状態に、ＯＲ１およびＯＲ２が入力スルー状態になる。ＮＡＮＤ３およびＮＡＮＤ４の出力が１に固定され、ＡＮＤ６およびＡＮＤ７が入力スルー状態になる。言い換えれば、入出力ノードに入力される入力信号が、ＰＴｒ５、ＮＡＮＤ１、ＯＲ１、およびＡＮＤ６を介してＮ３に供給され、さらにＮＴｒ５、ＮＡＮＤ２、ＯＲ２、およびＡＮＤ７を介してＮ４に供給される状態になる。すなわち、図１２の状態になる。Ｎ３は、並列に接続されたＰＴｒ３およびＲ１と、容量Ｃ６と、を介してＮ６に接続され、Ｎ４は、並列に接続されたＮＴｒ３およびＲ２と、容量Ｃ７と、を介してＮ５に接続されている。したがって、ノードＮ３およびＮ４に、リエントリー入力信号が入力され、バイアスノードＮ６およびＮ５の揺れを、逆相信号でキャンセルする動作が行われる。

第１実施形態では、ＮＡＮＤ１およびＮＡＮＤ２の出力が、ＳＷ１およびＳＷ２を介して、Ｎ１１およびＮ１２を直接充放電するために、ＮＡＮＤ１およびＮＡＮＤ２を形成するトランジスタのサイズをある程度大きくすることが求められた。これに対して、第２実施形態では、ＮＡＮＤ１およびＮＡＮＤ２は、直接ノードの充放電を行わないため、最小限のサイズで形成でき、サイズの低減が可能となる。なお、入力動作時、Ｎ１＝Ｌ（≒ＶＤＤ／２）、Ｎ２＝Ｈ（≒ＶＤＤ／２）固定となるため、ＰＴｒ３およびＮＴｒ３はともにオンするように制御され、入力信号の回り込みを阻害（遅延を増大）しないように動作する。言い換えれば、ＰＴｒ３およびＮＴｒ３のスイッチング制御回路部は、本来出力動作時用に用意された回路であり、入力動作時は余計な動作をしないように制御される。

出力動作時には、出力ＯＮ／ＯＦＦ制御信号＝１とすることで、ＯＲ１およびＯＲ２の出力がＨに固定され、ＮＡＮＤ３、ＮＡＮＤ４、ＡＮＤ６及びＡＮＤ７が入力スルー状態となり、ＳＷ５およびＳＷ６がオンし、ＰＴｒ１１およびＮＴｒ１１がオフする。したがって、駆動信号が、ＰＴｒ１およびＮＴｒ１のゲートに印加される図１０と同じ回路状態が実現され、駆動信号がバイアスノードＮ５およびＮ６のキャンセル動作に利用される。第１実施形態と同様に、この時の入力ＯＮ／ＯＦＦ制御信号は、どちらの設定でも動作上問題は発生しない。

以上説明したように、第２実施形態の入出力回路は、入力動作時に、ＮＡＮＤ１およびＮＡＮＤ２が、バイアスノード揺れキャンセル用の逆相信号を入力するＮ３およびＮ４を直接駆動せず、ＡＮＤ６およびＡＮＤ７を介して駆動する。これにより、第２実施形態は、第１実施形態と同じ動作を実現しながら、第１実施形態ではノード駆動のためにサイズを大きくすることが求められたＮＡＮＤ１およびＮＡＮＤ２のサイズを低減する。

第２実施形態の入出力回路における、入力動作時にはリエントリー入力回路の出力信号を、出力動作時には出力前段バッファの出力信号を、それぞれ逆相信号として利用してキャンセル動作を実現するように切り替える構成は、他の先行技術にも適用可能である。

図１８は、第２実施形態の切り替え構成を利用して、出力動作時には第３先行技術の出力回路に、入力動作時には第６先行技術の回路に切り替える入出力回路の構成を示す図である。詳しい説明は省略する。

以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものである。特に記載された例や条件は発明の範囲を制限することを意図するものではなく、明細書のそのような例の構成は発明の利点および欠点を示すものではない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。

１ 出力部
２ 高電位電源
３ 低電位電源
４、５ バッファ
６ バイアス電圧生成回路
Ｎｏｕｔ 出力ノード
Ｎ７ バイアス電圧出力ノード
ＳＷ１−ＳＷ６ スイッチ

Claims (8)

1. 高電位側電源と入出力ノードとの間に直列に接続され、前記高電位側電源の側に接続される第１ＰＭＯＳトランジスタと前記入出力ノード側に接続される第２ＰＭＯＳトランジスタと、
   低電位側電源と前記入出力ノードとの間に直列に接続され、前記低電位側電源の側に接続される第１ＮＭＯＳトランジスタと前記入出力ノード側に接続される第２ＮＭＯＳトランジスタと、
   前記入出力ノードの電圧信号が入力され、前記電圧信号の振幅の最大値を、前記高電位電源の電圧よりも小さく前記低電位側電源よりも大きい第１バイアス電圧に制限する第１降圧部と、
   前記入出力ノードの電圧信号が入力され、前記電圧信号の振幅の最大値を、前記第１バイアス電圧よりも小さく前記低電位側電源よりも大きい第２バイアス電圧に制限する第２降圧部と、
   前記第１降圧部の出力信号を反転する第１反転部と、
   前記第２降圧部の出力信号を反転する第２反転部と、
   第１端子と第２端子とを含み、前記第１端子が前記第１ＰＭＯＳトランジスタのゲート端子と前記第１反転部の出力端子の何れかに接続され、前記第２端子が前記第２ＮＭＯＳトランジスタのゲート端子に接続される第１容量と、
   第３端子と第４端子とを含み、前記第３端子が前記第１ＮＭＯＳトランジスタのゲート端子と前記第２反転部の出力端子の何れかに接続され、前記第４端子が前記第２ＰＭＯＳトランジスタのゲート端子に接続される第２容量と、
   を備え、
   前記第２ＰＭＯＳトランジスタのゲート端子には、前記第１バイアス電圧が印加され、
   前記第２ＮＭＯＳトランジスタのゲート端子には、前記第２バイアス電圧が印加され、
   前記第１ＰＭＯＳトランジスタのゲート端子には、第１駆動信号が供給され、
   前記第１ＮＭＯＳトランジスタのゲート端子には、第２駆動信号が供給され、
   前記入出力ノードに外部から前記電圧信号が入力される時には、前記第１容量の前記第１端子が前記第１反転部の出力端子に接続され、前記第２容量の前記第３端子が前記第２反転部の出力端子に接続され、
   前記入出力ノードから前記電圧信号が出力される時には、前記第１容量の前記第１端子が前記第１ＰＭＯＳトランジスタのゲート端子に接続され、前記第２容量の前記第３端子が前記第１ＮＭＯＳトランジスタのゲート端子に接続されることを特徴とする入出力回路。
2. 前記第１容量の前記第１端子と前記第１反転部の出力端子間に設けられた第１スイッチと、
   前記第１容量の前記第１端子と前記第１ＰＭＯＳトランジスタのゲート端子間に設けられた第３スイッチと、
   前記第２容量の前記第３端子と前記第２反転部の出力端子間に設けられた第２スイッチと、
   前記第２容量の前記第３端子と前記第１ＮＭＯＳトランジスタのゲート端子間に設けられた第４スイッチと、を備えることを特徴とする請求項１に記載の入出力回路。
3. 前記第１ＰＭＯＳトランジスタのゲート端子と前記第３スイッチ間に並列に接続された第１抵抗およびゲート端子が前記第１ＰＭＯＳトランジスタのドレイン端子に接続される第３ＰＭＯＳトランジスタと、
   前記第１ＮＭＯＳトランジスタのゲート端子と前記第４スイッチ間に並列に接続された第２抵抗およびゲート端子が前記第１ＮＭＯＳトランジスタのドレイン端子に接続される第３ＮＭＯＳトランジスタと、を備えることを特徴とする請求項２に記載の入出力回路。
4. 前記第１容量の前記第１端子と前記第１反転部の出力端子間に設けられた第１論理ゲート回路と、
   前記第１容量の前記第１端子と前記第１ＰＭＯＳトランジスタのゲート端子間に設けられた第１スイッチと、
   前記第２容量の前記第３端子と前記第２反転部の出力端子間に設けられた第２論理ゲート回路と、
   前記第２容量の前記第３端子と前記第１ＮＭＯＳトランジスタのゲート端子間に設けられた第２スイッチと、を備えることを特徴とする請求項１に記載の入出力回路。
5. 前記第１ＰＭＯＳトランジスタのゲート端子と前記第１論理ゲート回路の出力端子および前記第１スイッチ間に並列に接続された第１抵抗およびゲート端子が前記第１ＰＭＯＳトランジスタのドレイン端子に接続される第３ＰＭＯＳトランジスタと、
   前記第１ＮＭＯＳトランジスタのゲート端子と前記第２論理ゲート回路の出力端子および前記第２スイッチ間に並列に接続された第２抵抗およびゲート端子が前記第１ＮＭＯＳトランジスタのドレイン端子に接続される第３ＮＭＯＳトランジスタと、を備えることを特徴とする請求項４に記載の入出力回路。
6. 高電位側電源と入出力ノードとの間に直列に接続され、前記高電位側電源の側に接続される第１ＰＭＯＳトランジスタと前記入出力ノード側に接続される第２ＰＭＯＳトランジスタと、
   低電位側電源と前記入出力ノードとの間に直列に接続され、前記低電位側電源の側に接続される第１ＮＭＯＳトランジスタと前記入出力ノード側に接続される第２ＮＭＯＳトランジスタと、
   前記入出力ノードの電圧信号が入力され、前記電圧信号の振幅の最大値を、前記高電位電源の電圧よりも小さく前記低電位側電源よりも大きいバイアス電圧に制限する降圧部と、
   前記降圧部の出力信号を反転する反転部と、
   第１端子と第２端子とを含み、前記第１端子が前記第１ＰＭＯＳトランジスタのゲート端子と前記反転部の出力端子の何れかに接続され、前記第２端子が前記第２ＮＭＯＳトランジスタのゲート端子に接続される第１容量と、
   第３端子と第４端子とを含み、前記第３端子が前記第１ＮＭＯＳトランジスタのゲート端子と前記反転部の出力端子の何れかに接続され、前記第４端子が前記第２ＰＭＯＳトランジスタのゲート端子に接続される第２容量と、
   を備え、
   前記第２ＰＭＯＳトランジスタのゲート端子および前記第２ＮＭＯＳトランジスタのゲート端子には、前記バイアス電圧が印加され、
   前記第１ＰＭＯＳトランジスタのゲート端子には、第１駆動信号が供給され、
   前記第１ＮＭＯＳトランジスタのゲート端子には、第２駆動信号が供給され、
   前記入出力ノードに外部から前記電圧信号が入力される時には、前記第１容量の前記第１端子および前記第２容量の前記第３端子が前記反転部の出力端子に接続され、
   前記入出力ノードから前記電圧信号が出力される時には、前記第１容量の前記第１端子が前記第１ＰＭＯＳトランジスタのゲート端子に接続され、前記第２容量の前記第３端子が前記第１ＮＭＯＳトランジスタのゲート端子に接続されることを特徴とする入出力回路。
7. 前記第１容量の前記第１端子および前記第２容量の前記第３端子と前記反転部の出力端子間に設けられた第１スイッチと、
   前記第１容量の前記第１端子と前記第１ＰＭＯＳトランジスタのゲート端子間に設けられた第２スイッチと、
   前記第２容量の前記第３端子と前記第１ＮＭＯＳトランジスタのゲート端子間に設けられた第３スイッチと、を備えることを特徴とする請求項６に記載の入出力回路。
8. 前記第１ＰＭＯＳトランジスタのゲート端子と前記第２スイッチ間に並列に接続された第１抵抗およびゲート端子が前記第１ＰＭＯＳトランジスタのドレイン端子に接続される第３ＰＭＯＳトランジスタと、
   前記第１ＮＭＯＳトランジスタのゲート端子と前記第３スイッチ間に並列に接続された第２抵抗およびゲート端子が前記第１ＮＭＯＳトランジスタのドレイン端子に接続される第３ＮＭＯＳトランジスタと、を備えることを特徴とする請求項７に記載の入出力回路。

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