JP2017112518A

JP2017112518A - 半導体装置

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Publication number: JP2017112518A
Application number: JP2015246023A
Authority: JP
Inventors: 敦北島; Atsushi Kitajima
Original assignee: New Japan Radio Co Ltd
Current assignee: New Japan Radio Co Ltd
Priority date: 2015-12-17
Filing date: 2015-12-17
Publication date: 2017-06-22
Anticipated expiration: 2035-12-17
Also published as: JP6634282B2

Abstract

【課題】ＳＯＩ構造を使用せずにＥＳＤ保護回路で発生するリーク電流を精度よく補償して、入力端子にリーク電流が流れることを防止する。
【解決手段】第１のリーク電流補償回路１０Ａは、非反転入力端子が入力ノード１３に接続される第２の演算増幅回路１２と、第２の演算増幅回路１２の反転入力端子と電源端１，４に接続され且つ第１のＥＳＤ保護回路８と同一特性の第２のＥＳＤ保護回路１１と、第２の演算増幅回路１２の反転入力端子と出力端子の間に接続される第１のアンチパラレルダイオードＤ７，Ｄ８と、第２の演算増幅回路１２の出力端子と出力ノード１４の間に接続され且つ第１のアンチパラレルダイオードＤ７，Ｄ８と同一特性の第２のアンチパラレルダイオードＤ９，Ｄ１０とを備え、入力ノード１３が第１の演算増幅回路６の非反転入力端子に接続され、出力ノード１４が第１の演算増幅回路６の反転入力端子に接続される。
【選択図】図１

Description

本発明は入力端子にＥＳＤ保護回路が接続された増幅回路を有する半導体装置に関する。

演算増幅回路の特性に影響を与える要素として入力バイアス電流がある。入力バイアス電流は演算増幅回路の入力端子に流れる電流であり、入力端子に入力する信号を増幅する場合の誤差要因の１つとなる。通常、入力バイアス電流の小さな演算増幅回路が要求されるときは、ＭＯＳ型半導体装置が使用される。ＭＯＳ型半導体装置はゲ一トが絶縁体で構成されており、ゲ一トには電流が流れないためである。

しかし、ＭＯＳ型半導体装置で演算増幅回路を構成しても、入力バイアス電流をゼロにすることはできない。通常では、入力端子には静電気破壊を防ぐためのＥＳＤ保護回路が接続されており、このＥＳＤ保護回路の２個のダイオードのリーク電流の差分がその入力端子に流れるためである。このリーク電流は温度に依存するので高温になるほど指数関数的に大きくなる。そこで、ＥＳＤ保護回路から入力端子に流れるリーク電流を低減する手法が提案されてる。

＜第１の従来例＞
第１の従来例を図９に示す（例えば、特許文献１）。入力端子３３に入力される信号を増幅回路３７で増幅して出力端子３８に出力する半導体装置において、入力端子３３と高電位電源端子３１と低電位電源端子３２には、静電気破壊を防止するダイオードＤ３１，Ｄ３２からなるＥＳＤ保護回路３５が接続される。このため、入力端子３３にはダイオードＤ３１，Ｄ３２の逆方向電流であるリーク電流の差分が流れる。この第１の従来例では、この差分のリーク電流をゼロにするために、入力端子３３に接続されるＥＳＤ保護回路３５と同一特性のダイオードＤ３３，Ｄ３４からなるＥＳＤ保護回路３６と、ＭＯＳトランジスタＴＲ１，ＴＲ２とからなるレプリカ回路３９が設けられる。

入力端子３３とレプリカ回路３９のレプリカ端子３４の印加電圧を等しく設定すれば、入力端子３３とレプリカ端子３９に発生するリーク電流は等しくなる。そこで、レプリカ端子３４に流れるリーク電流を、トランジスタＴＲ１，ＴＲ２で構成したカレントミラ一回路により入力端子３３へ供給すれば、入力端子３３に発生するリーク電流をゼロにできる。

＜第２の従来例＞
第２の従来例を図１０に示す（例えば、特許文献２）。入力端子４３を出力端子４４に接続する経路において、ダイオードＤ４１，Ｄ４２，Ｄ４３、Ｄ４４でＥＳＤ保護回路４７を構成する。寄生ＰＮ接合が構成されないＳＯＩ構造で半導体装置を構成する場合、入力端子４３に流れるリーク電流はダイオードＤ４２，Ｄ４３に流れる逆方向電流であるリーク電流の差分で決まる。そこで、ダイオードＤ４２，Ｄ４３に印加する逆方向電圧を等しく設定すれば、ダイオードＤ４２，Ｄ４３に流れる逆方向電流が一致するため、入力端子４３にはリーク電流は流れない。

抵抗Ｒ４１，Ｒ４２には電流源４６の電流が流れるので、抵抗Ｒ４１，Ｒ４２を同一抵抗値に設定すれば、抵抗Ｒ４１の両端に発生する電圧降下と抵抗Ｒ４２の両端で発生する電圧降下は一致する。演算増幅回路４５は負帰還接続されているので、その反転入力端子と非反転入力端子が同一電位であることから、抵抗Ｒ４１の両端に発生する電圧と等しい電圧がダイオードＤ４２の両端に印加され、抵抗Ｒ４２の両端で発生する電圧と等しい電圧がダイオードＤ４３に印加される。このため、ダイオードＤ４２，Ｄ４３に印加される逆方向電圧は一致する。従って、ダイオードＤ４２，Ｄ４３のリーク電流は一致し、入力端子３１に流れるリーク電流はゼロとなる。

特開２００２一１８５２６８号公報米国特許明細書第７９７８４４９号

第１の従来例の構成では、入力端子３３の端子電圧と等しい電圧をレプリカ端子３４へ外部から適切に与えないと、ＥＳＤ保護回路３５のダイオードＤ３１，Ｄ３２に流れるリーク電流の差分をキャンセルすることができず、精度よくリーク電流を補償することができない問題があった。また、カレントミラ一回路を構成するトランジスタＴＲ１，ＴＲ２にもリーク電流が発生するため、この面でも精度よくリーク電流を補償できない問題があった。

第２の従来例の構成では、入力端子４３に接続される２つのダイオードＤ４２，Ｄ４３のリーク電流が等しくなるように逆方向バイアス電圧を印加する構成であるため、ＳＯＩ構造を使用する必要がある。ＳＯＩ構造を使用しなければダイオードＤ４２，Ｄ４３に寄生ＰＮ接合が生成され、ダイオードＤ４２，Ｄ４３に流れる逆方向電流とは別のリーク電流経路が生成されるためである。

本発明は上記問題点を解消し、ＳＯＩ構造を使用せずにＥＳＤ保護回路で発生するリーク電流を精度よく補償して、入力端子にリーク電流が流れることを防止することを目的とする。

上記目的を達成するために、請求項１にかかる発明は、第１の演算増幅回路と、該第１の演算増幅回路の反転入力端子と高電位電源端子及び低電位電源端子に接続される第１のＥＳＤ保護回路と、を備える半導体装置において、前記第１のＥＳＤ保護回路で発生するリーク電流を補償する第１のリーク電流補償回路をさらに有し、前記第１のリーク電流補償回路は、非反転入力端子が入力ノードに接続される第２の演算増幅回路と、該第２の演算増幅回路の反転入力端子と前記高電位電源端子及び前記低電位電源端子に接続され且つ前記第１のＥＳＤ保護回路と同一特性の第２のＥＳＤ保護回路と、前記第２の演算増幅回路の前記反転入力端子と出力端子の間に接続される第１のアンチパラレルダイオードと、前記第２の演算増幅回路の前記出力端子と出力ノードの間に接続され且つ前記第１のアンチパラレルダイオードと同一特性の第２のアンチパラレルダイオードとを備え、前記第１のリーク電流補償回路の前記入力ノードが前記第１の演算増幅回路の非反転入力端子に接続され、前記出力ノードが前記第１の演算増幅回路の前記反転入力端子にされることを特徴とする。

請求項２にかかる発明は、請求項１に記載の半導体装置において、前記第１のリーク電流補償回路を、前記第1のリーク電流補償回路の前記第１及び第２のアンチパラレルダイオードにそれぞれ抵抗をさらに縦続接続した第２のリーク電流補償回路に置き換えたことを特徴とする。

請求項３にかかる発明は、第１の演算増幅回路を備える半導体装置において、第３のリーク電流補償回路をさらに有し、前記第３のリーク電流補償回路は、非反転入力端子が入力ノードに接続された第２の演算増幅回路と、該第２の演算増幅回路の出力端子と高電位電源端子及び低電位電源端子に接続された第３のＥＳＤ保護回路と、前記第２の演算増幅回路の反転入力端子と前記出力端子の間に接続された第１のアンチパラレルダイオードと、前記第２の演算増幅回路の前記出力端子と出力ノードの間に接続され且つ前記第１のアンチパラレルダイオードと同一特性の第２のアンチパラレルダイオードとを備え、前記第３のリーク電流補償回路の前記入力ノードが前記第１の演算増幅回路の非反転入力端子に接続され、前記出力ノードが前記第１の演算増幅回路の反転入力端子にされることを特徴とする。

請求項４にかかる発明は、請求項３に記載の半導体装置において、前記第３のリーク電流補償回路を第４のリーク電流補償回路に置き換え、該第４のリーク電流補償回路は、非反転入力端子が入力ノードに接続された第２の演算増幅回路と、該第２の演算増幅回路の出力端子と高電位電源端子の間に接続された第４のＥＳＤ保護回路と、前記第２の演算増幅回路の反転入力端子と前記出力端子の間に接続された第１のアンチパラレルダイオードと、前記第２の演算増幅回路の前記出力端子と出力ノードの間に接続された第２のアンチパラレルダイオードとを備え、前記第１のアンチパラレルダイオードは、前記第２の演算増幅回路の前記出力端子と前記反転入力端子の間に前記反転入力端子側がアノードとなり前記出力端子側がカソードとなるよう接続された第７のダイオードと、前記第２の演算増幅回路の前記反転入力端子にカソードが接続されアノードが第３の抵抗を介して前記第２の演算増幅回路の前記出力端子に接続された第８のダイオードとで構成され、前記第２のアンチパラレルダイオードは、前記第２の演算増幅回路の前記出力端子と前記出力ノードの間に前記出力ノード側がアノードとなり前記出力端子側がカソードとなるよう接続され且つ前記第７のダイオードと同一特性の第９のダイオードと、前記出力ノードにカソードが接続されアノードが前記第２の演算増幅回路の前記出力端子に第４の抵抗を介して接続され且つ前記第８のダイオードと同一特性の第１０のダイオードとで構成され、前記第８のダイオードと前記第３の抵抗の共通接続点と低電圧電源端子との間に第５のＥＳＤ保護回路が接続され、前記第１０のダイオードと前記第４の抵抗の共通接続点と前記低電圧電源端子との間に第６のＥＳＤ保護回路が接続されていることを特徴とする。

請求項５にかかる発明は、請求項３に記載の半導体装置において、前記第３のリーク電流補償回路を第５のリーク電流補償回路に置き換え、該第５のリーク電流補償回路は、非反転入力端子が入力ノードに接続された第２の演算増幅回路と、該第２の演算増幅回路の出力端子と低電位電源端子の間に接続された第７のＥＳＤ保護回路と、前記第２の演算増幅回路の反転入力端子と前記出力端子の間に接続された第１のアンチパラレルダイオードと、前記第２の演算増幅回路の前記出力端子と出力ノードの間に接続された第２のアンチパラレルダイオードとを備え、前記第１のアンチパラレルダイオードは、前記第２の演算増幅回路の前記出力端子と反転入力端子の間に前記反転入力端子側がカソードとなり前記出力端子側がアノードとなるよう接続された第８のダイオードと、前記第２の演算増幅回路の前記反転入力端子にアノードが接続されカソードが第５の抵抗を介して前記第２の演算増幅回路の前記出力端子に接続された第７のダイオードとで構成され、前記第２のアンチパラレルダイオードは、前記第２の演算増幅回路の前記出力端子と前記出力ノードの間に前記出力ノード側がカソードとなり前記出力端子側がアノードとなるよう接続され且つ前記第８のダイオードと同一特性の第１０のダイオードと、前記出力ノードにアノードが接続されカソードが前記第２の演算増幅回路の前記出力端子に第６の抵抗を介して接続され且つ前記第７のダイオードと同一特性の第９のダイオードとで構成され、前記第７のダイオードと前記第５の抵抗の共通接続点と高電圧電源端子との間に第８のＥＳＤ保護回路が接続され、前記第９のダイオードと前記第６の抵抗の共通接続点と前記高電圧電源端子との間に第９のＥＳＤ保護回路が接続されていることを特徴とする。

請求項６にかかる発明は、請求項３に記載の半導体装置において、前記第３のリーク電流補償回路を第６のリーク電流補償回路に置き換え、該第６のリーク電流補償回路は、非反転入力端子が入力ノードに接続された第２の演算増幅回路と、該第２の演算増幅回路の反転入力端子と出力端子の間に接続された第１のアンチパラレルダイオードと、前記第２の演算増幅回路の前記出力端子と出力ノードの間に接続された第２のアンチパラレルダイオードとを備え、前記第１のアンチパラレルダイオードは、前記第２の演算増幅回路の反転入力端子にカソードが接続されアノードが第３の抵抗を介して前記第２の演算増幅回路の前記出力端子に接続された第８のダイオードと、前記第２の演算増幅回路の前記反転入力端子にアノードが接続されカソードが第５の抵抗を介して前記第２の演算増幅回路の前記出力端子に接続された第７のダイオードとで構成され、前記第２のアンチパラレルダイオードは、前記出力ノードにアノードが接続されカソードが第６の抵抗を介して前記第２の演算増幅回路の前記出力端子に接続され且つ前記第７のダイオードと同一特性の第９のダイオードと、前記出力ノードにカソードが接続されアノードが第４の抵抗を介して前記第２の演算増幅回路の前記出力端子に接続され且つ前記第８のダイオードと同一特性の第１０のダイオードとで構成され、前記第７のダイオードと前記第５の抵抗の共通接続点と高電圧電源端子との間に第８のＥＳＤ保護回路が接続され、前記第８のダイオードと前記第３の抵抗の共通接続点と低電圧電源端子との間に第５のＥＳＤ保護回路が接続され、前記第９のダイオードと前記第６の抵抗の共通接続点と前記高電圧電源端子との間に第９のＥＳＤ保護回路が接続され、前記第１０のダイオードと前記第４の抵抗の共通接続点と前記低電圧電源端子との間に第６のＥＳＤ保護回路が接続されていることを特徴とする。

請求項７にかかる発明は、第１の演算増幅回路と、前記第１の演算増幅回路の非反転入力端子に接続される第１０のＥＳＤ保護回路と、を備える半導体装置において、請求項１に記載の第１のリーク電流補償回路又は請求項２に記載のリーク電流補償回路の一方の前記入力ノードを前記第１の演算増幅回路の前記反転入力端子に接続し、前記一方の前記出力ノードを前記第１の演算増幅回路の非反転入力端子に接続したことを特徴とする。

請求項８にかかる発明は、第１の演算増幅回路と、請求項３乃至６に記載の第３乃至第６のリーク電流補償回路いずれか１つを有する半導体装置であって、前記入力ノードを前記第１の演算増幅回路の前記反転入力端子に接続し、前記出力ノードを前記第１の演算増幅回路の非反転入力端子に接続したことを特徴とする。

請求項１にかかる本発明によれば、第１のリーク電流補償回路において、第１の演算増幅回路の反転入力端子と非反転入力端子の電圧と第２の演算増幅回路の反転入力端子と非反転入力端子の電圧は負帰還の動作により等しくなり、第１の演算増幅回路の反転入力端子に接続される第１のＥＳＤ保護回路へ印加される電圧と第２の演算増幅回路の反転入力端子に接続される第２のＥＳＤ保護回路に印加される電圧は等しくなる。従って第１のＥＳＤ保護回路で発生するリーク電流と第２のＥＳＤ保護回路で発生するリーク電流は等しくなる。第２のＥＳＤ保護回路で発生するリーク電流は第２の演算増幅回路の出力端子から第１のアンチパラレルダイオードを介して供給される。このとき、第１のアンチパラレルダイオードの両端に発生する電圧と等しい電圧が第２のアンチパラレルダイオードの両端に印加されるため、第２のＥＳＤ保護回路に流れるリーク電流と等しい電流が第２のアンチパラレルダイオードを介して第１のＥＳＤ保護回路へ供給されるから、第１の演算増幅回路の反転端子に流れるリーク電流を補償できる利点がある。

請求項２にかかる本発明によれば、第２のリーク電流補償回路において、第１及び第２のアンチパラレルダイオードに直列にそれぞれ抵抗が接続されるので、ダイオードと抵抗による負帰還の作用により、ダイオードのミスマッチや演算増幅回路のオフセット電圧により発生するリーク電流補償の誤差を小さくできる利点がある。

請求項３にかかる本発明によれば、第３のリーク電流補償回路において、第１の演算増幅回路の反転入力端子にＥＳＤ保護回路は接続されずとも第２のアンチパラレルダイオードを介して第１の演算増幅回路の反転入力端子に第３のＥＳＤ保護回路が接続されるので、第１の演算増幅回路の反転入力端子をその第３のＥＳＤ保護回路で保護できるとともに、その第３のＥＳＤ保護回路で発生するリーク電流はアンチパラレルダイオードで発生するリーク電流のみに低減されるため、入力バイアス電流を低減できる利点がある。

請求項４にかかる本発明によれば、第４のリーク電流補償回路において、第１の演算増幅回路の反転入力端子に流入するリーク電流を補償する電流を流す第８、第１０のダイオードの経路に直列に第３、第４の抵抗が接続されるので、ダイオードと抵抗による負帰還の作用により、ダイオードのミスマッチや演算増幅回路のオフセット電圧により発生するリーク電流補償の誤差を小さくできる利点がある。

請求項５にかかる本発明によれば、第５のリーク電流補償回路において、第１の演算増幅回路の反転入力端子から流出するリーク電流を補償する電流を流す第７、第９のダイオードの経路に直列に第５、第６の抵抗が接続されるので、ダイオードと抵抗による負帰還の作用により、ダイオードのミスマッチや演算増幅回路のオフセット電圧により発生するリーク電流補償の誤差を小さくできる利点がある。

請求項６にかかる本発明によれば、第６のリーク電流補償回路において、第１の演算増幅回路の反転入力端子への流入と流出のリーク電流を補償する電流を流す第７乃至第１０ダイオードの経路に直列に第３乃至第６の抵抗が接続されるので、ダイオードと抵抗による負帰還の作用により、ダイオードのミスマッチや演算増幅回路のオフセット電圧により発生するリーク電流補償の誤差を小さくできる利点がある。

請求項７にかかる本発明によれば、第１の演算増幅回路の非反転入力端子に接続された第１０のＥＳＤ保護回路によるリーク電流が補償されるので、第１の演算増幅回路の非反転入力端子の入力バイアス電流を低減できる利点がある。

請求項８にかかる発明によれば、第１の演算増幅回路の非反転入力端子が第３乃至第６のリーク電流補償回路に内蔵のＥＳＤ保護回路に保護され、かつそのＥＳＤ保護回路のリーク電流が補償されるので、第１の演算増幅回路の非反転入力端子の入力バイアス電流を低減できる利点がある。

本発明の第１の実施例の半導体装置の回路図である。本発明の第２の実施例の半導体装置のリーク電流補償回路の回路図である。本発明の第３の実施例の半導体装置の回路図である。本発明の第４の実施例の半導体装置のリーク電流補償回路の回路図である。本発明の第５の実施例の半導体装置のリーク電流補償回路の回路図である。本発明の第６の実施例の半導体装置のリーク電流補償回路の回路図である。本発明の第７の実施例の半導体装置の回路図である。本発明の第８の実施例の半導体装置の回路図である。第１の従来例の半導体装置の回路図である。第２の従来例の半導体装置の回路図である。

＜第１の実施例＞
図１は本発明の第１の実施例の半導体装置を示す回路図である。最高電位ＶＤＤが印加する高電位電源端子１と、最低電位ＶＳＳが印加する低電位電源端子４と、反転入力端子２に印加される電圧及び非反転入力端子３に印加される電圧の差電圧を増幅して出力端子５に出力する第１の演算増幅回路６とを有する半導体装置を備える。反転入力端子２と高電位電源端子１の間に接続されるダイオードＤ１と、反転入力端子２と低電位電源端子４の間に接続されるダイオードＤ２とで、第１のＥＳＤ保護回路８が構成されている。また、非反転入力端子３と高電位電源端子１の間に接続されるダイオードＤ３と、非反転入力端子３と低電位電源端子４の間に接続されるダイオードＤ４とで、第１０のＥＳＤ保護回路９が構成されている。

１０Ａは第１のリーク電流補償回路である。この第１のリーク電流補償回路１０Ａは第２の演算増幅回路１２を有し、高電位電源端子１と第２の演算増幅回路１２の反転入力端子の間に接続されたダイオードＤ５と、低電位電源端子４と第２の演算増幅回路１２の反転入力端子の間に接続されたダイオードＤ６で、第２の第２のＥＳＤ保護回路１１が構成されている。この第２の第２のＥＳＤ保護回路１１は第１のＥＳＤ保護回路８と同一特性である。つまり、ダイオードＤ１，Ｄ５が同じ特性、ダイオードＤ２，Ｄ６が同じ特性である。また、第２の演算増幅回路１２の反転入力端子と出力端子の間に第１のアンチパラレルダイオードＤ７，Ｄ８が接続され、第２の演算増幅回路１２の出力端子と出力ノード１４の間に第２のアンチパラレルダイオードＤ９，Ｄ１０が接続されている。ダイオードＤ７とダイオードＤ９、ダイオードＤ８とダイオードＤ１０はそれぞれ同一特性である。第１のリーク電流補償回路１０Ａは、非反転入力端子４に接続される入力ノード１３と反転入力端子２に接続される前記した出力ノード１４を有する。そして、入力ノード１３は第２の演算増幅回路１２の非反転入力端子に接続されている。

第１のＥＳＤ保護回路８は反転入力端子２に印加される静電気を電源端子１，４へ放出する。第１０のＥＳＤ保護回路９は非反転入力端子３に印加される静電気を電源端子１，４へ放出する。第２のＥＳＤ保護回路１１は第１のＥＳＤ保護回路８のレプリカである。

さて、非反転入力端子２には第１のＥＳＤ保護回路８で発生するリーク電流が流れる。このリーク電流はダイオードＤ１のカソードからアノ一ドへ流れる逆方向電流と、ダイオードＤ２のカソードからアノ一ドへ流れる逆方向電流と、反転入力端子２と第１のＥＳＤ保護回路８の接続点での第１のＥＳＤ保護回路８と半導体基板上との間に構成される寄生のＰＮ接合に流れる逆方向電流である。

反転入力端子２に流れる第１のＥＳＤ保護回路８のリーク電流と第２の演算増幅回路１２の反転入力端子と第２の第２のＥＳＤ保護回路１１の接続点に流れるリーク電流は、反転入力端子２に印加する電位と第２の演算増幅回路１２の反転入力端子に印加される電位が等しければ、等しくなる。第１の演算増幅回路６は図示しない回路で負帰還をかけて動作させるため、反転入力端子２と非反転入力端子３は同電位となる。さらに、第２の演算増幅回路１２の非反転入力端子は非反転入力端子３と接続され且つ第２の演算増幅回路１２は負帰還をかけているため、第２の演算増幅回路１２の反転入力端子の電位は非反転入力端子３と等しく、反転入力端子２の電位とも等しくなる。

したがって、第１のＥＳＤ保護回路８と反転入力端子２との共通接続点で発生するリーク電流と、第２のＥＳＤ保護回路１１と第２の演算増幅回路１２の反転入力端子との共通接続点で発生するリーク電流も等しくなる。第２のＥＳＤ保護回路１１と第２の演算増幅回路１２の反転入力端子との共通接続点で発生するリーク電流は、第２の演算増幅回路１２の負帰還の作用により第１のアンチパラレルダイオードＤ７，Ｄ８を介して、第２の演算増幅回路１２の出力端子から供給される。第１のアンチパラレルダイオードＤ７，Ｄ８の両端に発生する電圧と等しい電圧が第２のアンチパラレルダイオードＤ９，Ｄ１０に印加されるため、第２のアンチパラレルダイオードＤ９，Ｄ１０に流れる電流は、第２のＥＳＤ保護回路１１のリーク電流と等しくなる。

このため、第２のＥＳＤ保護回路１１のリーク電流と等しい電流が第１のリーク電流補償回路１０Ａの出力ノード１４から反転入力端子２に供給され、第１のＥＳＤ保護回路８と反転入力端子２との共通接続点で発生するリーク電流が打ち消される。

なお、第１のアンチパラレルダイオードＤ７，Ｄ８の接続点において、半導体基板上との間に寄生ＰＮ接合が構成されリーク電流が発生する。しかし、第１のリーク電流補償回路１０Ａの出力ノード１４に接続される第２のアンチパラレルダイオードＤ９，Ｄ１０でも半導体基板上との間に同様の寄生ＰＮ接合が構成され、そこに第１のアンチパラレルダイオードＤ７，Ｄ８に発生するリーク電流と等しいリーク電流が発生する。このため、この寄生ＰＮ接合に流れるリーク電流は、第１のＥＳＤ保護回路８で発生するリーク電流と同様に打ち消される。

＜第２の実施例＞
図２は本発明の第２の実施例の第２のリーク電流補償回路１０Ｂの回路図である。本実施例では、図１で説明した第１のリーク電流補償回路１０Ａにおいて、第１のアンチパラレルダイオードＤ７，Ｄ８と第２の演算増幅回路１２の出力端子の間に抵抗Ｒ１を接続し、抵抗Ｒ１と同一特性同一抵抗値の抵抗Ｒ２を、第２のアンチパラレルダイオードＤ９，Ｄ１０と第２の演算増幅回路１２の出力端子の間に接続している。

本実施例では、アンチパラレルダイオードと抵抗の縦続接続による帰還作用により、ダイオードのミスマッチの影響や第１及び第２の演算増幅回路６，１２のオフセット電圧によるリーク電流補償誤差を低減するように働く。

なお、本実施例ではアンチパラレルダイオードに抵抗Ｒ１とＲ２のみを接続しているが、抵抗に限るものではなく、同一特性のダイオード等をそれぞれ縦続接続してもよい。

＜第３の実施例＞
図３は本発明の第３の実施例の半導体装置の回路図である。高電位電源端子１と、低電位電源端子４と、反転入力端子２に印加される電圧と非反転入力端子３に印加される電圧の差電圧を増幅して出力端子５に出力する第１の演算増幅回路６とを有する半導体装置において、非反転入力端子３と高電位電源端子１の間に接続されるダイオードＤ３と、非反転入力端子３と低電位電源端子４の間に接続されるダイオードＤ４で構成される第１０のＥＳＤ保護回路９を備える。

１０Ｃは第３のリーク電流補償回路である。この第３のリーク電流補償回路１０Ｃは第２の演算増幅回路１２を有し、その第２の演算増幅回路１２の出力端子と高電位電源端子１の間に接続されるダイオードＤ１１と、第２の演算増幅回路１２の出力端子と低電位電源端子４の間に接続されるダイオードＤ１２により第３のＥＳＤ保護回路１５が構成されれている点が、図１の第１のリーク電流補償回路１０Ａと異なる。

第１０のＥＳＤ保護回路９は非反転入力端子３に印加される静電気を電源端子１，４へ放出する。第３のＥＳＤ保護回路１５は、反転入力端子２に印加される静電気を第２のアンチパラレルダイオードＤ９，Ｄ１０を介して電源端子１，４へ放出する。

さて、反転入力端子２で発生するリーク電流は、第３のリーク電流補償回路１０Ｃの出力ノード１４と接続される第２のアンチパラレルダイオードＤ９，Ｄ１０と半導体基板上の間に構成される寄生ＰＮ接合に流れる電流である。この寄生ＰＮ接合に流れるリーク電流は、このリーク電流と等しい電流を第２のアンチパラレルダイオードＤ９，Ｄ１０を介して第２の演算増幅回路１２の出力端子から供給することで補償する。

ここで、第１の演算増幅回路６は図示しない負帰還をかけて動作させることから反転入力端子２の電位は非反転入力端子３と等しくなる。さらに、第２の演算増幅回路１２の非反転入力端子は非反転入力端子３と接続され且つ第１のアンチパラレルダイオードＤ７，Ｄ８で負帰還をかけているため、第２の演算増幅回路１２の反転入力端子の電位は非反転入力端子３と等しく、かつ反転入力端子２の電位とも等しくなる。

したがって、反転入力端子２と接続される出力ノード１４の電位と第２の演算増幅回路１２の反転入力端子の電位は等しい。また、ダイオードＤ９とダイオードＤ７は同一特性であり、ダイオードＤ１０とダイオードＤ８は同一特性である。このため、出力ノード１４で発生するリーク電流と第２の演算増幅回路１２の反転入力端子で発生するリーク電流は等しくなる。第２の演算増幅回路１２の反転入力端子で発生するリーク電流は、第２の演算増幅回路１２の出力端子から第１のアンチパラレルダイオードＤ７，Ｄ８を介して供給される。

このとき、第２の演算増幅回路１２の反転入力端子と出力端子の間にはリーク電流に応じて電位差が発生するし、第２のアンチパラレルダイオードＤ９，Ｄ１０にも等しい電位差が発生するため、第３のリーク電流補償回路１０Ｃの出力ノード１４に流れるリーク電流を打ち消す電流が、第２のアンチパラレルダイオードＤ９，Ｄ１０に流れるため、反転入力端子２にはリーク電流が流れない。

＜第４の実施例＞
図４は本発明の第４の実施例の第４の第４のリーク電流補償回路１０Ｄの回路図である。この第４のリーク電流補償回路１０Ｄでは、図３で説明した第３のリーク電流補償回路１０Ｃにおいて、第２の演算増幅回路１２の出力端子と高電位電源端子１の間にダイオードＤ１３からなる第４のＥＳＤ保護回路１６を接続する。また、ダイオードＤ８のアノ一ドと第２の演算増幅回路１２の出力端子との間に抵抗Ｒ３を接続し、ダイオードＤ８と抵抗Ｒ３の共通接続点と低電位電源端子４の間にダイオードＤ１４からなる第５のＥＳＤ保護回路１７を接続する。また、ダイオードＤ１０のアノ一ドと第２の演算増幅回路１２の出力端子との間に抵抗Ｒ４を接続し、ダイオードＤ１０と抵抗Ｒ４の共通接続点と低電位電源端子４の間にダイオードＤ１５からなる第６のＥＳＤ保護回路１８を接続する。

さて、第４のリーク電流補償回路１０Ｄの出力ノード１４で発生するリーク電流は、出力ノード１４と接続されるダイオードＤ９，Ｄ１０と半導体基板との間に構成される寄生ＰＮ接合に流れる逆方向電流であり、このリーク電流と等しい電流をダイオードＤ９，Ｄ１０を介して第２の演算増幅回路１２の出力端子から供給することで、出力ノード１４で発生するリーク電流を補償する。

第２の演算増幅回路１２の反転入力端子で発生するリーク電流と出力ノード１４で発生するリーク電流の流れる方向が半導体基板へ流れる電流である場合には、リーク電流を補償する電流はダイオードＤ８，Ｄ１０を介して第２の演算増幅回路１２の出力端子から供給される。ダイオードＤ８には抵抗Ｒ３が縦続接続され、ダイオードＤ１０には抵抗Ｒ４が縦続接続されているため、ダイオードと抵抗による帰還作用によりダイオードのミスマッチや第２の演算増幅回路１２のオフセット電圧によるリーク電流補償誤差を低減することができる。

＜第５の実施例＞
図５は本発明の第５の実施例の第５のリーク電流補償回路１０Ｅの回路図である。この第５のリーク電流補償回路１０Ｅでは、図３で説明した第３のリーク電流補償回路１０Ｃにおいて、第２の演算増幅回路１２の出力端子と低電位電源端子４の間にダイオードＤ１６からなる第７のＥＳＤ保護回路１９を接続する。また、ダイオードＤ７のカソードと第２の演算増幅回路１２の出力端子との間に抵抗Ｒ５を接続し、ダイオードＤ７と抵抗Ｒ５の共通接続点と高電位電源端子１の間にダイオードＤ１７からなる第８のＥＳＤ保護回路２０を接続する。また、ダイオードＤ９のカソードと第２の演算増幅回路１２の出力端子との間に抵抗Ｒ６を接続し、ダイオードＤ９と抵抗Ｒ６の共通接続点と高電位電源端子１の間にダイオードＤ１８からなる第９のＥＳＤ保護回路２１を接続する。

さて、第５のリーク電流補償回路１０Ｅの出力ノード１４で発生するリーク電流は、出力ノード１４と接続されるダイオードＤ９，Ｄ１０と半導体基板との間に構成される寄生ＰＮ接合に流れる逆方向電流であり、このリーク電流と等しい電流をダイオードＤ９，Ｄ１０を介して第２の演算増幅回路１２の出力端子から供給することで、出力ノード１４で発生するリーク電流を補償する。

第２の演算増幅回路１２の反転入力端子で発生するリーク電流と出力ノード１４で発生するリーク電流の流れる方向が半導体基板から流れる電流である場合には、リーク電流を補償する電流はダイオードＤ７，Ｄ９を介して第２の演算増幅回路１２の出力端子へ流れる。ダイオードＤ７には抵抗Ｒ５が縦続接続され、ダイオードＤ９には抵抗Ｒ６が縦続接続されているため、ダイオードと抵抗による負帰還により、ダイオードのミスマッチや演算増幅回路のオフセット電圧によるリーク電流補償誤差を低減することができる。

＜第６の実施例＞
図６は本発明の第６の実施例の第６のリーク電流補償回路１０Ｆの回路図である。この第６のリーク電流補償回路１０Ｆでは、図３で説明した第３のリーク電流補償回路１０Ｃにおいて、ダイオードＤ８のアノ一ドと第２の演算増幅回路１２の出力端子との間に抵抗Ｒ３を接続し、ダイオードＤ８と抵抗Ｒ３の共通接続点と低電位電源端子４の間にダイオードＤ１４からなる第５ののＥＳＤ保護回路１７を接続する。また、ダイオードＤ７のカソードと第２の演算増幅回路１２の出力端子との間に抵抗Ｒ５を接続し、ダイオードＤ７と抵抗Ｒ５の共通接続点と高電位電源端子１の間にダイオードＤ１７からなる第８のＥＳＤ保護回路２０を接続する。また、ダイオードＤ１０のアノ一ドと第２の演算増幅回路１２の出力端子との間に抵抗Ｒ４を接続し、ダイオードＤ１０と抵抗Ｒ４の共通接続点と低電位電源端子４の間にダイオードＤ１５からなる第６のＥＳＤ保護回路１８を接続する。また、ダイオードＤ９のカソードと第２の演算増幅回路１２の出力端子との間に抵抗Ｒ６を接続し、ダイオードＤ９と抵抗Ｒ６の共通接続点と高電位電源端子１の間にダイオードＤ１８からなる第９のＥＳＤ保護回路２１を接続する。

さて、第６のリーク電流補償回路１０Ｆの出力ノード１４で発生するリーク電流は、出力ノード１４と接続されるダイオードＤ９，Ｄ１０と半導体基板との間に構成される寄生ＰＮ接合に流れる逆方向電流であり、このリーク電流と等しい電流をダイオードＤ９，Ｄ１０を介して第２の演算増幅回路１２の出力端子から供給することで、出力ノード１４で発生するリーク電流を補償する。ダイオードＤ９には抵抗Ｒ６が縦続接続され、ダイオードＤ１０には抵抗Ｒ４が縦続接続され、同様にダイオードＤ７には抵抗Ｒ５が縦続接続され、ダイオードＤ８には抵抗Ｒ３が縦続接続されているため、ダイオードと抵抗による負帰還がかかる。従って、ダイオードのミスマッチや演算増幅回路のオフセット電圧によるリーク電流補償誤差を低減することができる。

なお、ダイオードＤ７のカソードとダイオードＤ８のアノ一ドを接続し、ダイオードＤ９のカソードとダイオードＤ１０のアノ一ドを接続してもよい。

＜第７の実施例＞
図７は本発明の第７の実施例の半導体装置の回路図である。本実施例では、第７のリーク電流補償回路１０Ｇとして、図１、図２の第１、第２のリーク電流補償回路１０Ａ，１０Ｂの何れかを使用して、非反転入力端子３に発生するリーク電流を低減する。

このとき、第７のリーク電流補償回路１０Ｇの入力ノード１３’（第１のリーク電流補償回路１０Ａ又は図２のリーク電流補償回路１０Ｂの入力ノード１３）は非反転入力端子２に接続し、第７のリーク電流補償回路１０Ｇの出力ノード１４’（第１のリーク電流補償回路１０Ａ又は図２のリーク電流補償回路１０Ｂの出力ノード１４）は反転入力端子３に接続する。

なお、第７のリーク電流補償回路１０Ｇとして、図３〜図６の第３〜第６のリーク電流補償回路１０Ｃ〜１０Ｆのいずれか１つを使用することもでき、この場合には、ＥＳＤ保護回路はそれらのリーク電流補償回路１０Ｃ〜１０Ｆに内蔵されているため、第１０のＥＳＤ保護回路９は配置しない。

＜第８の実施例＞
図８は本発明の第８の実施例の半導体装置の回路図である。本実施例では、図７の半導体装置において、第８のリーク電流補償回路１０Ｈを追加して、非反転入力端子２と反転入力端子３の両方のリーク電流を補償するようにしたものである。

第８のリーク電流補償回路１０Ｈとして、図１の第１のリーク電流補償回路１０Ａ又は図２のリーク電流補償回路１０Ｂを使用する。図３〜図６の第３〜第６のリーク電流補償回路１０Ｃ〜１１Ｆのいずれか１つを使用することもでき、この場合には、ＥＳＤ保護回路はそれらのリーク電流補償回路１０Ｃ〜１０Ｆに内蔵されているため、第１のＥＳＤ保護回路８は配置しない。

＜その他の実施例＞
図１〜図８に記載の実施例において、第１〜１０のＥＳＤ保護回路８，１１，１５，１６，１７，１８，１９，２０，２１，１０はダイオードを使用しているが、ダイオードのみに限らず抵抗やトランジスタ等を使用してもよい。

１：高電位電源端子、２：反転入力端子、３：非反転入力端子、４：低電位電源端子、５：出力端子、６：第１の演算増幅回路、８：第１のＥＳＤ保護回路、９：第１０のＥＳＤ保護回路、１０Ａ〜１０Ｈ：第１〜第８のリーク電流補償回路、１１：第２のＥＳＤ保護回路、１２：第２の演算増幅器、１３，１３’：入力ノード、１４，１４’：出力ノード、１５：第３のＥＳＤ保護回路、１６：第４のＥＳＤ保護回路、１７：第５のＥＳＤ保護回路、１８：第６のＥＳＤ保護回路、１９：第７のＥＳＤ保護回路、２０：第８のＥＳＤ保護回路、２１：第９のＥＳＤ保護回路
３１：高電位電源端子、３２：低電位電源端子、３３：入力端子、３４：レプリカ端子、３５：ＥＳＤ保護回路、３６：ＥＳＤ保護回路、３７：増幅回路、３８：出力端子、３９：レプリカ回路
４１：高電位電源端子、４２：低電位電源端子、４３：入力端子、４４：出力端子、４５：演算増幅回路、４６：電流源、４７：ＥＳＤ保護回路

Claims

第１の演算増幅回路と、該第１の演算増幅回路の反転入力端子と高電位電源端子及び低電位電源端子に接続される第１のＥＳＤ保護回路と、を備える半導体装置において、前記第１のＥＳＤ保護回路で発生するリーク電流を補償する第１のリーク電流補償回路をさらに有し、
前記第１のリーク電流補償回路は、非反転入力端子が入力ノードに接続される第２の演算増幅回路と、該第２の演算増幅回路の反転入力端子と前記高電位電源端子及び前記低電位電源端子に接続され且つ前記第１のＥＳＤ保護回路と同一特性の第２のＥＳＤ保護回路と、前記第２の演算増幅回路の前記反転入力端子と出力端子の間に接続される第１のアンチパラレルダイオードと、前記第２の演算増幅回路の前記出力端子と出力ノードの間に接続され且つ前記第１のアンチパラレルダイオードと同一特性の第２のアンチパラレルダイオードとを備え、
前記第１のリーク電流補償回路の前記入力ノードが前記第１の演算増幅回路の非反転入力端子に接続され、前記出力ノードが前記第１の演算増幅回路の前記反転入力端子にされることを特徴とする半導体装置。
請求項１に記載の半導体装置において、
前記第１のリーク電流補償回路を、前記第1のリーク電流補償回路の前記第１及び第２のアンチパラレルダイオードにそれぞれ抵抗をさらに縦続接続した第２のリーク電流補償回路に置き換えたことを特徴とする半導体装置。
第１の演算増幅回路を備える半導体装置において、第３のリーク電流補償回路をさらに有し、
前記第３のリーク電流補償回路は、非反転入力端子が入力ノードに接続された第２の演算増幅回路と、該第２の演算増幅回路の出力端子と高電位電源端子及び低電位電源端子に接続された第３のＥＳＤ保護回路と、前記第２の演算増幅回路の反転入力端子と前記出力端子の間に接続された第１のアンチパラレルダイオードと、前記第２の演算増幅回路の前記出力端子と出力ノードの間に接続され且つ前記第１のアンチパラレルダイオードと同一特性の第２のアンチパラレルダイオードとを備え、
前記第３のリーク電流補償回路の前記入力ノードが前記第１の演算増幅回路の非反転入力端子に接続され、前記出力ノードが前記第１の演算増幅回路の反転入力端子にされることを特徴とする半導体装置。
請求項３に記載の半導体装置において、前記第３のリーク電流補償回路を第４のリーク電流補償回路に置き換え、該第４のリーク電流補償回路は、
非反転入力端子が入力ノードに接続された第２の演算増幅回路と、該第２の演算増幅回路の出力端子と高電位電源端子の間に接続された第４のＥＳＤ保護回路と、前記第２の演算増幅回路の反転入力端子と前記出力端子の間に接続された第１のアンチパラレルダイオードと、前記第２の演算増幅回路の前記出力端子と出力ノードの間に接続された第２のアンチパラレルダイオードとを備え、
前記第１のアンチパラレルダイオードは、前記第２の演算増幅回路の前記出力端子と前記反転入力端子の間に前記反転入力端子側がアノードとなり前記出力端子側がカソードとなるよう接続された第７のダイオードと、前記第２の演算増幅回路の前記反転入力端子にカソードが接続されアノードが第３の抵抗を介して前記第２の演算増幅回路の前記出力端子に接続された第８のダイオードとで構成され、
前記第２のアンチパラレルダイオードは、前記第２の演算増幅回路の前記出力端子と前記出力ノードの間に前記出力ノード側がアノードとなり前記出力端子側がカソードとなるよう接続され且つ前記第７のダイオードと同一特性の第９のダイオードと、前記出力ノードにカソードが接続されアノードが前記第２の演算増幅回路の前記出力端子に第４の抵抗を介して接続され且つ前記第８のダイオードと同一特性の第１０のダイオードとで構成され、
前記第８のダイオードと前記第３の抵抗の共通接続点と低電圧電源端子との間に第５のＥＳＤ保護回路が接続され、
前記第１０のダイオードと前記第４の抵抗の共通接続点と前記低電圧電源端子との間に第６のＥＳＤ保護回路が接続されていることを特徴とする半導体装置。
請求項３に記載の半導体装置において、前記第３のリーク電流補償回路を第５のリーク電流補償回路に置き換え、該第５のリーク電流補償回路は、
非反転入力端子が入力ノードに接続された第２の演算増幅回路と、該第２の演算増幅回路の出力端子と低電位電源端子の間に接続された第７のＥＳＤ保護回路と、前記第２の演算増幅回路の反転入力端子と前記出力端子の間に接続された第１のアンチパラレルダイオードと、前記第２の演算増幅回路の前記出力端子と出力ノードの間に接続された第２のアンチパラレルダイオードとを備え、
前記第１のアンチパラレルダイオードは、前記第２の演算増幅回路の前記出力端子と反転入力端子の間に前記反転入力端子側がカソードとなり前記出力端子側がアノードとなるよう接続された第８のダイオードと、前記第２の演算増幅回路の前記反転入力端子にアノードが接続されカソードが第５の抵抗を介して前記第２の演算増幅回路の前記出力端子に接続された第７のダイオードとで構成され、
前記第２のアンチパラレルダイオードは、前記第２の演算増幅回路の前記出力端子と前記出力ノードの間に前記出力ノード側がカソードとなり前記出力端子側がアノードとなるよう接続され且つ前記第８のダイオードと同一特性の第１０のダイオードと、前記出力ノードにアノードが接続されカソードが前記第２の演算増幅回路の前記出力端子に第６の抵抗を介して接続され且つ前記第７のダイオードと同一特性の第９のダイオードとで構成され、
前記第７のダイオードと前記第５の抵抗の共通接続点と高電圧電源端子との間に第８のＥＳＤ保護回路が接続され、
前記第９のダイオードと前記第６の抵抗の共通接続点と前記高電圧電源端子との間に第９のＥＳＤ保護回路が接続されていることを特徴とする半導体装置。
請求項３に記載の半導体装置において、前記第３のリーク電流補償回路を第６のリーク電流補償回路に置き換え、該第６のリーク電流補償回路は、
非反転入力端子が入力ノードに接続された第２の演算増幅回路と、該第２の演算増幅回路の反転入力端子と出力端子の間に接続された第１のアンチパラレルダイオードと、前記第２の演算増幅回路の前記出力端子と出力ノードの間に接続された第２のアンチパラレルダイオードとを備え、
前記第１のアンチパラレルダイオードは、前記第２の演算増幅回路の反転入力端子にカソードが接続されアノードが第３の抵抗を介して前記第２の演算増幅回路の前記出力端子に接続された第８のダイオードと、前記第２の演算増幅回路の前記反転入力端子にアノードが接続されカソードが第５の抵抗を介して前記第２の演算増幅回路の前記出力端子に接続された第７のダイオードとで構成され、
前記第２のアンチパラレルダイオードは、前記出力ノードにアノードが接続されカソードが第６の抵抗を介して前記第２の演算増幅回路の前記出力端子に接続され且つ前記第７のダイオードと同一特性の第９のダイオードと、前記出力ノードにカソードが接続されアノードが第４の抵抗を介して前記第２の演算増幅回路の前記出力端子に接続され且つ前記第８のダイオードと同一特性の第１０のダイオードとで構成され、
前記第７のダイオードと前記第５の抵抗の共通接続点と高電圧電源端子との間に第８のＥＳＤ保護回路が接続され、
前記第８のダイオードと前記第３の抵抗の共通接続点と低電圧電源端子との間に第５のＥＳＤ保護回路が接続され、
前記第９のダイオードと前記第６の抵抗の共通接続点と前記高電圧電源端子との間に第９のＥＳＤ保護回路が接続され、
前記第１０のダイオードと前記第４の抵抗の共通接続点と前記低電圧電源端子との間に第６のＥＳＤ保護回路が接続されていることを特徴とする半導体装置。
第１の演算増幅回路と、前記第１の演算増幅回路の非反転入力端子に接続される第１０のＥＳＤ保護回路と、を備える半導体装置において、
請求項１に記載の第１のリーク電流補償回路又は請求項２に記載のリーク電流補償回路の一方の前記入力ノードを前記第１の演算増幅回路の前記反転入力端子に接続し、前記一方の前記出力ノードを前記第１の演算増幅回路の非反転入力端子に接続したことを特徴とする半導体装置。
第１の演算増幅回路と、請求項３乃至６に記載の第３乃至第６のリーク電流補償回路いずれか１つを有する半導体装置であって、前記入力ノードを前記第１の演算増幅回路の前記反転入力端子に接続し、前記出力ノードを前記第１の演算増幅回路の非反転入力端子に接続したことを特徴とする半導体装置。