JP2023046207A - 半導体回路 - Google Patents
半導体回路 Download PDFInfo
- Publication number
- JP2023046207A JP2023046207A JP2022015088A JP2022015088A JP2023046207A JP 2023046207 A JP2023046207 A JP 2023046207A JP 2022015088 A JP2022015088 A JP 2022015088A JP 2022015088 A JP2022015088 A JP 2022015088A JP 2023046207 A JP2023046207 A JP 2023046207A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- input terminal
- output
- input
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 72
- 238000006243 chemical reaction Methods 0.000 claims description 63
- 238000001514 detection method Methods 0.000 claims description 27
- 238000005259 measurement Methods 0.000 description 18
- 238000010586 diagram Methods 0.000 description 14
- 230000005669 field effect Effects 0.000 description 7
- 230000000694 effects Effects 0.000 description 5
- 101150069031 CSN2 gene Proteins 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 230000006378 damage Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Images
Landscapes
- Amplifiers (AREA)
Abstract
【課題】高精度に入力電流を電圧に変換可能なトランスインピーダンスアンプを備えた半導体回路を提供する。【解決手段】実施形態の半導体回路は、第1入力端子、第2入力端子、及び第1出力端子を有し、第1入力端子に基準電圧VBが供給され、第2入力端子に入力電流が供給され、入力電流を出力電圧VINPに変換し、第1出力端子から出力電圧VINPを出力するトランスインピーダンスアンプTIAと、第3入力端子、第4入力端子、及び第2出力端子を有し、トランスインピーダンスアンプTIAと同様の回路構成を備え、第3入力端子に基準電圧VBが供給され、第2出力端子から出力電圧VINNを出力するトランスインピーダンスアンプTIArとを備える。【選択図】図1
Description
本発明の実施形態は、トランスインピーダンスアンプを含む半導体回路に関する。
入力電流を電圧に変換するトランスインピーダンスアンプが知られている。
高精度に入力電流を電圧に変換可能なトランスインピーダンスアンプを備えた半導体回路を提供する。
実施形態の半導体回路は、第1入力端子、第2入力端子、及び第1出力端子を有し、前記第1入力端子に基準電圧が供給され、前記第2入力端子に入力電流が供給され、前記入力電流を第1出力電圧に変換し、前記第1出力端子から前記第1出力電圧を出力する第1トランスインピーダンスアンプと、第3入力端子、第4入力端子、及び第2出力端子を有し、前記第1トランスインピーダンスアンプと同様の回路構成を備え、前記第3入力端子に前記基準電圧が供給され、前記第2出力端子から前記第2出力電圧を出力する第2トランスインピーダンスアンプとを具備する。
以下、図面を参照して実施形態について説明する。以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。また、以下に示す実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、構成部品の材質、形状、構造、及び配置等を下記のものに特定するものではない。
また、機能ブロックは、ハードウェア、コンピュータソフトウェアのいずれかまたは両者を組み合わせたものとして実現することができる。機能ブロックが以下の例のように区別されていることは必須ではない。例えば、一部の機能が例示の機能ブロックとは別の機能ブロックによって実行されてもよい。さらに、例示の機能ブロックがさらに細かい機能サブブロックに分割されていてもよい。
1.第1実施形態
以下に、第1実施形態の半導体回路について説明する。
以下に、第1実施形態の半導体回路について説明する。
1.1 半導体回路の構成
図1は、第1実施形態の半導体回路の構成を示す回路図である。半導体回路1は、2つのトランスインピーダンスアンプTIA及びTIAr、2つのESD(electro-static discharge)破壊保護用の入出力部IO及びIOr、差動入力アナログ-デジタル変換回路(ADCとも記す)11、及び入力端子WEを備える。
図1は、第1実施形態の半導体回路の構成を示す回路図である。半導体回路1は、2つのトランスインピーダンスアンプTIA及びTIAr、2つのESD(electro-static discharge)破壊保護用の入出力部IO及びIOr、差動入力アナログ-デジタル変換回路(ADCとも記す)11、及び入力端子WEを備える。
入力端子WEには、入力電流が入力される。トランスインピーダンスアンプTIA及びTIArの各々は、入力電流を電圧に変換する回路である。詳しくは、トランスインピーダンスアンプに流れる電流をインピーダンス変換し増幅し、電圧信号として出力する回路である。トランスインピーダンスアンプTIArは、トランスインピーダンスアンプTIAのレプリカ回路である。
入出力部IOは、入力端子WEから侵入する静電気などのサージ電圧から半導体回路1を保護する、あるいはサージ電圧による誤動作を防止するESD保護回路である。入出力部IOrは、入出力部IOのレプリカ回路である。
差動入力アナログ-デジタル変換回路11は、差動入力された2つの出力電圧から1つのデジタル信号を出力する。すなわち、アナログ-デジタル変換回路11は、トランスインピーダンスアンプTIA及びTIArから2つの出力電圧VINP及びVINNを受け取り、出力電圧VINPと出力電圧VINN間の同相信号を除去し、デジタル値に変換して出力信号DOUTを出力する。
上述したように、トランスインピーダンスアンプTIAr及び入出力部IOrは、トランスインピーダンスアンプTIA及び入出力部IOのレプリカ回路である。すなわち、トランスインピーダンスアンプTIAr及び入出力部IOrは、トランスインピーダンスアンプTIA及び入出力部IOと同様の回路構成を有する。詳しくは、トランスインピーダンスアンプTIArは、トランスインピーダンスアンプTIAが有する回路素子と同様の回路素子を有する。トランスインピーダンスアンプTIArの回路素子は、トランスインピーダンスアンプTIAの回路素子とほぼ同じ回路定数を持つ。入出力部IOrは、入出力部IOが有する回路素子と同様の回路素子を有する。入出力部IOrの回路素子は、入出力部IOの回路素子とほぼ同じ回路定数を持つ。
以降、入力端子WE、入出力部IO、及びトランスインピーダンスアンプTIAで構成される経路を、測定信号経路と称する。また、レプリカ回路、すなわち入出力部IOr及びトランスインピーダンスアンプTIArで構成される経路を、誤差(または、模擬)信号経路と称する。
1.1.1 トランスインピーダンスアンプの構成
次に、トランスインピーダンスアンプTIA及びTIArの構成について説明する。
次に、トランスインピーダンスアンプTIA及びTIArの構成について説明する。
図1に示すように、トランスインピーダンスアンプTIAは、オペアンプ(または、演算増幅器)OP、可変抵抗回路VR、及び基準電圧VBを供給する電圧源を有する。オペアンプOPは、入力信号を増幅して出力する。可変抵抗回路VRは、帰還抵抗であり、抵抗値を可変可能な回路である。
トランスインピーダンスアンプTIArは、オペアンプOPr、可変抵抗回路VRr、及び基準電圧VBを供給する電圧源を有する。オペアンプOPrは、オペアンプOPと同様の回路素子及び回路定数を有する。可変抵抗回路VRrは、可変抵抗回路VRと同様の回路素子及び回路定数を有する。
以下に、可変抵抗回路VR及びVRrの構成について説明する。
図2は、可変抵抗回路VR(または、VRr)の構成を示す回路図である。オペアンプOPの負入力端子(または、反転入力端子)は、スイッチ回路S0、抵抗R1、R2、…、Rn(nは1以上の自然数)を順に直列に介してオペアンプOPの出力端子に接続される。スイッチ回路S0と抵抗R1間のノードと、抵抗R1と抵抗R2間のノードとの間には、スイッチ回路S1が接続される。スイッチ回路S0と抵抗R1間のノードと、抵抗R2と抵抗R3間のノードとの間には、スイッチ回路S2が接続される。同様に、スイッチ回路S0と抵抗R1間のノードと、抵抗RnとオペアンプOPの出力端子間のノードとの間には、スイッチ回路Snが接続される。なお、可変抵抗回路VRrの構成は、上述した可変抵抗回路VRの構成と同様である。
図3に、可変抵抗回路VR(または、VRr)内のスイッチ回路S0またはSnの構成を示す。スイッチ回路S0またはSnは、pチャネルMOS電界効果トランジスタ(以下、pMOSトランジスタと記す)T1と、nチャネルMOS電界効果トランジスタ(以下、nMOSトランジスタと記す)T2を含む。
pMOSトランジスタT1のドレイン(または、ソース)は、nMOSトランジスタT2のソース(または、ドレイン)に接続される。pMOSトランジスタT1のソース(または、ドレイン)は、nMOSトランジスタT2のドレイン(または、ソース)に接続される。
スイッチ回路S0のnMOSトランジスタT2のゲートには、制御信号CS0が入力される。スイッチ回路S0のpMOSトランジスタT1のゲートには、制御信号CS0の反転信号である制御信号CS0bが入力される。また、スイッチ回路S0のpMOSトランジスタT1のバックゲートには、電源電圧VDDが供給される。さらに、スイッチ回路S0のnMOSトランジスタT2のバックゲートには、接地電圧GNDが供給される。
スイッチ回路SnのnMOSトランジスタT2のゲートには、制御信号CSnが入力される。スイッチ回路SnのpMOSトランジスタT1のゲートには、制御信号CSnの反転信号である信号CSnbが入力される。また、スイッチ回路SnのpMOSトランジスタT1のバックゲートには、電源電圧VDDが供給される。さらに、スイッチ回路SnのnMOSトランジスタT2のバックゲートには、接地電圧GNDが供給される。
このような可変抵抗回路VRでは、制御信号CS0~CSn及びCS0b~CSnbによってスイッチ回路S0~Snを閉状態(または、接続状態)あるいは開状態(または、非接続状態)に設定することにより、抵抗値RTIAを変更することができる。
可変抵抗回路VRrは、前述したように、可変抵抗回路VRと同様の回路構成を有する。可変抵抗回路VRrのスイッチ回路S0~Snには、可変抵抗回路VRのスイッチ回路と同様に、制御信号CS0~CSn及びCS0b~CSnbが入力される。これにより、可変抵抗回路VRrの抵抗値RTIArは、可変抵抗回路VRの抵抗値RTIAとほぼ同じ値に設定される。
可変抵抗回路VRでは、例えば、スイッチ回路S0~SnのpMOSトランジスタT1及びnMOSトランジスタT2に存在するpn接合部においてジャンクションリーク電流Iswが発生する。同様に、可変抵抗回路VRrでは、スイッチ回路S0~SnのpMOSトランジスタT1及びnMOSトランジスタT2に存在するpn接合部においてジャンクションリーク電流Iswが発生する。
ここで、可変抵抗回路VRrは、可変抵抗回路VRと同様の回路構成を有する。すなわち、可変抵抗回路VRrは、可変抵抗回路VRと同様の回路素子及び回路定数を有する。詳しくは、可変抵抗回路VRとVRrは、共にpMOSトランジスタT1及びnMOSトランジスタT2、並びに抵抗R1~Rnを有する。可変抵抗回路VRrのpMOSトランジスタT1及びnMOSトランジスタT2、並びに抵抗R1~Rnは、可変抵抗回路VRのpMOSトランジスタT1及びnMOSトランジスタT2、並びに抵抗R1~Rnとほぼ同じ回路定数を有する。このため、可変抵抗回路VRとVRrにそれぞれ発生するリーク電流Iswはほぼ一致する、すなわちほぼ同じ電流値を持つ。
1.1.2 入出力部(ESD保護回路)の構成
次に、入出力部IO及びIOrの構成について説明する。
次に、入出力部IO及びIOrの構成について説明する。
図1に示すように、測定信号経路において、オペアンプOPの負入力端子に入出力部IOが接続される。入出力部IOは、ダイオードD1及びD2を有する。ダイオードD1は、接地電圧GNDが供給された接地電圧ノードから負入力端子が接続されたノードへ順方向に接続される。ダイオードD2は、負入力端子のノードから電源電圧VDDが供給された電源電圧ノードへ順方向に接続される。
一方、誤差信号経路において、オペアンプOPrの負入力端子に入出力部IOrが接続される。入出力部IOrは、入出力部IOと同様の回路素子及び回路定数を有する。すなわち、入出力部IOrは、入出力部IOと同様にダイオードD1及びD2を有する。ダイオードD1は、接地電圧ノードから負入力端子が接続されたノードへ順方向に接続される。ダイオードD2は、負入力端子のノードから電源電圧ノードへ順方向に接続される。
入出力部IOでは、例えば、入出力部IOのダイオードD1及びD2に存在するpn接合部においてリーク電流Iioが発生する。同様に、入出力部IOrでは、入出力部IOrのダイオードD1及びD2に存在するpn接合部においてリーク電流Iioが発生する。
ここで、入出力部IOrは、入出力部IOと同様の回路構成を有する。すなわち、入出力部IOrは、入出力部IOと同様の回路素子及び回路定数を有する。詳しくは、入出力部IOとIOrは、共にダイオードD1及びD2を有する。入出力部IOrのダイオードD1及びD2は、入出力部IOのダイオードD1及びD2とほぼ同じ回路定数を有する。このため、入出力部IOとIOrにそれぞれ発生するリーク電流Iioはほぼ一致する、すなわちほぼ同じ電流値を持つ。
また、図4は、入出力部IO及びIOrの他の構成例を示す回路図である。入出力部IOは、nMOSトランジスタT3及びpMOSトランジスタT4にて構成してもよい。nMOSトランジスタT3のゲートとドレインは接地電圧ノードに接続され、nMOSトランジスタT3のソースはオペアンプOPの負入力端子に接続される。さらに、pMOSトランジスタT4のゲートとドレインは電源電圧ノードに接続され、pMOSトランジスタT4のソースはオペアンプOPの負入力端子に接続される。
同様に、入出力部IOrは、nMOSトランジスタT3及びpMOSトランジスタT4にて構成してもよい。nMOSトランジスタT3のゲートとドレインは接地電圧ノードに接続され、nMOSトランジスタT3のソースはオペアンプOPrの負入力端子に接続される。さらに、pMOSトランジスタT4のゲートとドレインは電源電圧ノードに接続され、pMOSトランジスタT4のソースはオペアンプOPrの負入力端子に接続される。
図4に示す構成例でも、例えば、入出力部IOのnMOSトランジスタT3及びpMOSトランジスタT4に存在する接合部においてリーク電流Iioが発生する。同様に、入出力部IOrのnMOSトランジスタT3及びpMOSトランジスタT4に存在する接合部においてリーク電流Iioが発生する。
ここで、入出力部IOrのnMOSトランジスタT3及びpMOSトランジスタT4は、入出力部IOのnMOSトランジスタT3及びpMOSトランジスタT4とほぼ同じ回路定数を有する。このため、入出力部IOとIOrにそれぞれ発生するリーク電流Iioはほぼ一致する、すなわちほぼ同じ電流値を持つ。
以下に、第1実施形態の半導体回路1における回路接続について説明する。
図1に示すように、入力端子WEは、トランスインピーダンスアンプTIA内のオペアンプOPの負入力端子に接続される。さらに、入力端子WEは、トランスインピーダンスアンプTIA内の可変抵抗回路VRを介してオペアンプOPの出力端子に接続される。オペアンプOPの負入力端子と入力端子WEとの間のノードには、入出力部IOが接続される。
オペアンプOPの正入力端子(または、非反転入力端子)には、基準電圧VBを供給する電圧源が接続される。さらに、オペアンプOPの出力端子は、差動入力アナログ-デジタル変換回路11の第1入力端子に接続される。
また、トランスインピーダンスアンプTIArのオペアンプOPrの負入力端子には、入出力部IOrが接続される。オペアンプOPrの負入力端子は、トランスインピーダンスアンプTIAr内の可変抵抗回路VRrを介してオペアンプOPrの出力端子に接続される。
オペアンプOPrの正入力端子には、基準電圧VBを供給する電圧源が接続される。さらに、オペアンプOPrの出力端子は、差動入力アナログ-デジタル変換回路11の第2入力端子に接続される。
1.2 半導体回路の動作
以下に、第1実施形態の半導体回路1の動作について説明する。ここでは、入力端子WEに電流出力センサーSEが接続された場合の動作を説明する。
以下に、第1実施形態の半導体回路1の動作について説明する。ここでは、入力端子WEに電流出力センサーSEが接続された場合の動作を説明する。
電流出力センサーSEの動作がスタートすると、電流出力センサーSEにセンサー電流Isenが流れ、オペアンプOPの正入力端子に基準電圧VBが供給される。すると、オペアンプOPの仮想短絡特性により、入力端子WE及びオペアンプOPの負入力端子の電圧は、正入力端子に供給された基準電圧VBに設定され安定する。
ここで、オペアンプOPの負入力端子のインピーダンスは非常に高いため、電流出力センサーSEに流れるセンサー電流Isenは、オペアンプOPの出力側から可変抵抗回路VRを通り、電流出力センサーSEに流れ込む。この場合、オペアンプOPの出力電圧VINPは、可変抵抗回路VRの抵抗値RTIAとセンサー電流Isenとの積を、基準電圧VBに加算した電圧に設定される。
よって、オペアンプOPの出力電圧VINPは、以下の式(1)で表される。
VINP=VB+RTIA・Isen … (1)
図1に示した回路では、前述したように、入出力部IOにおいてリーク電流Iioが発生し、可変抵抗回路VRにおいてリーク電流Iswが発生する。リーク電流Iio及びIswが発生すると、可変抵抗回路VRに流れる電流が減少する。このため、リーク電流Iio及びIswの誤差電流によって、可変抵抗回路VRの実効的な抵抗値に誤差が生じる。特に、電源電圧VDDが高くなるほど、可変抵抗回路VRのスイッチ回路S0~Snに生じるリーク電流Iswは増加する。このため、電源電圧VDDが高くなると、可変抵抗回路VRの実効的な抵抗値の誤差が大きくなる。
図1に示した回路では、前述したように、入出力部IOにおいてリーク電流Iioが発生し、可変抵抗回路VRにおいてリーク電流Iswが発生する。リーク電流Iio及びIswが発生すると、可変抵抗回路VRに流れる電流が減少する。このため、リーク電流Iio及びIswの誤差電流によって、可変抵抗回路VRの実効的な抵抗値に誤差が生じる。特に、電源電圧VDDが高くなるほど、可変抵抗回路VRのスイッチ回路S0~Snに生じるリーク電流Iswは増加する。このため、電源電圧VDDが高くなると、可変抵抗回路VRの実効的な抵抗値の誤差が大きくなる。
これらリーク電流Iio及びIswを考慮すると、式(1)は以下の式(2)で表される。
VINP=VB+RTIA・Isen-RTIA・(Iio+Isw) … (2)
一方、レプリカ回路(または、誤差信号経路)におけるトランスインピーダンスアンプTIAr内のオペアンプOPrの出力電圧VINNは以下のように示される。
一方、レプリカ回路(または、誤差信号経路)におけるトランスインピーダンスアンプTIAr内のオペアンプOPrの出力電圧VINNは以下のように示される。
レプリカ回路における入出力部IOr及び可変抵抗回路VRrでは、測定信号経路の入出力部IO及び可変抵抗回路VRと同様に、リーク電流Iio及びIswが発生する。
よって、オペアンプOPrの出力電圧VINNは、以下の式(3)で表される。
VINN=VB-RTIA・(Iio+Isw) … (3)
ここで、レプリカ回路における入出力部IOr及び可変抵抗回路VRrの回路素子及びその回路定数が、測定信号経路の入出力部IO及び可変抵抗回路VRの回路素子及びその回路定数と同様である。このため、レプリカ回路に生じるリーク電流Iio及びIswは、測定信号経路に生じるリーク電流Iio及びIswとほぼ同様である、すなわちほぼ一致する。
ここで、レプリカ回路における入出力部IOr及び可変抵抗回路VRrの回路素子及びその回路定数が、測定信号経路の入出力部IO及び可変抵抗回路VRの回路素子及びその回路定数と同様である。このため、レプリカ回路に生じるリーク電流Iio及びIswは、測定信号経路に生じるリーク電流Iio及びIswとほぼ同様である、すなわちほぼ一致する。
出力電圧VINPと出力電圧VINNは、差動入力アナログ-デジタル変換回路11に入力される。差動入力アナログ-デジタル変換回路11は、出力電圧VINPと出力電圧VINNとの間の電圧差を取り、さらにデジタル化して、出力信号DOUTを出力する。すなわち、差動入力アナログ-デジタル変換回路11は、出力電圧VINPと出力電圧VINN間の同相信号成分を除去し、同相信号成分が除去された電圧をデジタル値に変換して出力信号DOUTを出力する。
よって、出力信号DOUTは、以下の式(4)(=式(2)-式(3))で表される。
DOUT=D(VINP-VINN)=D(RTIA・Isen) … (4)
なお、D(X)は、アナログ値Xがデジタル値Xに変換された値であることを示す。
なお、D(X)は、アナログ値Xがデジタル値Xに変換された値であることを示す。
これにより、リーク電流Iio及びIswによって生じる可変抵抗回路VRの実効的な抵抗値の誤差を除去でき、抵抗値RTIAとセンサー電流Isenとの積に基づいて生成された出力信号DOUTを得ることができる。
上述したように本実施形態では、入出力部IO及び可変抵抗回路VRに生じるリーク電流による可変抵抗回路VRの実効抵抗値の誤差を低減できる。これにより、トランスインピーダンスアンプTIAにおける変換利得である可変抵抗回路VRの実効抵抗値を、電源電圧VDDに依らず一定に設定できる。図5に可変抵抗回路VRの実効抵抗値と電源電圧VDDとの関係を示す。図5に示すように、電源電圧VDDが変化しても、可変抵抗回路VRの実効抵抗値は変化せず一定である。可変抵抗回路VRの実効抵抗値を一定にできることにより、トランスインピーダンスアンプTIAは、高精度な電流-電圧変換特性を有することが可能である。
1.3 第1実施形態の効果
第1実施形態によれば、高精度に入力電流を電圧に変換可能なトランスインピーダンスアンプを備えた半導体回路を提供できる。
第1実施形態によれば、高精度に入力電流を電圧に変換可能なトランスインピーダンスアンプを備えた半導体回路を提供できる。
以下に、第1実施形態の効果について説明する。入力電流を電圧に変換するトランスインピーダンスアンプにおいて、微小な入力電流を大きな出力電圧に変換し、且つ、変換利得を可変にするためには、非常に大きな抵抗値を有する抵抗回路と、その抵抗値を切り替えるための切り替え用のスイッチ回路を実装する必要がある。
高抵抗、且つ可変機能付きの可変抵抗回路を半導体シリコン基板上に実装する場合、切り替え機能実現のために用いるスイッチ回路のリーク電流やESD破壊保護用の入出力部のリーク電流によって、トランスインピーダンスアンプにおける電流を電圧に変換する変換利得に大きな誤差が生じるという課題がある。
第1実施形態の半導体回路1は、トランスインピーダンスアンプTIA及び入出力部IOに対して、レプリカ構成のトランスインピーダンスアンプTIAr及び入出力部IOrを備える。トランスインピーダンスアンプTIAr及び入出力部IOrは、トランスインピーダンスアンプTIAの変換利得の誤差要因であるリーク電流Iio及びIswを正確に模擬する回路である。
差動入力アナログ-デジタル変換回路11は、トランスインピーダンスアンプTIAの出力電圧VINPと、トランスインピーダンスアンプTIArの出力電圧VINNとの間の電圧差を取ることにより、トランスインピーダンスアンプTIAの出力電圧VINPにおける誤差成分を除去する。さらに、差動入力アナログ-デジタル変換回路11は、誤差成分が除去された電圧をデジタル値の出力信号DOUTに変換する。
第1実施形態では、誤差信号経路のトランスインピーダンスアンプTIAr及び入出力部IOrが、測定信号経路のトランスインピーダンスアンプTIA及び入出力部IOに対するレプリカ回路で構成されている。このため、電源電圧VDDが変動し、リーク電流が変動した場合でも、特に、電源電圧VDDが高くなり、リーク電流が増加した場合でも、測定信号経路におけるリーク電流の増加に応じて、誤差信号経路におけるリーク電流も増加する。言い換えると、トランスインピーダンスアンプTIAr及び入出力部IOrは、トランスインピーダンスアンプTIA及び入出力部IOと同様の回路素子及び回路定数を有する。このため、電源電圧VDDが変動した場合でも、誤差信号経路におけるリーク電流と測定信号経路におけるリーク電流は同様に変動し、それら電流量はほぼ一致する。
また、温度が変動し、リーク電流が変動した場合でも、測定信号経路におけるリーク電流の変動に応じて、同様に、誤差信号経路におけるリーク電流も変動する。すなわち、温度が変動した場合でも、誤差信号経路におけるリーク電流と測定信号経路におけるリーク電流は同様に変動し、それら電流量はほぼ一致する。
したがって、測定信号経路におけるトランスインピーダンスアンプTIAの出力電圧VINPと、誤差信号経路におけるトランスインピーダンスアンプTIArの出力電圧VINNとの間の電圧差を取ることにより、測定信号経路においてリーク電流によって生じる可変抵抗回路VRの実効抵抗値の誤差を除去でき、可変抵抗回路VRの実効抵抗値を所定の値に維持することができる。これにより、第1実施形態の半導体回路1では、電源電圧VDD及び温度の変動に依存せず、高精度に入力電流を電圧に変換することが可能である。
以上述べたように第1実施形態の半導体回路1によれば、高精度に入力電流を電圧に変換可能なトランスインピーダンスアンプを実現できる。すなわち、高精度な電流-電圧変換特性を有するトランスインピーダンスアンプを実現できる。
上述した第1実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。第1実施形態は、その他の様々な形態で実施されることが可能である。
2.第2実施形態
以下に、第2実施形態の半導体回路について説明する。前述した第1実施形態では、トランスインピーダンスアンプTIA及びTIArの出力電圧が、差動入力アナログ-デジタル変換回路に入力されたが、第2実施形態では、トランスインピーダンスアンプTIA及びTIArの出力電圧が、差動入力/シングルエンド出力変換アンプを介してシングルエンド入力のアナログ-デジタル変換回路に入力される。第2実施形態では、第1実施形態と異なる点について主に説明する。説明しないその他の構成及び動作は、第1実施形態と同様である。
以下に、第2実施形態の半導体回路について説明する。前述した第1実施形態では、トランスインピーダンスアンプTIA及びTIArの出力電圧が、差動入力アナログ-デジタル変換回路に入力されたが、第2実施形態では、トランスインピーダンスアンプTIA及びTIArの出力電圧が、差動入力/シングルエンド出力変換アンプを介してシングルエンド入力のアナログ-デジタル変換回路に入力される。第2実施形態では、第1実施形態と異なる点について主に説明する。説明しないその他の構成及び動作は、第1実施形態と同様である。
2.1 半導体回路の構成
図6は、第2実施形態の半導体回路の構成を示す回路図である。半導体回路2は、2つのトランスインピーダンスアンプTIA及びTIAr、2つのESD破壊保護用の入出力部IO及びIOr、差動入力/シングルエンド出力変換アンプ(または、差動入力増幅回路)OPd、シングルエンド入力のアナログ-デジタル変換回路12、及び入力端子WEを備える。
図6は、第2実施形態の半導体回路の構成を示す回路図である。半導体回路2は、2つのトランスインピーダンスアンプTIA及びTIAr、2つのESD破壊保護用の入出力部IO及びIOr、差動入力/シングルエンド出力変換アンプ(または、差動入力増幅回路)OPd、シングルエンド入力のアナログ-デジタル変換回路12、及び入力端子WEを備える。
半導体回路2が備えるトランスインピーダンスアンプTIA及びTIAr、入出力部IO及びIOrは、第1実施形態と同様であるため説明を省略する。
トランスインピーダンスアンプTIA内のオペアンプOPの出力端子は、抵抗Raを介して差動入力/シングルエンド出力変換アンプOPdの負入力端子に接続される。トランスインピーダンスアンプTIAr内のオペアンプOPrの出力端子は、抵抗Raを介して出力変換アンプOPdの正入力端子に接続される。変換アンプOPdの正入力端子には、抵抗Rbを介して基準電圧VBを供給する電圧源が接続される。差動入力/シングルエンド出力変換アンプOPdの出力端子は、抵抗Rbを介して変換アンプOPdの負入力端子に接続される。
さらに、差動入力/シングルエンド出力変換アンプOPdの出力端子は、アナログ-デジタル変換回路12の入力端子に接続される。そして、シングルエンド入力のアナログ-デジタル変換回路12の出力端子から出力信号DOUTが出力される。
2.2 半導体回路の動作
以下に、第2実施形態の半導体回路2の動作について説明する。
以下に、第2実施形態の半導体回路2の動作について説明する。
測定信号経路のトランスインピーダンスアンプTIA及び入出力部IOの動作、及び誤差信号経路のトランスインピーダンスアンプTIAr及び入出力部IOrの動作は、前述した第1実施形態と同様である。このため、トランスインピーダンスアンプTIA内のオペアンプOPから出力電圧VINPが出力され、トランスインピーダンスアンプTIAr内のオペアンプOPrから出力電圧VINNが出力される。
出力電圧VINPは、差動入力/シングルエンド出力変換アンプOPdの負入力端子に入力され、出力電圧VINNは変換アンプOPdの正入力端子に入力される。変換アンプOPdは、出力電圧VINPと出力電圧VINNとの間の電圧差を取り、出力電圧VOUTを出力する。すなわち、変換アンプOPdは、出力電圧VINPと出力電圧VINN間の同相信号成分を除去し、同相信号成分が除去された出力電圧VOUTを出力する。
アナログ-デジタル変換回路12は、アナログ信号の出力電圧VOUTをデジタル値に変換して、出力信号DOUTを出力する。
以上により、第2実施形態では、第1実施形態と同様に、リーク電流Iio及びIswによって生じる可変抵抗回路VRの実効的な抵抗値の誤差を除去でき、抵抗値RTIAとセンサー電流Isenとの積に基づいて生成された出力信号DOUTを得ることができる。
2.3 第2実施形態の効果
第2実施形態によれば、高精度に入力電流を電圧に変換可能なトランスインピーダンスアンプを備えた半導体回路を提供できる。
第2実施形態によれば、高精度に入力電流を電圧に変換可能なトランスインピーダンスアンプを備えた半導体回路を提供できる。
第2実施形態の半導体回路2は、トランスインピーダンスアンプTIA及び入出力部IOに対して、レプリカ構成のトランスインピーダンスアンプTIAr及び入出力部IOrを備える。トランスインピーダンスアンプTIAr及び入出力部IOrは、トランスインピーダンスアンプTIAの変換利得の誤差要因であるリーク電流Iio及びIswを正確に模擬する回路である。
差動入力/シングルエンド出力変換アンプOPdは、トランスインピーダンスアンプTIAの出力電圧VINPと、トランスインピーダンスアンプTIArの出力電圧VINNとの間の電圧差を取ることにより、トランスインピーダンスアンプTIAの出力電圧VINPにおける誤差成分を除去する。さらに、アナログ-デジタル変換回路12は、誤差成分が除去された出力電圧VOUTをデジタル値の出力信号DOUTに変換する。
第2実施形態では、測定信号経路におけるトランスインピーダンスアンプTIAの出力電圧VINPと、誤差信号経路におけるトランスインピーダンスアンプTIArの出力電圧VINNとの間の電圧差を取ることにより、測定信号経路においてリーク電流によって生じる可変抵抗回路VRの実効抵抗値の誤差を除去でき、可変抵抗回路VRの実効抵抗値を所定の値に維持することができる。これにより、第2実施形態の半導体回路2では、電源電圧VDD及び温度の変動に依存せず、高精度に入力電流を電圧に変換することが可能である。
上述した第2実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。第2実施形態は、その他の様々な形態で実施されることが可能である。
3.第3実施形態
以下に、第3実施形態の半導体回路3について説明する。第3実施形態では、1つのトランスインピーダンスアンプTIAを時分割で動作させ、前後の出力信号を減算することにより、トランスインピーダンスアンプTIAの出力電圧における誤差成分を除去する。第3実施形態では、第1実施形態と異なる点について主に説明する。説明しないその他の構成及び動作は、第1実施形態と同様である。
以下に、第3実施形態の半導体回路3について説明する。第3実施形態では、1つのトランスインピーダンスアンプTIAを時分割で動作させ、前後の出力信号を減算することにより、トランスインピーダンスアンプTIAの出力電圧における誤差成分を除去する。第3実施形態では、第1実施形態と異なる点について主に説明する。説明しないその他の構成及び動作は、第1実施形態と同様である。
3.1 半導体回路の構成
図7は、第3実施形態の半導体回路3の構成を示す回路図である。半導体回路3は、トランスインピーダンスアンプTIA、ESD破壊保護用の入出力部IO、シングルエンド入力のアナログ-デジタル変換回路12、スイッチ回路31、記憶回路32、減算器33、及び入力端子WEを備える。
図7は、第3実施形態の半導体回路3の構成を示す回路図である。半導体回路3は、トランスインピーダンスアンプTIA、ESD破壊保護用の入出力部IO、シングルエンド入力のアナログ-デジタル変換回路12、スイッチ回路31、記憶回路32、減算器33、及び入力端子WEを備える。
半導体回路3が備えるトランスインピーダンスアンプTIA、入出力部IO、及びアナログ-デジタル変換回路12は、第1あるいは第2実施形態と同様であるため説明を省略する。
入力端子WEと、入出力部IO及びトランスインピーダンスアンプTIAとの間には、スイッチ回路31が接続される。トランスインピーダンスアンプTIA内のオペアンプOPの出力端子は、アナログ-デジタル変換回路12の入力端子に接続される。アナログ-デジタル変換回路12の出力端子は、記憶回路32を介して減算器33に接続される。アナログ-デジタル変換回路12の出力端子は、また記憶回路32を介することなく、減算器33に接続される。さらに、減算器33の出力端子から出力信号DOUTが出力される。
3.2 半導体回路の動作
以下に、第3実施形態の半導体回路3の動作について説明する。
以下に、第3実施形態の半導体回路3の動作について説明する。
第3実施形態では、トランスインピーダンスアンプTIAを時分割で動作させ、スイッチ回路31がオフ(または、非接続状態)時の動作と、スイッチ回路31がオン(または、接続状態)時の動作でそれぞれ得られた出力を減算することにより、出力信号DOUTを得る。
以下では、スイッチ回路31がオフ時の動作を“オフ状態動作”、スイッチ回路31がオン時の動作を“オン状態動作”とそれぞれ称する。なお、オフ状態動作は、第1実施形態における誤差信号経路(または、レプリカ回路)の動作に相当し、オン状態動作は、第1実施形態における測定信号経路の動作に相当する。
先ず、スイッチ回路31がオフ状態に設定され、オフ状態動作が実行される。オフ状態動作では、トランスインピーダンスアンプTIA内のオペアンプOPの出力電圧VOUT1は以下のように示される。
入出力部IOではリーク電流Iioが発生し、トランスインピーダンスアンプTIA内の可変抵抗回路VRではリーク電流Iswが発生する。
よって、オペアンプOPの出力電圧VOUT1は、以下の式(5)で表される。
VOUT1=VB+RTIA・(Iio+Isw) … (5)
出力電圧VOUT1は、アナログ-デジタル変換回路12に入力される。アナログ-デジタル変換回路12に入力された出力電圧VOUT1は、アナログ信号からデジタル信号に変換されて、出力信号DOUT1として出力される。出力信号DOUT1は、記憶回路32に入力され、記憶回路32に記憶される。出力信号DOUT1は、以下の式(5a)で表される。
出力電圧VOUT1は、アナログ-デジタル変換回路12に入力される。アナログ-デジタル変換回路12に入力された出力電圧VOUT1は、アナログ信号からデジタル信号に変換されて、出力信号DOUT1として出力される。出力信号DOUT1は、記憶回路32に入力され、記憶回路32に記憶される。出力信号DOUT1は、以下の式(5a)で表される。
DOUT1=D(VOUT1)
=D(VB+RTIA・(Iio+Isw)) … (5a)
次に、オフ状態動作に続いて、スイッチ回路31がオン状態に設定され、オン状態動作が実行される。オン状態動作では、トランスインピーダンスアンプTIA内のオペアンプOPの出力電圧VOUT2は以下のように示される。
=D(VB+RTIA・(Iio+Isw)) … (5a)
次に、オフ状態動作に続いて、スイッチ回路31がオン状態に設定され、オン状態動作が実行される。オン状態動作では、トランスインピーダンスアンプTIA内のオペアンプOPの出力電圧VOUT2は以下のように示される。
スイッチ回路31がオン状態に設定されると、トランスインピーダンスアンプTIAには電流Isenが流れ、オペアンプOPの正入力端子には基準電圧VBが供給される。オン状態動作においても、オフ状態動作と同様に、入出力部IOではリーク電流Iioが発生し、トランスインピーダンスアンプTIA内の可変抵抗回路VRではリーク電流Iswが発生する。
よって、オペアンプOPの出力電圧VOUT2は、以下の式(6)で表される。
VOUT2=VB+RTIA・(Isen+Iio+Isw) … (6)
出力電圧VOUT2は、アナログ-デジタル変換回路12に入力される。アナログ-デジタル変換回路12に入力された出力電圧VOUT2は、アナログ信号からデジタル信号に変換されて、出力信号DOUT2として出力される。出力信号DOUT2は、減算器33に入力される。出力信号DOUT2は、以下の式(6a)で表される。
出力電圧VOUT2は、アナログ-デジタル変換回路12に入力される。アナログ-デジタル変換回路12に入力された出力電圧VOUT2は、アナログ信号からデジタル信号に変換されて、出力信号DOUT2として出力される。出力信号DOUT2は、減算器33に入力される。出力信号DOUT2は、以下の式(6a)で表される。
DOUT2=D(VOUT2)
=D(VB+RTIA・(Isen+Iio+Isw)) … (6a)
次に、減算器33により出力信号DOUT2から出力信号DOUT1が減算されて、出力信号DOUTが出力される。出力信号DOUTは、以下の式(7)(=式(6a)-式(5a))で表される。
=D(VB+RTIA・(Isen+Iio+Isw)) … (6a)
次に、減算器33により出力信号DOUT2から出力信号DOUT1が減算されて、出力信号DOUTが出力される。出力信号DOUTは、以下の式(7)(=式(6a)-式(5a))で表される。
DOUT=DOUT2-DOUT1=D(RTIA・Isen) … (7)
これにより、リーク電流Iio及びIswによって生じる可変抵抗回路VRの実効的な抵抗値の誤差を除去でき、抵抗値RTIAとセンサー電流Isenとの積に基づいて生成された出力信号DOUTを得ることができる。
これにより、リーク電流Iio及びIswによって生じる可変抵抗回路VRの実効的な抵抗値の誤差を除去でき、抵抗値RTIAとセンサー電流Isenとの積に基づいて生成された出力信号DOUTを得ることができる。
3.3 第3実施形態の効果
第3実施形態によれば、高精度に入力電流を電圧に変換可能なトランスインピーダンスアンプを提供できる。
第3実施形態によれば、高精度に入力電流を電圧に変換可能なトランスインピーダンスアンプを提供できる。
第3実施形態の半導体回路3は、トランスインピーダンスアンプTIA及び入出力部IOと入力端子WEとの間にスイッチ回路31を備え、アナログ-デジタル変換回路12の出力段に記憶回路32及び減算器33を備える。先ず、スイッチ回路31をオフ状態に設定してトランスインピーダンスアンプTIAを動作させる。これにより、トランスインピーダンスアンプTIAの変換利得の誤差要因であるリーク電流Iio及びIswによって発生する出力電圧VOUT1が、トランスインピーダンスアンプTIAから出力される。出力電圧VOUT1は、アナログ-デジタル変換回路12によりデジタル値の出力信号DOUT1に変換され、出力信号DOUT1は記憶回路32に記憶される。
次に、スイッチ回路31をオン状態に設定してトランスインピーダンスアンプTIAを動作させる。これにより、センサー電流Isen、リーク電流Iio及びIswによって発生する出力電圧VOUT2がトランスインピーダンスアンプTIAから出力される。出力電圧VOUT2は、アナログ-デジタル変換回路12によりデジタル値の出力信号DOUT2に変換され、出力信号DOUT2は減算器33に出力される。さらに、減算器33により出力信号DOUT2から出力信号DOUT1が減算されて、出力信号DOUT2における誤差成分が除去される。そして、誤差成分が除去された出力信号DOUTが減算器33から出力される。
第3実施形態では、スイッチ回路31がオン時のトランスインピーダンスアンプTIAの出力信号DOUT2から、スイッチ回路31がオフ時のトランスインピーダンスアンプTIAの出力信号DOUT1を減算することにより、スイッチ回路31がオン時においてリーク電流によって生じる可変抵抗回路VRの実効抵抗値の誤差を除去でき、可変抵抗回路VRの実効抵抗値を所定の値に維持することができる。これにより、第3実施形態の半導体回路3では、電源電圧VDD及び温度の変動に依存せず、高精度に入力電流を電圧に変換することが可能である。
さらに、第3実施形態では、トランスインピーダンスアンプTIArを含むレプリカ回路を設ける必要がないため、第1及び第2実施形態と比べて半導体回路3の回路構成を簡素化できる。
上述した第3実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。第3実施形態は、その他の様々な形態で実施されることが可能である。
4.第4実施形態
以下に、第4実施形態の半導体回路について説明する。トランスインピーダンスアンプTIA内のオペアンプOPの負入力端子には、トランスインピーダンスアンプTIAの動作をテストするための各種回路が接続される場合がある。ここでは、オペアンプOPの負入力端子に、トランスインピーダンスアンプTIAの故障の有無を検出する故障検出回路が接続される例を示す。第4実施形態では、第1実施形態と異なる点について主に説明する。説明しないその他の構成及び動作は、第1実施形態と同様である。
以下に、第4実施形態の半導体回路について説明する。トランスインピーダンスアンプTIA内のオペアンプOPの負入力端子には、トランスインピーダンスアンプTIAの動作をテストするための各種回路が接続される場合がある。ここでは、オペアンプOPの負入力端子に、トランスインピーダンスアンプTIAの故障の有無を検出する故障検出回路が接続される例を示す。第4実施形態では、第1実施形態と異なる点について主に説明する。説明しないその他の構成及び動作は、第1実施形態と同様である。
4.1 半導体回路の構成
図8は、第4実施形態の半導体回路の構成を示す回路図である。第4実施形態の半導体回路4は、第1実施形態にて説明した半導体回路1に加えて、故障検出回路41、及びスイッチ回路SW及びSWrを備える。図8に示す半導体回路1は、第1実施形態に示した半導体回路1と同様であるため説明を省略する。
図8は、第4実施形態の半導体回路の構成を示す回路図である。第4実施形態の半導体回路4は、第1実施形態にて説明した半導体回路1に加えて、故障検出回路41、及びスイッチ回路SW及びSWrを備える。図8に示す半導体回路1は、第1実施形態に示した半導体回路1と同様であるため説明を省略する。
図8に示すように、トランスインピーダンスアンプTIA内のオペアンプOPの負入力端子は、スイッチ回路SWを介して故障検出回路41に接続される。トランスインピーダンスアンプTIAr内のオペアンプOPrの負入力端子は、スイッチ回路SWrを介して故障検出回路41に接続される。
故障検出回路41は、トランスインピーダンスアンプTIA内のオペアンプOPの負入力端子の電圧(以下、第1検出電圧)と、トランスインピーダンスアンプTIAr内のオペアンプOPrの負入力端子の電圧(以下、第2検出電圧)を検出し、検出された第1検出電圧及び第2検出電圧に基づいてトランスインピーダンスアンプTIAの故障の有無を検出する。
故障検出回路41は、例えば、アナログ-デジタル変換回路、及び判定回路を有する。アナログ-デジタル変換回路は、トランスインピーダンスアンプTIA及びトランスインピーダンスアンプTIArから第1及び第2検出電圧をそれぞれ検出し、第1及び第2検出電圧をデジタル信号にそれぞれ変換して第1及び第2出力信号を出力する。判定回路は、アナログ-デジタル変換回路の後段に接続される。判定回路は、アナログ-デジタル変換回路から出力された第1及び第2出力信号に基づいて、トランスインピーダンスアンプTIAが正常に動作しているか否かを判定し、判定結果を出力する。
スイッチ回路SWは、オペアンプOPの負入力端子と故障検出回路41との間に接続される。スイッチ回路SWは、オペアンプOPの負入力端子と故障検出回路41間を接続状態(または、閉状態、オン状態)あるいは遮断状態(または、開状態、オフ状態)に設定する。
スイッチ回路SWrは、オペアンプOPrの負入力端子と故障検出回路41との間に接続される。スイッチ回路SWrは、オペアンプOPrの負入力端子と故障検出回路41間を接続状態、あるいは遮断状態に設定する。
スイッチ回路SWrは、スイッチ回路SWと同様の回路構成を有する。すなわち、スイッチ回路SWrは、スイッチ回路SWと同様の回路素子及び回路定数を有する。スイッチ回路SW及びSWrの各々は、例えばトランジスタ(例えば、MOS電界効果トランジスタ)により構成される。
スイッチ回路SW及びSWrの各々には、リーク電流Iswaが発生する場合がある。上述したように、スイッチ回路SWrは、スイッチ回路SWと同様の回路構成を有する。このため、スイッチ回路SWとスイッチ回路SWrにそれぞれ発生するリーク電流Iswaは、ほぼ一致する、すなわちほぼ同じ電流値を持つ。
4.2 半導体回路の動作
以下に、第4実施形態の半導体回路4の動作について説明する。
以下に、第4実施形態の半導体回路4の動作について説明する。
図8に示した半導体回路1が動作し、通常に使用される場合、スイッチ回路SW及びSWrが遮断状態に設定される。
半導体回路4では、測定信号経路における入出力部IOにおいてリーク電流Iioが発生し、可変抵抗回路VRにおいてリーク電流Iswが発生し、さらに、スイッチ回路SWにおいてリーク電流Iswaが発生する。リーク電流Iio、Isw、及びIswaが発生すると、可変抵抗回路VRに流れる電流が減少する。このため、リーク電流Iio、Isw、及びIswaによって、可変抵抗回路VRの実効的な抵抗値に誤差が生じる。
一方、レプリカ回路(または、誤差信号経路)における入出力部IOr、可変抵抗回路VRr、及びスイッチ回路SWrでは、測定信号経路の入出力部IO、可変抵抗回路VR、及びスイッチ回路SWと同様に、リーク電流Iio、Isw、及びIswaが発生する。
ここで、レプリカ回路における入出力部IOr、可変抵抗回路VRr、及びスイッチ回路SWrは、測定信号経路における入出力部IO、可変抵抗回路VR、及びスイッチ回路SWとそれぞれ同様の回路構成を有する。例えば、レプリカ回路の入出力部IOr、可変抵抗回路VRr、及びスイッチ回路SWrの回路素子及びその回路定数が、測定信号経路の入出力部IO、可変抵抗回路VR、及びスイッチ回路SWの回路素子及びその回路定数とそれぞれ同様である。このため、レプリカ回路に生じるリーク電流Iio、Isw、及びIswaは、測定信号経路に生じるリーク電流Iio、Isw、及びIswaとほぼ同様である、すなわちほぼ一致する。
この場合、オペアンプOP及びOPrからそれぞれ出力される出力電圧VINP及びVINNは以下の式で表される。
VINP=VB+RTIA・Isen-RTIA・(Iio+Isw+Iswa)…(8)
VINN=VB-RTIA・(Iio+Isw+Iswa)…(9)
従って、差動入力アナログ-デジタル変換回路11から出力される出力信号DOUTは、以下の式(10)(=式(8)-式(9))で表される。
VINN=VB-RTIA・(Iio+Isw+Iswa)…(9)
従って、差動入力アナログ-デジタル変換回路11から出力される出力信号DOUTは、以下の式(10)(=式(8)-式(9))で表される。
DOUT=D(VINP-VINN)=D(RTIA・Isen)…(10)
これにより、リーク電流Iio、Isw、及びIswaによって生じる可変抵抗回路VRの実効的な抵抗値の誤差を除去でき、抵抗値RTIAとセンサー電流Isenとの積に基づいて生成された出力信号DOUTを得ることができる。
これにより、リーク電流Iio、Isw、及びIswaによって生じる可変抵抗回路VRの実効的な抵抗値の誤差を除去でき、抵抗値RTIAとセンサー電流Isenとの積に基づいて生成された出力信号DOUTを得ることができる。
一方、半導体回路1が動作し、トランスインピーダンスアンプTIAのテストが実行される場合、スイッチ回路SW及びSWrが接続状態に設定される。スイッチ回路SW及びSWrが接続状態に設定された場合、スイッチ回路SW及びSWrからそれぞれリーク電流が発生する。ここで、上述したように、スイッチ回路SWrは、スイッチ回路SWと同様の回路構成を有する。例えば、スイッチ回路SWrの回路素子及びその回路定数が、スイッチ回路SWの回路素子及びその回路定数と同様である。このため、スイッチ回路SWrに生じるリーク電流Iswaは、スイッチ回路SWに生じるリーク電流Iswaとほぼ同様である、すなわちほぼ一致する。
故障検出回路41には、スイッチ回路SWを介してトランスインピーダンスアンプTIA内のオペアンプOPの負入力端子の第1検出電圧と、スイッチ回路SWrを介してトランスインピーダンスアンプTIAr内のオペアンプOPrの負入力端子の第2検出電圧が入力される。故障検出回路41は、第1検出電圧と第2検出電圧とを用いて、リーク電流Iswaによって生じる第1検出電圧の電圧値を補正し、補正した第1検出電圧に基づいて、トランスインピーダンスアンプTIAに故障が有るか否かを検出する。
4.3 第4実施形態の効果
第4実施形態の半導体回路4によれば、第1実施形態と同様に、高精度に入力電流を電圧に変換可能なトランスインピーダンスアンプを提供できる。
第4実施形態の半導体回路4によれば、第1実施形態と同様に、高精度に入力電流を電圧に変換可能なトランスインピーダンスアンプを提供できる。
さらに、第4実施形態の半導体回路4では、スイッチ回路SWrが、スイッチ回路SWと同様の回路構成を有するため、スイッチ回路SWとスイッチ回路SWrには、ほぼ同様のリーク電流Iswaが発生する。第4実施形態では、故障検出回路41によりトランスインピーダンスアンプTIAの入力端子の第1検出電圧と、トランスインピーダンスアンプTIArの入力端子の第2検出電圧とに基づいて、リーク電流Iio、Isw、及びIswaによって生じる第1検出電圧の誤差を補正する。これにより、第4実施形態では、補正された第1検出電圧に基づいて、トランスインピーダンスアンプTIAに故障が有るか否かを正確に検出することができる。
上述した第4実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。第4実施形態は、その他の様々な形態で実施されることが可能である。
5.その他変形例等
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
1…半導体回路、2…半導体回路、3…半導体回路、11…差動入力アナログ-デジタル変換回路、12…アナログ-デジタル変換回路、31…スイッチ回路、32…記憶回路、33…減算器、41…故障検出回路、D1…ダイオード、D2…ダイオード、DOUT1…出力信号、DOUT2…出力信号、R1~Rn…抵抗、S0~Sn…スイッチ回路、T1…pチャネルMOS電界効果トランジスタ、T2…nチャネルMOS電界効果トランジスタ、T3…nチャネルMOS電界効果トランジスタ、T4…pチャネルMOS電界効果トランジスタ、VOUT1…出力電圧、VOUT2…出力電圧。
Claims (13)
- 第1入力端子、第2入力端子、及び第1出力端子を有し、前記第1入力端子に基準電圧が供給され、前記第2入力端子に入力電流が供給され、前記入力電流を第1出力電圧に変換し、前記第1出力端子から前記第1出力電圧を出力する第1トランスインピーダンスアンプと、
第3入力端子、第4入力端子、及び第2出力端子を有し、前記第1トランスインピーダンスアンプと同様の回路構成を備え、前記第3入力端子に前記基準電圧が供給され、前記第2出力端子から第2出力電圧を出力する第2トランスインピーダンスアンプと、
を具備する半導体回路。 - 前記第1トランスインピーダンスアンプの前記第2入力端子に接続された第1ESD保護回路と、
前記第2トランスインピーダンスアンプの前記第4入力端子に接続され、前記第1ESD保護回路と同様の回路素子を有する第2ESD保護回路とをさらに具備し、
前記第1トランスインピーダンスアンプは、
前記第2入力端子と前記第1出力端子との間に接続され、抵抗値を可変可能に構成された第1可変抵抗回路を有し、
前記第2トランスインピーダンスアンプは、
前記第4入力端子と前記第2出力端子との間に接続され、抵抗値を可変可能に構成され、前記第1可変抵抗回路と同様の回路素子を有する第2可変抵抗回路を有する請求項1に記載の半導体回路。 - 第1ESD保護回路及び第2ESD保護回路は共に第1回路定数を有し、第1可変抵抗回路及び第2可変抵抗回路は共に第2回路定数を有する請求項2に記載の半導体回路。
- 前記第1ESD保護回路は、第1ダイオード及び第2ダイオードを有し、
前記第1ダイオードは接地電圧が供給された接地電圧ノードと前記第2入力端子との間に接続され、前記第2ダイオードは前記第2入力端子と、電源電圧が供給された電源電圧ノードとの間に接続され、
前記第2ESD保護回路は、第3ダイオード及び第4ダイオードを有し、
前記第3ダイオードは前記接地電圧ノードと前記第4入力端子との間に接続され、前記第4ダイオードは前記第4入力端子と、前記電源電圧ノードとの間に接続される請求項2に記載の半導体回路。 - 前記第1ESD保護回路は、第1トランジスタ及び第2トランジスタを有し、
前記第1トランジスタのゲートとドレインは接地電圧が供給された接地電圧ノードに接続され、前記第1トランジスタのソースは前記第2入力端子に接続され、
前記第2トランジスタのゲートとドレインは電源電圧が供給された電源電圧ノードに接続され、前記第2トランジスタのソースは前記第2入力端子に接続され、
前記第2ESD保護回路は、第3トランジスタ及び第4トランジスタを有し、
前記第3トランジスタのゲートとドレインは前記接地電圧ノードに接続され、前記第3トランジスタのソースは前記第4入力端子に接続され、
前記第4トランジスタのゲートとドレインは前記電源電圧ノードに接続され、前記第4トランジスタのソースは前記第4入力端子に接続される請求項2に記載の半導体回路。 - 前記第1可変抵抗回路は、複数の第1レジスタと、前記複数の第1レジスタに接続された複数の第1トランジスタを有し、
前記第2可変抵抗回路は、複数の第2レジスタと、前記複数の第2レジスタに接続された複数の第2トランジスタを有する請求項2に記載の半導体回路。 - 前記第1出力電圧と前記第2出力電圧との間の同相信号成分を除去し、前記同相信号成分が除去された電圧をデジタル値に変換する差動入力アナログ-デジタル変換回路をさらに具備する請求項1に記載の半導体回路。
- 前記第1出力電圧と前記第2出力電圧の同相信号成分を除去する差動入力増幅回路をさらに具備する請求項1に記載の半導体回路。
- 前記差動入力増幅回路により前記同相信号成分が除去された電圧をデジタル値に変換するアナログ-デジタル変換回路をさらに具備する請求項8に記載の半導体回路。
- 前記第1トランスインピーダンスアンプの前記第2入力端子に接続された第1回路と、
前記第2トランスインピーダンスアンプの前記第4入力端子に接続され、前記第1回路と同様の回路素子を有する第2回路とをさらに具備する請求項1に記載の半導体回路。 - 前記第1回路は第1スイッチ回路を含み、前記第2回路は第2スイッチ回路を含み、
前記第1スイッチ回路及び前記第2スイッチ回路は共に第3回路定数を有する請求項10に記載の半導体回路。 - 前記第1スイッチ回路及び前記第2スイッチ回路に接続された検出回路をさらに具備する請求項11に記載の半導体回路。
- 第1入力端子、第2入力端子、及び出力端子を有し、前記第1入力端子に基準電圧が供給され、前記第2入力端子に電流が供給され、前記電流を出力電圧に変換し、前記出力端子から前記出力電圧を出力するトランスインピーダンスアンプと、
前記第2入力端子に入力電流を供給する、あるいは前記入力電流の供給を遮断するスイッチ回路と、
前記出力電圧をデジタル値に変換し、信号を出力するアナログ-デジタル変換回路と、
前記アナログ-デジタル変換回路から出力された前記信号を記憶する記憶回路と、
前記アナログ-デジタル変換回路から出力された信号から、前記記憶回路に記憶された前記信号を減算する減算器と、
を具備し、
前記スイッチ回路により前記第2入力端子への前記入力電流の供給が遮断されたとき、前記トランスインピーダンスアンプは第1出力電圧を出力し、前記アナログ-デジタル変換回路は前記第1出力電圧を第1信号に変換し、前記記憶回路は前記第1信号を記憶し、
前記スイッチ回路により前記第2入力端子に前記入力電流が供給されたとき、前記トランスインピーダンスアンプは第2出力電圧を出力し、前記アナログ-デジタル変換回路は前記第2出力電圧を第2信号に変換し、前記減算器は前記第2信号から、前記記憶回路に記憶された前記第1信号を減算する半導体回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US17/690,318 US20230089685A1 (en) | 2021-09-21 | 2022-03-09 | Semiconductor circuit |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2021153422 | 2021-09-21 | ||
JP2021153422 | 2021-09-21 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2023046207A true JP2023046207A (ja) | 2023-04-03 |
Family
ID=85575285
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2022015088A Pending JP2023046207A (ja) | 2021-09-21 | 2022-02-02 | 半導体回路 |
Country Status (2)
Country | Link |
---|---|
JP (1) | JP2023046207A (ja) |
CN (1) | CN115842524A (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN117498288B (zh) * | 2023-11-16 | 2024-06-07 | 安徽曦合微电子有限公司 | 电压稳定电路和芯片 |
-
2022
- 2022-02-02 JP JP2022015088A patent/JP2023046207A/ja active Pending
- 2022-03-07 CN CN202210215493.5A patent/CN115842524A/zh active Pending
Also Published As
Publication number | Publication date |
---|---|
CN115842524A (zh) | 2023-03-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8633770B2 (en) | Current sense amplifier having bipolar common mode input range | |
US7339402B2 (en) | Differential amplifier with over-voltage protection and method | |
US8836375B2 (en) | Continuously self-calibrated latched comparator | |
US10804859B2 (en) | Transimpedance amplifiers with feedforward current | |
EP2383885A1 (en) | Transimpedance amplifier | |
US8854136B2 (en) | Fully differential operational amplifier with common-mode feedback circuit | |
US9267818B2 (en) | Magnetic sensor device | |
US6624405B1 (en) | BIST for testing a current-voltage conversion amplifier | |
US9322672B2 (en) | Magnetic sensor device | |
Li et al. | A fast T&H overcurrent detector for a spinning Hall current sensor with ping-pong and chopping techniques | |
JP2023046207A (ja) | 半導体回路 | |
US8736310B2 (en) | Comparator with offset compensation and improved dynamic range | |
US20150277470A1 (en) | Current mirror circuit and receiver using the same | |
JP3593486B2 (ja) | 電圧比較回路およびこれを用いた基板バイアス調整回路 | |
US8207778B2 (en) | Physical quantity sensor | |
US20030011430A1 (en) | Differential difference amplifier for amplifying small signals close to zero volts | |
JP2017208634A (ja) | Opアンプおよび電子回路 | |
US7692468B1 (en) | Voltage clamp | |
CN112825476B (zh) | 一种运算放大器 | |
CN210137307U (zh) | 集成电路和电路 | |
US20230089685A1 (en) | Semiconductor circuit | |
CN113985104B (zh) | 一种芯片内电压电流信号检测电路及方法 | |
US7956690B2 (en) | Operational amplification circuit | |
JP2016206039A (ja) | 温度センサ回路 | |
JP2017112518A (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20230106 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20240605 |