JP2023046207A - 半導体回路 - Google Patents

Abstract

【課題】高精度に入力電流を電圧に変換可能なトランスインピーダンスアンプを備えた半導体回路を提供する。【解決手段】実施形態の半導体回路は、第１入力端子、第２入力端子、及び第１出力端子を有し、第１入力端子に基準電圧ＶＢが供給され、第２入力端子に入力電流が供給され、入力電流を出力電圧ＶＩＮＰに変換し、第１出力端子から出力電圧ＶＩＮＰを出力するトランスインピーダンスアンプＴＩＡと、第３入力端子、第４入力端子、及び第２出力端子を有し、トランスインピーダンスアンプＴＩＡと同様の回路構成を備え、第３入力端子に基準電圧ＶＢが供給され、第２出力端子から出力電圧ＶＩＮＮを出力するトランスインピーダンスアンプＴＩＡｒとを備える。【選択図】図１

Description

本発明の実施形態は、トランスインピーダンスアンプを含む半導体回路に関する。

入力電流を電圧に変換するトランスインピーダンスアンプが知られている。

特許第６６４７６２７号明細書

高精度に入力電流を電圧に変換可能なトランスインピーダンスアンプを備えた半導体回路を提供する。

実施形態の半導体回路は、第１入力端子、第２入力端子、及び第１出力端子を有し、前記第１入力端子に基準電圧が供給され、前記第２入力端子に入力電流が供給され、前記入力電流を第１出力電圧に変換し、前記第１出力端子から前記第１出力電圧を出力する第１トランスインピーダンスアンプと、第３入力端子、第４入力端子、及び第２出力端子を有し、前記第１トランスインピーダンスアンプと同様の回路構成を備え、前記第３入力端子に前記基準電圧が供給され、前記第２出力端子から前記第２出力電圧を出力する第２トランスインピーダンスアンプとを具備する。

図１は、第１実施形態の半導体回路の構成を示す回路図である。 図２は、第１実施形態における可変抵抗回路の構成を示す回路図である。 図３は、第１実施形態における可変抵抗回路内のスイッチ回路の構成を示す回路図である。 図４は、第１実施形態における入出力部の他の構成例を示す回路図である。 図５は、第１実施形態における可変抵抗回路の実効抵抗値と電源電圧との関係を示す図である。 図６は、第２実施形態の半導体回路の構成を示す回路図である。 図７は、第３実施形態の半導体回路の構成を示す回路図である。 図８は、第４実施形態の半導体回路の構成を示す回路図である。

以下、図面を参照して実施形態について説明する。以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。また、以下に示す実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、構成部品の材質、形状、構造、及び配置等を下記のものに特定するものではない。

また、機能ブロックは、ハードウェア、コンピュータソフトウェアのいずれかまたは両者を組み合わせたものとして実現することができる。機能ブロックが以下の例のように区別されていることは必須ではない。例えば、一部の機能が例示の機能ブロックとは別の機能ブロックによって実行されてもよい。さらに、例示の機能ブロックがさらに細かい機能サブブロックに分割されていてもよい。

１．第１実施形態
以下に、第１実施形態の半導体回路について説明する。

１．１ 半導体回路の構成
図１は、第１実施形態の半導体回路の構成を示す回路図である。半導体回路１は、２つのトランスインピーダンスアンプＴＩＡ及びＴＩＡｒ、２つのＥＳＤ（electro-static discharge）破壊保護用の入出力部ＩＯ及びＩＯｒ、差動入力アナログ－デジタル変換回路（ＡＤＣとも記す）１１、及び入力端子ＷＥを備える。

入力端子ＷＥには、入力電流が入力される。トランスインピーダンスアンプＴＩＡ及びＴＩＡｒの各々は、入力電流を電圧に変換する回路である。詳しくは、トランスインピーダンスアンプに流れる電流をインピーダンス変換し増幅し、電圧信号として出力する回路である。トランスインピーダンスアンプＴＩＡｒは、トランスインピーダンスアンプＴＩＡのレプリカ回路である。

入出力部ＩＯは、入力端子ＷＥから侵入する静電気などのサージ電圧から半導体回路１を保護する、あるいはサージ電圧による誤動作を防止するＥＳＤ保護回路である。入出力部ＩＯｒは、入出力部ＩＯのレプリカ回路である。

差動入力アナログ－デジタル変換回路１１は、差動入力された２つの出力電圧から１つのデジタル信号を出力する。すなわち、アナログ－デジタル変換回路１１は、トランスインピーダンスアンプＴＩＡ及びＴＩＡｒから２つの出力電圧ＶＩＮＰ及びＶＩＮＮを受け取り、出力電圧ＶＩＮＰと出力電圧ＶＩＮＮ間の同相信号を除去し、デジタル値に変換して出力信号ＤＯＵＴを出力する。

上述したように、トランスインピーダンスアンプＴＩＡｒ及び入出力部ＩＯｒは、トランスインピーダンスアンプＴＩＡ及び入出力部ＩＯのレプリカ回路である。すなわち、トランスインピーダンスアンプＴＩＡｒ及び入出力部ＩＯｒは、トランスインピーダンスアンプＴＩＡ及び入出力部ＩＯと同様の回路構成を有する。詳しくは、トランスインピーダンスアンプＴＩＡｒは、トランスインピーダンスアンプＴＩＡが有する回路素子と同様の回路素子を有する。トランスインピーダンスアンプＴＩＡｒの回路素子は、トランスインピーダンスアンプＴＩＡの回路素子とほぼ同じ回路定数を持つ。入出力部ＩＯｒは、入出力部ＩＯが有する回路素子と同様の回路素子を有する。入出力部ＩＯｒの回路素子は、入出力部ＩＯの回路素子とほぼ同じ回路定数を持つ。

以降、入力端子ＷＥ、入出力部ＩＯ、及びトランスインピーダンスアンプＴＩＡで構成される経路を、測定信号経路と称する。また、レプリカ回路、すなわち入出力部ＩＯｒ及びトランスインピーダンスアンプＴＩＡｒで構成される経路を、誤差（または、模擬）信号経路と称する。

１．１．１ トランスインピーダンスアンプの構成
次に、トランスインピーダンスアンプＴＩＡ及びＴＩＡｒの構成について説明する。

図１に示すように、トランスインピーダンスアンプＴＩＡは、オペアンプ（または、演算増幅器）ＯＰ、可変抵抗回路ＶＲ、及び基準電圧ＶＢを供給する電圧源を有する。オペアンプＯＰは、入力信号を増幅して出力する。可変抵抗回路ＶＲは、帰還抵抗であり、抵抗値を可変可能な回路である。

トランスインピーダンスアンプＴＩＡｒは、オペアンプＯＰｒ、可変抵抗回路ＶＲｒ、及び基準電圧ＶＢを供給する電圧源を有する。オペアンプＯＰｒは、オペアンプＯＰと同様の回路素子及び回路定数を有する。可変抵抗回路ＶＲｒは、可変抵抗回路ＶＲと同様の回路素子及び回路定数を有する。

以下に、可変抵抗回路ＶＲ及びＶＲｒの構成について説明する。

図２は、可変抵抗回路ＶＲ（または、ＶＲｒ）の構成を示す回路図である。オペアンプＯＰの負入力端子（または、反転入力端子）は、スイッチ回路Ｓ０、抵抗Ｒ１、Ｒ２、…、Ｒｎ（ｎは１以上の自然数）を順に直列に介してオペアンプＯＰの出力端子に接続される。スイッチ回路Ｓ０と抵抗Ｒ１間のノードと、抵抗Ｒ１と抵抗Ｒ２間のノードとの間には、スイッチ回路Ｓ１が接続される。スイッチ回路Ｓ０と抵抗Ｒ１間のノードと、抵抗Ｒ２と抵抗Ｒ３間のノードとの間には、スイッチ回路Ｓ２が接続される。同様に、スイッチ回路Ｓ０と抵抗Ｒ１間のノードと、抵抗ＲｎとオペアンプＯＰの出力端子間のノードとの間には、スイッチ回路Ｓｎが接続される。なお、可変抵抗回路ＶＲｒの構成は、上述した可変抵抗回路ＶＲの構成と同様である。

図３に、可変抵抗回路ＶＲ（または、ＶＲｒ）内のスイッチ回路Ｓ０またはＳｎの構成を示す。スイッチ回路Ｓ０またはＳｎは、ｐチャネルＭＯＳ電界効果トランジスタ（以下、ｐＭＯＳトランジスタと記す）Ｔ１と、ｎチャネルＭＯＳ電界効果トランジスタ（以下、ｎＭＯＳトランジスタと記す）Ｔ２を含む。

ｐＭＯＳトランジスタＴ１のドレイン（または、ソース）は、ｎＭＯＳトランジスタＴ２のソース（または、ドレイン）に接続される。ｐＭＯＳトランジスタＴ１のソース（または、ドレイン）は、ｎＭＯＳトランジスタＴ２のドレイン（または、ソース）に接続される。

スイッチ回路Ｓ０のｎＭＯＳトランジスタＴ２のゲートには、制御信号ＣＳ０が入力される。スイッチ回路Ｓ０のｐＭＯＳトランジスタＴ１のゲートには、制御信号ＣＳ０の反転信号である制御信号ＣＳ０ｂが入力される。また、スイッチ回路Ｓ０のｐＭＯＳトランジスタＴ１のバックゲートには、電源電圧ＶＤＤが供給される。さらに、スイッチ回路Ｓ０のｎＭＯＳトランジスタＴ２のバックゲートには、接地電圧ＧＮＤが供給される。

スイッチ回路ＳｎのｎＭＯＳトランジスタＴ２のゲートには、制御信号ＣＳｎが入力される。スイッチ回路ＳｎのｐＭＯＳトランジスタＴ１のゲートには、制御信号ＣＳｎの反転信号である信号ＣＳｎｂが入力される。また、スイッチ回路ＳｎのｐＭＯＳトランジスタＴ１のバックゲートには、電源電圧ＶＤＤが供給される。さらに、スイッチ回路ＳｎのｎＭＯＳトランジスタＴ２のバックゲートには、接地電圧ＧＮＤが供給される。

このような可変抵抗回路ＶＲでは、制御信号ＣＳ０～ＣＳｎ及びＣＳ０ｂ～ＣＳｎｂによってスイッチ回路Ｓ０～Ｓｎを閉状態（または、接続状態）あるいは開状態（または、非接続状態）に設定することにより、抵抗値ＲＴＩＡを変更することができる。

可変抵抗回路ＶＲｒは、前述したように、可変抵抗回路ＶＲと同様の回路構成を有する。可変抵抗回路ＶＲｒのスイッチ回路Ｓ０～Ｓｎには、可変抵抗回路ＶＲのスイッチ回路と同様に、制御信号ＣＳ０～ＣＳｎ及びＣＳ０ｂ～ＣＳｎｂが入力される。これにより、可変抵抗回路ＶＲｒの抵抗値ＲＴＩＡｒは、可変抵抗回路ＶＲの抵抗値ＲＴＩＡとほぼ同じ値に設定される。

可変抵抗回路ＶＲでは、例えば、スイッチ回路Ｓ０～ＳｎのｐＭＯＳトランジスタＴ１及びｎＭＯＳトランジスタＴ２に存在するｐｎ接合部においてジャンクションリーク電流Ｉｓｗが発生する。同様に、可変抵抗回路ＶＲｒでは、スイッチ回路Ｓ０～ＳｎのｐＭＯＳトランジスタＴ１及びｎＭＯＳトランジスタＴ２に存在するｐｎ接合部においてジャンクションリーク電流Ｉｓｗが発生する。

ここで、可変抵抗回路ＶＲｒは、可変抵抗回路ＶＲと同様の回路構成を有する。すなわち、可変抵抗回路ＶＲｒは、可変抵抗回路ＶＲと同様の回路素子及び回路定数を有する。詳しくは、可変抵抗回路ＶＲとＶＲｒは、共にｐＭＯＳトランジスタＴ１及びｎＭＯＳトランジスタＴ２、並びに抵抗Ｒ１～Ｒｎを有する。可変抵抗回路ＶＲｒのｐＭＯＳトランジスタＴ１及びｎＭＯＳトランジスタＴ２、並びに抵抗Ｒ１～Ｒｎは、可変抵抗回路ＶＲのｐＭＯＳトランジスタＴ１及びｎＭＯＳトランジスタＴ２、並びに抵抗Ｒ１～Ｒｎとほぼ同じ回路定数を有する。このため、可変抵抗回路ＶＲとＶＲｒにそれぞれ発生するリーク電流Ｉｓｗはほぼ一致する、すなわちほぼ同じ電流値を持つ。

１．１．２ 入出力部（ＥＳＤ保護回路）の構成
次に、入出力部ＩＯ及びＩＯｒの構成について説明する。

図１に示すように、測定信号経路において、オペアンプＯＰの負入力端子に入出力部ＩＯが接続される。入出力部ＩＯは、ダイオードＤ１及びＤ２を有する。ダイオードＤ１は、接地電圧ＧＮＤが供給された接地電圧ノードから負入力端子が接続されたノードへ順方向に接続される。ダイオードＤ２は、負入力端子のノードから電源電圧ＶＤＤが供給された電源電圧ノードへ順方向に接続される。

一方、誤差信号経路において、オペアンプＯＰｒの負入力端子に入出力部ＩＯｒが接続される。入出力部ＩＯｒは、入出力部ＩＯと同様の回路素子及び回路定数を有する。すなわち、入出力部ＩＯｒは、入出力部ＩＯと同様にダイオードＤ１及びＤ２を有する。ダイオードＤ１は、接地電圧ノードから負入力端子が接続されたノードへ順方向に接続される。ダイオードＤ２は、負入力端子のノードから電源電圧ノードへ順方向に接続される。

入出力部ＩＯでは、例えば、入出力部ＩＯのダイオードＤ１及びＤ２に存在するｐｎ接合部においてリーク電流Ｉｉｏが発生する。同様に、入出力部ＩＯｒでは、入出力部ＩＯｒのダイオードＤ１及びＤ２に存在するｐｎ接合部においてリーク電流Ｉｉｏが発生する。

ここで、入出力部ＩＯｒは、入出力部ＩＯと同様の回路構成を有する。すなわち、入出力部ＩＯｒは、入出力部ＩＯと同様の回路素子及び回路定数を有する。詳しくは、入出力部ＩＯとＩＯｒは、共にダイオードＤ１及びＤ２を有する。入出力部ＩＯｒのダイオードＤ１及びＤ２は、入出力部ＩＯのダイオードＤ１及びＤ２とほぼ同じ回路定数を有する。このため、入出力部ＩＯとＩＯｒにそれぞれ発生するリーク電流Ｉｉｏはほぼ一致する、すなわちほぼ同じ電流値を持つ。

また、図４は、入出力部ＩＯ及びＩＯｒの他の構成例を示す回路図である。入出力部ＩＯは、ｎＭＯＳトランジスタＴ３及びｐＭＯＳトランジスタＴ４にて構成してもよい。ｎＭＯＳトランジスタＴ３のゲートとドレインは接地電圧ノードに接続され、ｎＭＯＳトランジスタＴ３のソースはオペアンプＯＰの負入力端子に接続される。さらに、ｐＭＯＳトランジスタＴ４のゲートとドレインは電源電圧ノードに接続され、ｐＭＯＳトランジスタＴ４のソースはオペアンプＯＰの負入力端子に接続される。

同様に、入出力部ＩＯｒは、ｎＭＯＳトランジスタＴ３及びｐＭＯＳトランジスタＴ４にて構成してもよい。ｎＭＯＳトランジスタＴ３のゲートとドレインは接地電圧ノードに接続され、ｎＭＯＳトランジスタＴ３のソースはオペアンプＯＰｒの負入力端子に接続される。さらに、ｐＭＯＳトランジスタＴ４のゲートとドレインは電源電圧ノードに接続され、ｐＭＯＳトランジスタＴ４のソースはオペアンプＯＰｒの負入力端子に接続される。

図４に示す構成例でも、例えば、入出力部ＩＯのｎＭＯＳトランジスタＴ３及びｐＭＯＳトランジスタＴ４に存在する接合部においてリーク電流Ｉｉｏが発生する。同様に、入出力部ＩＯｒのｎＭＯＳトランジスタＴ３及びｐＭＯＳトランジスタＴ４に存在する接合部においてリーク電流Ｉｉｏが発生する。

ここで、入出力部ＩＯｒのｎＭＯＳトランジスタＴ３及びｐＭＯＳトランジスタＴ４は、入出力部ＩＯのｎＭＯＳトランジスタＴ３及びｐＭＯＳトランジスタＴ４とほぼ同じ回路定数を有する。このため、入出力部ＩＯとＩＯｒにそれぞれ発生するリーク電流Ｉｉｏはほぼ一致する、すなわちほぼ同じ電流値を持つ。

以下に、第１実施形態の半導体回路１における回路接続について説明する。

図１に示すように、入力端子ＷＥは、トランスインピーダンスアンプＴＩＡ内のオペアンプＯＰの負入力端子に接続される。さらに、入力端子ＷＥは、トランスインピーダンスアンプＴＩＡ内の可変抵抗回路ＶＲを介してオペアンプＯＰの出力端子に接続される。オペアンプＯＰの負入力端子と入力端子ＷＥとの間のノードには、入出力部ＩＯが接続される。

オペアンプＯＰの正入力端子（または、非反転入力端子）には、基準電圧ＶＢを供給する電圧源が接続される。さらに、オペアンプＯＰの出力端子は、差動入力アナログ－デジタル変換回路１１の第１入力端子に接続される。

また、トランスインピーダンスアンプＴＩＡｒのオペアンプＯＰｒの負入力端子には、入出力部ＩＯｒが接続される。オペアンプＯＰｒの負入力端子は、トランスインピーダンスアンプＴＩＡｒ内の可変抵抗回路ＶＲｒを介してオペアンプＯＰｒの出力端子に接続される。

オペアンプＯＰｒの正入力端子には、基準電圧ＶＢを供給する電圧源が接続される。さらに、オペアンプＯＰｒの出力端子は、差動入力アナログ－デジタル変換回路１１の第２入力端子に接続される。

１．２ 半導体回路の動作
以下に、第１実施形態の半導体回路１の動作について説明する。ここでは、入力端子ＷＥに電流出力センサーＳＥが接続された場合の動作を説明する。

電流出力センサーＳＥの動作がスタートすると、電流出力センサーＳＥにセンサー電流Ｉsenが流れ、オペアンプＯＰの正入力端子に基準電圧ＶＢが供給される。すると、オペアンプＯＰの仮想短絡特性により、入力端子ＷＥ及びオペアンプＯＰの負入力端子の電圧は、正入力端子に供給された基準電圧ＶＢに設定され安定する。

ここで、オペアンプＯＰの負入力端子のインピーダンスは非常に高いため、電流出力センサーＳＥに流れるセンサー電流Ｉsenは、オペアンプＯＰの出力側から可変抵抗回路ＶＲを通り、電流出力センサーＳＥに流れ込む。この場合、オペアンプＯＰの出力電圧ＶＩＮＰは、可変抵抗回路ＶＲの抵抗値ＲＴＩＡとセンサー電流Ｉsenとの積を、基準電圧ＶＢに加算した電圧に設定される。

よって、オペアンプＯＰの出力電圧ＶＩＮＰは、以下の式（１）で表される。

ＶＩＮＰ＝ＶＢ＋ＲＴＩＡ・Ｉsen … （１）
図１に示した回路では、前述したように、入出力部ＩＯにおいてリーク電流Ｉｉｏが発生し、可変抵抗回路ＶＲにおいてリーク電流Ｉｓｗが発生する。リーク電流Ｉｉｏ及びＩｓｗが発生すると、可変抵抗回路ＶＲに流れる電流が減少する。このため、リーク電流Ｉｉｏ及びＩｓｗの誤差電流によって、可変抵抗回路ＶＲの実効的な抵抗値に誤差が生じる。特に、電源電圧ＶＤＤが高くなるほど、可変抵抗回路ＶＲのスイッチ回路Ｓ０～Ｓｎに生じるリーク電流Ｉｓｗは増加する。このため、電源電圧ＶＤＤが高くなると、可変抵抗回路ＶＲの実効的な抵抗値の誤差が大きくなる。

これらリーク電流Ｉｉｏ及びＩｓｗを考慮すると、式（１）は以下の式（２）で表される。

ＶＩＮＰ＝ＶＢ＋ＲＴＩＡ・Ｉsen－ＲＴＩＡ・(Ｉｉｏ＋Ｉｓｗ) … （２）
一方、レプリカ回路（または、誤差信号経路）におけるトランスインピーダンスアンプＴＩＡｒ内のオペアンプＯＰｒの出力電圧ＶＩＮＮは以下のように示される。

レプリカ回路における入出力部ＩＯｒ及び可変抵抗回路ＶＲｒでは、測定信号経路の入出力部ＩＯ及び可変抵抗回路ＶＲと同様に、リーク電流Ｉｉｏ及びＩｓｗが発生する。

よって、オペアンプＯＰｒの出力電圧ＶＩＮＮは、以下の式（３）で表される。

ＶＩＮＮ＝ＶＢ－ＲＴＩＡ・(Ｉｉｏ＋Ｉｓｗ) … （３）
ここで、レプリカ回路における入出力部ＩＯｒ及び可変抵抗回路ＶＲｒの回路素子及びその回路定数が、測定信号経路の入出力部ＩＯ及び可変抵抗回路ＶＲの回路素子及びその回路定数と同様である。このため、レプリカ回路に生じるリーク電流Ｉｉｏ及びＩｓｗは、測定信号経路に生じるリーク電流Ｉｉｏ及びＩｓｗとほぼ同様である、すなわちほぼ一致する。

出力電圧ＶＩＮＰと出力電圧ＶＩＮＮは、差動入力アナログ－デジタル変換回路１１に入力される。差動入力アナログ－デジタル変換回路１１は、出力電圧ＶＩＮＰと出力電圧ＶＩＮＮとの間の電圧差を取り、さらにデジタル化して、出力信号ＤＯＵＴを出力する。すなわち、差動入力アナログ－デジタル変換回路１１は、出力電圧ＶＩＮＰと出力電圧ＶＩＮＮ間の同相信号成分を除去し、同相信号成分が除去された電圧をデジタル値に変換して出力信号ＤＯＵＴを出力する。

よって、出力信号ＤＯＵＴは、以下の式（４）(＝式(２)－式(３)）で表される。

ＤＯＵＴ＝Ｄ（ＶＩＮＰ－ＶＩＮＮ）＝Ｄ（ＲＴＩＡ・Ｉsen） … （４）
なお、Ｄ（Ｘ）は、アナログ値Ｘがデジタル値Ｘに変換された値であることを示す。

これにより、リーク電流Ｉｉｏ及びＩｓｗによって生じる可変抵抗回路ＶＲの実効的な抵抗値の誤差を除去でき、抵抗値ＲＴＩＡとセンサー電流Ｉsenとの積に基づいて生成された出力信号ＤＯＵＴを得ることができる。

上述したように本実施形態では、入出力部ＩＯ及び可変抵抗回路ＶＲに生じるリーク電流による可変抵抗回路ＶＲの実効抵抗値の誤差を低減できる。これにより、トランスインピーダンスアンプＴＩＡにおける変換利得である可変抵抗回路ＶＲの実効抵抗値を、電源電圧ＶＤＤに依らず一定に設定できる。図５に可変抵抗回路ＶＲの実効抵抗値と電源電圧ＶＤＤとの関係を示す。図５に示すように、電源電圧ＶＤＤが変化しても、可変抵抗回路ＶＲの実効抵抗値は変化せず一定である。可変抵抗回路ＶＲの実効抵抗値を一定にできることにより、トランスインピーダンスアンプＴＩＡは、高精度な電流－電圧変換特性を有することが可能である。

１．３ 第１実施形態の効果
第１実施形態によれば、高精度に入力電流を電圧に変換可能なトランスインピーダンスアンプを備えた半導体回路を提供できる。

以下に、第１実施形態の効果について説明する。入力電流を電圧に変換するトランスインピーダンスアンプにおいて、微小な入力電流を大きな出力電圧に変換し、且つ、変換利得を可変にするためには、非常に大きな抵抗値を有する抵抗回路と、その抵抗値を切り替えるための切り替え用のスイッチ回路を実装する必要がある。

高抵抗、且つ可変機能付きの可変抵抗回路を半導体シリコン基板上に実装する場合、切り替え機能実現のために用いるスイッチ回路のリーク電流やＥＳＤ破壊保護用の入出力部のリーク電流によって、トランスインピーダンスアンプにおける電流を電圧に変換する変換利得に大きな誤差が生じるという課題がある。

第１実施形態の半導体回路１は、トランスインピーダンスアンプＴＩＡ及び入出力部ＩＯに対して、レプリカ構成のトランスインピーダンスアンプＴＩＡｒ及び入出力部ＩＯｒを備える。トランスインピーダンスアンプＴＩＡｒ及び入出力部ＩＯｒは、トランスインピーダンスアンプＴＩＡの変換利得の誤差要因であるリーク電流Ｉｉｏ及びＩｓｗを正確に模擬する回路である。

差動入力アナログ－デジタル変換回路１１は、トランスインピーダンスアンプＴＩＡの出力電圧ＶＩＮＰと、トランスインピーダンスアンプＴＩＡｒの出力電圧ＶＩＮＮとの間の電圧差を取ることにより、トランスインピーダンスアンプＴＩＡの出力電圧ＶＩＮＰにおける誤差成分を除去する。さらに、差動入力アナログ－デジタル変換回路１１は、誤差成分が除去された電圧をデジタル値の出力信号ＤＯＵＴに変換する。

第１実施形態では、誤差信号経路のトランスインピーダンスアンプＴＩＡｒ及び入出力部ＩＯｒが、測定信号経路のトランスインピーダンスアンプＴＩＡ及び入出力部ＩＯに対するレプリカ回路で構成されている。このため、電源電圧ＶＤＤが変動し、リーク電流が変動した場合でも、特に、電源電圧ＶＤＤが高くなり、リーク電流が増加した場合でも、測定信号経路におけるリーク電流の増加に応じて、誤差信号経路におけるリーク電流も増加する。言い換えると、トランスインピーダンスアンプＴＩＡｒ及び入出力部ＩＯｒは、トランスインピーダンスアンプＴＩＡ及び入出力部ＩＯと同様の回路素子及び回路定数を有する。このため、電源電圧ＶＤＤが変動した場合でも、誤差信号経路におけるリーク電流と測定信号経路におけるリーク電流は同様に変動し、それら電流量はほぼ一致する。

また、温度が変動し、リーク電流が変動した場合でも、測定信号経路におけるリーク電流の変動に応じて、同様に、誤差信号経路におけるリーク電流も変動する。すなわち、温度が変動した場合でも、誤差信号経路におけるリーク電流と測定信号経路におけるリーク電流は同様に変動し、それら電流量はほぼ一致する。

したがって、測定信号経路におけるトランスインピーダンスアンプＴＩＡの出力電圧ＶＩＮＰと、誤差信号経路におけるトランスインピーダンスアンプＴＩＡｒの出力電圧ＶＩＮＮとの間の電圧差を取ることにより、測定信号経路においてリーク電流によって生じる可変抵抗回路ＶＲの実効抵抗値の誤差を除去でき、可変抵抗回路ＶＲの実効抵抗値を所定の値に維持することができる。これにより、第１実施形態の半導体回路１では、電源電圧ＶＤＤ及び温度の変動に依存せず、高精度に入力電流を電圧に変換することが可能である。

以上述べたように第１実施形態の半導体回路１によれば、高精度に入力電流を電圧に変換可能なトランスインピーダンスアンプを実現できる。すなわち、高精度な電流－電圧変換特性を有するトランスインピーダンスアンプを実現できる。

上述した第１実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。第１実施形態は、その他の様々な形態で実施されることが可能である。

２．第２実施形態
以下に、第２実施形態の半導体回路について説明する。前述した第１実施形態では、トランスインピーダンスアンプＴＩＡ及びＴＩＡｒの出力電圧が、差動入力アナログ－デジタル変換回路に入力されたが、第２実施形態では、トランスインピーダンスアンプＴＩＡ及びＴＩＡｒの出力電圧が、差動入力／シングルエンド出力変換アンプを介してシングルエンド入力のアナログ－デジタル変換回路に入力される。第２実施形態では、第１実施形態と異なる点について主に説明する。説明しないその他の構成及び動作は、第１実施形態と同様である。

２．１ 半導体回路の構成
図６は、第２実施形態の半導体回路の構成を示す回路図である。半導体回路２は、２つのトランスインピーダンスアンプＴＩＡ及びＴＩＡｒ、２つのＥＳＤ破壊保護用の入出力部ＩＯ及びＩＯｒ、差動入力／シングルエンド出力変換アンプ（または、差動入力増幅回路）ＯＰｄ、シングルエンド入力のアナログ－デジタル変換回路１２、及び入力端子ＷＥを備える。

半導体回路２が備えるトランスインピーダンスアンプＴＩＡ及びＴＩＡｒ、入出力部ＩＯ及びＩＯｒは、第１実施形態と同様であるため説明を省略する。

トランスインピーダンスアンプＴＩＡ内のオペアンプＯＰの出力端子は、抵抗Ｒａを介して差動入力／シングルエンド出力変換アンプＯＰｄの負入力端子に接続される。トランスインピーダンスアンプＴＩＡｒ内のオペアンプＯＰｒの出力端子は、抵抗Ｒａを介して出力変換アンプＯＰｄの正入力端子に接続される。変換アンプＯＰｄの正入力端子には、抵抗Ｒｂを介して基準電圧ＶＢを供給する電圧源が接続される。差動入力／シングルエンド出力変換アンプＯＰｄの出力端子は、抵抗Ｒｂを介して変換アンプＯＰｄの負入力端子に接続される。

さらに、差動入力／シングルエンド出力変換アンプＯＰｄの出力端子は、アナログ－デジタル変換回路１２の入力端子に接続される。そして、シングルエンド入力のアナログ－デジタル変換回路１２の出力端子から出力信号ＤＯＵＴが出力される。

２．２ 半導体回路の動作
以下に、第２実施形態の半導体回路２の動作について説明する。

測定信号経路のトランスインピーダンスアンプＴＩＡ及び入出力部ＩＯの動作、及び誤差信号経路のトランスインピーダンスアンプＴＩＡｒ及び入出力部ＩＯｒの動作は、前述した第１実施形態と同様である。このため、トランスインピーダンスアンプＴＩＡ内のオペアンプＯＰから出力電圧ＶＩＮＰが出力され、トランスインピーダンスアンプＴＩＡｒ内のオペアンプＯＰｒから出力電圧ＶＩＮＮが出力される。

出力電圧ＶＩＮＰは、差動入力／シングルエンド出力変換アンプＯＰｄの負入力端子に入力され、出力電圧ＶＩＮＮは変換アンプＯＰｄの正入力端子に入力される。変換アンプＯＰｄは、出力電圧ＶＩＮＰと出力電圧ＶＩＮＮとの間の電圧差を取り、出力電圧ＶＯＵＴを出力する。すなわち、変換アンプＯＰｄは、出力電圧ＶＩＮＰと出力電圧ＶＩＮＮ間の同相信号成分を除去し、同相信号成分が除去された出力電圧ＶＯＵＴを出力する。

アナログ－デジタル変換回路１２は、アナログ信号の出力電圧ＶＯＵＴをデジタル値に変換して、出力信号ＤＯＵＴを出力する。

以上により、第２実施形態では、第１実施形態と同様に、リーク電流Ｉｉｏ及びＩｓｗによって生じる可変抵抗回路ＶＲの実効的な抵抗値の誤差を除去でき、抵抗値ＲＴＩＡとセンサー電流Ｉsenとの積に基づいて生成された出力信号ＤＯＵＴを得ることができる。

２．３ 第２実施形態の効果
第２実施形態によれば、高精度に入力電流を電圧に変換可能なトランスインピーダンスアンプを備えた半導体回路を提供できる。

第２実施形態の半導体回路２は、トランスインピーダンスアンプＴＩＡ及び入出力部ＩＯに対して、レプリカ構成のトランスインピーダンスアンプＴＩＡｒ及び入出力部ＩＯｒを備える。トランスインピーダンスアンプＴＩＡｒ及び入出力部ＩＯｒは、トランスインピーダンスアンプＴＩＡの変換利得の誤差要因であるリーク電流Ｉｉｏ及びＩｓｗを正確に模擬する回路である。

差動入力／シングルエンド出力変換アンプＯＰｄは、トランスインピーダンスアンプＴＩＡの出力電圧ＶＩＮＰと、トランスインピーダンスアンプＴＩＡｒの出力電圧ＶＩＮＮとの間の電圧差を取ることにより、トランスインピーダンスアンプＴＩＡの出力電圧ＶＩＮＰにおける誤差成分を除去する。さらに、アナログ－デジタル変換回路１２は、誤差成分が除去された出力電圧ＶＯＵＴをデジタル値の出力信号ＤＯＵＴに変換する。

第２実施形態では、測定信号経路におけるトランスインピーダンスアンプＴＩＡの出力電圧ＶＩＮＰと、誤差信号経路におけるトランスインピーダンスアンプＴＩＡｒの出力電圧ＶＩＮＮとの間の電圧差を取ることにより、測定信号経路においてリーク電流によって生じる可変抵抗回路ＶＲの実効抵抗値の誤差を除去でき、可変抵抗回路ＶＲの実効抵抗値を所定の値に維持することができる。これにより、第２実施形態の半導体回路２では、電源電圧ＶＤＤ及び温度の変動に依存せず、高精度に入力電流を電圧に変換することが可能である。

上述した第２実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。第２実施形態は、その他の様々な形態で実施されることが可能である。

３．第３実施形態
以下に、第３実施形態の半導体回路３について説明する。第３実施形態では、１つのトランスインピーダンスアンプＴＩＡを時分割で動作させ、前後の出力信号を減算することにより、トランスインピーダンスアンプＴＩＡの出力電圧における誤差成分を除去する。第３実施形態では、第１実施形態と異なる点について主に説明する。説明しないその他の構成及び動作は、第１実施形態と同様である。

３．１ 半導体回路の構成
図７は、第３実施形態の半導体回路３の構成を示す回路図である。半導体回路３は、トランスインピーダンスアンプＴＩＡ、ＥＳＤ破壊保護用の入出力部ＩＯ、シングルエンド入力のアナログ－デジタル変換回路１２、スイッチ回路３１、記憶回路３２、減算器３３、及び入力端子ＷＥを備える。

半導体回路３が備えるトランスインピーダンスアンプＴＩＡ、入出力部ＩＯ、及びアナログ－デジタル変換回路１２は、第１あるいは第２実施形態と同様であるため説明を省略する。

入力端子ＷＥと、入出力部ＩＯ及びトランスインピーダンスアンプＴＩＡとの間には、スイッチ回路３１が接続される。トランスインピーダンスアンプＴＩＡ内のオペアンプＯＰの出力端子は、アナログ－デジタル変換回路１２の入力端子に接続される。アナログ－デジタル変換回路１２の出力端子は、記憶回路３２を介して減算器３３に接続される。アナログ－デジタル変換回路１２の出力端子は、また記憶回路３２を介することなく、減算器３３に接続される。さらに、減算器３３の出力端子から出力信号ＤＯＵＴが出力される。

３．２ 半導体回路の動作
以下に、第３実施形態の半導体回路３の動作について説明する。

第３実施形態では、トランスインピーダンスアンプＴＩＡを時分割で動作させ、スイッチ回路３１がオフ（または、非接続状態）時の動作と、スイッチ回路３１がオン（または、接続状態）時の動作でそれぞれ得られた出力を減算することにより、出力信号ＤＯＵＴを得る。

以下では、スイッチ回路３１がオフ時の動作を“オフ状態動作”、スイッチ回路３１がオン時の動作を“オン状態動作”とそれぞれ称する。なお、オフ状態動作は、第１実施形態における誤差信号経路（または、レプリカ回路）の動作に相当し、オン状態動作は、第１実施形態における測定信号経路の動作に相当する。

先ず、スイッチ回路３１がオフ状態に設定され、オフ状態動作が実行される。オフ状態動作では、トランスインピーダンスアンプＴＩＡ内のオペアンプＯＰの出力電圧ＶＯＵＴ１は以下のように示される。

入出力部ＩＯではリーク電流Ｉｉｏが発生し、トランスインピーダンスアンプＴＩＡ内の可変抵抗回路ＶＲではリーク電流Ｉｓｗが発生する。

よって、オペアンプＯＰの出力電圧ＶＯＵＴ１は、以下の式（５）で表される。

ＶＯＵＴ１＝ＶＢ＋ＲＴＩＡ・(Ｉｉｏ＋Ｉｓｗ) … （５）
出力電圧ＶＯＵＴ１は、アナログ－デジタル変換回路１２に入力される。アナログ－デジタル変換回路１２に入力された出力電圧ＶＯＵＴ１は、アナログ信号からデジタル信号に変換されて、出力信号ＤＯＵＴ１として出力される。出力信号ＤＯＵＴ１は、記憶回路３２に入力され、記憶回路３２に記憶される。出力信号ＤＯＵＴ１は、以下の式（５ａ）で表される。

ＤＯＵＴ１＝Ｄ（ＶＯＵＴ１）
＝Ｄ（ＶＢ＋ＲＴＩＡ・(Ｉｉｏ＋Ｉｓｗ)） … （５ａ）
次に、オフ状態動作に続いて、スイッチ回路３１がオン状態に設定され、オン状態動作が実行される。オン状態動作では、トランスインピーダンスアンプＴＩＡ内のオペアンプＯＰの出力電圧ＶＯＵＴ２は以下のように示される。

スイッチ回路３１がオン状態に設定されると、トランスインピーダンスアンプＴＩＡには電流Ｉsenが流れ、オペアンプＯＰの正入力端子には基準電圧ＶＢが供給される。オン状態動作においても、オフ状態動作と同様に、入出力部ＩＯではリーク電流Ｉｉｏが発生し、トランスインピーダンスアンプＴＩＡ内の可変抵抗回路ＶＲではリーク電流Ｉｓｗが発生する。

よって、オペアンプＯＰの出力電圧ＶＯＵＴ２は、以下の式（６）で表される。

ＶＯＵＴ２＝ＶＢ＋ＲＴＩＡ・(Ｉsen＋Ｉｉｏ＋Ｉｓｗ) … （６）
出力電圧ＶＯＵＴ２は、アナログ－デジタル変換回路１２に入力される。アナログ－デジタル変換回路１２に入力された出力電圧ＶＯＵＴ２は、アナログ信号からデジタル信号に変換されて、出力信号ＤＯＵＴ２として出力される。出力信号ＤＯＵＴ２は、減算器３３に入力される。出力信号ＤＯＵＴ２は、以下の式（６ａ）で表される。

ＤＯＵＴ２＝Ｄ（ＶＯＵＴ２）
＝Ｄ（ＶＢ＋ＲＴＩＡ・(Ｉsen＋Ｉｉｏ＋Ｉｓｗ)） … （６ａ）
次に、減算器３３により出力信号ＤＯＵＴ２から出力信号ＤＯＵＴ１が減算されて、出力信号ＤＯＵＴが出力される。出力信号ＤＯＵＴは、以下の式（７）(＝式(６ａ)－式(５ａ)）で表される。

ＤＯＵＴ＝ＤＯＵＴ２－ＤＯＵＴ１＝Ｄ（ＲＴＩＡ・Ｉsen） … （７）
これにより、リーク電流Ｉｉｏ及びＩｓｗによって生じる可変抵抗回路ＶＲの実効的な抵抗値の誤差を除去でき、抵抗値ＲＴＩＡとセンサー電流Ｉsenとの積に基づいて生成された出力信号ＤＯＵＴを得ることができる。

３．３ 第３実施形態の効果
第３実施形態によれば、高精度に入力電流を電圧に変換可能なトランスインピーダンスアンプを提供できる。

第３実施形態の半導体回路３は、トランスインピーダンスアンプＴＩＡ及び入出力部ＩＯと入力端子ＷＥとの間にスイッチ回路３１を備え、アナログ－デジタル変換回路１２の出力段に記憶回路３２及び減算器３３を備える。先ず、スイッチ回路３１をオフ状態に設定してトランスインピーダンスアンプＴＩＡを動作させる。これにより、トランスインピーダンスアンプＴＩＡの変換利得の誤差要因であるリーク電流Ｉｉｏ及びＩｓｗによって発生する出力電圧ＶＯＵＴ１が、トランスインピーダンスアンプＴＩＡから出力される。出力電圧ＶＯＵＴ１は、アナログ－デジタル変換回路１２によりデジタル値の出力信号ＤＯＵＴ１に変換され、出力信号ＤＯＵＴ１は記憶回路３２に記憶される。

次に、スイッチ回路３１をオン状態に設定してトランスインピーダンスアンプＴＩＡを動作させる。これにより、センサー電流Ｉsen、リーク電流Ｉｉｏ及びＩｓｗによって発生する出力電圧ＶＯＵＴ２がトランスインピーダンスアンプＴＩＡから出力される。出力電圧ＶＯＵＴ２は、アナログ－デジタル変換回路１２によりデジタル値の出力信号ＤＯＵＴ２に変換され、出力信号ＤＯＵＴ２は減算器３３に出力される。さらに、減算器３３により出力信号ＤＯＵＴ２から出力信号ＤＯＵＴ１が減算されて、出力信号ＤＯＵＴ２における誤差成分が除去される。そして、誤差成分が除去された出力信号ＤＯＵＴが減算器３３から出力される。

第３実施形態では、スイッチ回路３１がオン時のトランスインピーダンスアンプＴＩＡの出力信号ＤＯＵＴ２から、スイッチ回路３１がオフ時のトランスインピーダンスアンプＴＩＡの出力信号ＤＯＵＴ１を減算することにより、スイッチ回路３１がオン時においてリーク電流によって生じる可変抵抗回路ＶＲの実効抵抗値の誤差を除去でき、可変抵抗回路ＶＲの実効抵抗値を所定の値に維持することができる。これにより、第３実施形態の半導体回路３では、電源電圧ＶＤＤ及び温度の変動に依存せず、高精度に入力電流を電圧に変換することが可能である。

さらに、第３実施形態では、トランスインピーダンスアンプＴＩＡｒを含むレプリカ回路を設ける必要がないため、第１及び第２実施形態と比べて半導体回路３の回路構成を簡素化できる。

上述した第３実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。第３実施形態は、その他の様々な形態で実施されることが可能である。

４．第４実施形態
以下に、第４実施形態の半導体回路について説明する。トランスインピーダンスアンプＴＩＡ内のオペアンプＯＰの負入力端子には、トランスインピーダンスアンプＴＩＡの動作をテストするための各種回路が接続される場合がある。ここでは、オペアンプＯＰの負入力端子に、トランスインピーダンスアンプＴＩＡの故障の有無を検出する故障検出回路が接続される例を示す。第４実施形態では、第１実施形態と異なる点について主に説明する。説明しないその他の構成及び動作は、第１実施形態と同様である。

４．１ 半導体回路の構成
図８は、第４実施形態の半導体回路の構成を示す回路図である。第４実施形態の半導体回路４は、第１実施形態にて説明した半導体回路１に加えて、故障検出回路４１、及びスイッチ回路ＳＷ及びＳＷｒを備える。図８に示す半導体回路１は、第１実施形態に示した半導体回路１と同様であるため説明を省略する。

図８に示すように、トランスインピーダンスアンプＴＩＡ内のオペアンプＯＰの負入力端子は、スイッチ回路ＳＷを介して故障検出回路４１に接続される。トランスインピーダンスアンプＴＩＡｒ内のオペアンプＯＰｒの負入力端子は、スイッチ回路ＳＷｒを介して故障検出回路４１に接続される。

故障検出回路４１は、トランスインピーダンスアンプＴＩＡ内のオペアンプＯＰの負入力端子の電圧（以下、第１検出電圧）と、トランスインピーダンスアンプＴＩＡｒ内のオペアンプＯＰｒの負入力端子の電圧（以下、第２検出電圧）を検出し、検出された第１検出電圧及び第２検出電圧に基づいてトランスインピーダンスアンプＴＩＡの故障の有無を検出する。

故障検出回路４１は、例えば、アナログ－デジタル変換回路、及び判定回路を有する。アナログ－デジタル変換回路は、トランスインピーダンスアンプＴＩＡ及びトランスインピーダンスアンプＴＩＡｒから第１及び第２検出電圧をそれぞれ検出し、第１及び第２検出電圧をデジタル信号にそれぞれ変換して第１及び第２出力信号を出力する。判定回路は、アナログ－デジタル変換回路の後段に接続される。判定回路は、アナログ－デジタル変換回路から出力された第１及び第２出力信号に基づいて、トランスインピーダンスアンプＴＩＡが正常に動作しているか否かを判定し、判定結果を出力する。

スイッチ回路ＳＷは、オペアンプＯＰの負入力端子と故障検出回路４１との間に接続される。スイッチ回路ＳＷは、オペアンプＯＰの負入力端子と故障検出回路４１間を接続状態（または、閉状態、オン状態）あるいは遮断状態（または、開状態、オフ状態）に設定する。

スイッチ回路ＳＷｒは、オペアンプＯＰｒの負入力端子と故障検出回路４１との間に接続される。スイッチ回路ＳＷｒは、オペアンプＯＰｒの負入力端子と故障検出回路４１間を接続状態、あるいは遮断状態に設定する。

スイッチ回路ＳＷｒは、スイッチ回路ＳＷと同様の回路構成を有する。すなわち、スイッチ回路ＳＷｒは、スイッチ回路ＳＷと同様の回路素子及び回路定数を有する。スイッチ回路ＳＷ及びＳＷｒの各々は、例えばトランジスタ（例えば、ＭＯＳ電界効果トランジスタ）により構成される。

スイッチ回路ＳＷ及びＳＷｒの各々には、リーク電流Ｉｓｗａが発生する場合がある。上述したように、スイッチ回路ＳＷｒは、スイッチ回路ＳＷと同様の回路構成を有する。このため、スイッチ回路ＳＷとスイッチ回路ＳＷｒにそれぞれ発生するリーク電流Ｉｓｗａは、ほぼ一致する、すなわちほぼ同じ電流値を持つ。

４．２ 半導体回路の動作
以下に、第４実施形態の半導体回路４の動作について説明する。

図８に示した半導体回路１が動作し、通常に使用される場合、スイッチ回路ＳＷ及びＳＷｒが遮断状態に設定される。

半導体回路４では、測定信号経路における入出力部ＩＯにおいてリーク電流Ｉｉｏが発生し、可変抵抗回路ＶＲにおいてリーク電流Ｉｓｗが発生し、さらに、スイッチ回路ＳＷにおいてリーク電流Ｉｓｗａが発生する。リーク電流Ｉｉｏ、Ｉｓｗ、及びＩｓｗａが発生すると、可変抵抗回路ＶＲに流れる電流が減少する。このため、リーク電流Ｉｉｏ、Ｉｓｗ、及びＩｓｗａによって、可変抵抗回路ＶＲの実効的な抵抗値に誤差が生じる。

一方、レプリカ回路（または、誤差信号経路）における入出力部ＩＯｒ、可変抵抗回路ＶＲｒ、及びスイッチ回路ＳＷｒでは、測定信号経路の入出力部ＩＯ、可変抵抗回路ＶＲ、及びスイッチ回路ＳＷと同様に、リーク電流Ｉｉｏ、Ｉｓｗ、及びＩｓｗａが発生する。

ここで、レプリカ回路における入出力部ＩＯｒ、可変抵抗回路ＶＲｒ、及びスイッチ回路ＳＷｒは、測定信号経路における入出力部ＩＯ、可変抵抗回路ＶＲ、及びスイッチ回路ＳＷとそれぞれ同様の回路構成を有する。例えば、レプリカ回路の入出力部ＩＯｒ、可変抵抗回路ＶＲｒ、及びスイッチ回路ＳＷｒの回路素子及びその回路定数が、測定信号経路の入出力部ＩＯ、可変抵抗回路ＶＲ、及びスイッチ回路ＳＷの回路素子及びその回路定数とそれぞれ同様である。このため、レプリカ回路に生じるリーク電流Ｉｉｏ、Ｉｓｗ、及びＩｓｗａは、測定信号経路に生じるリーク電流Ｉｉｏ、Ｉｓｗ、及びＩｓｗａとほぼ同様である、すなわちほぼ一致する。

この場合、オペアンプＯＰ及びＯＰｒからそれぞれ出力される出力電圧ＶＩＮＰ及びＶＩＮＮは以下の式で表される。

ＶＩＮＰ＝ＶＢ＋ＲＴＩＡ・Ｉsen－ＲＴＩＡ・(Ｉｉｏ＋Ｉｓｗ＋Ｉｓｗａ)…（８）
ＶＩＮＮ＝ＶＢ－ＲＴＩＡ・(Ｉｉｏ＋Ｉｓｗ＋Ｉｓｗａ)…（９）
従って、差動入力アナログ－デジタル変換回路１１から出力される出力信号ＤＯＵＴは、以下の式（１０）(＝式(８)－式(９)）で表される。

ＤＯＵＴ＝Ｄ（ＶＩＮＰ－ＶＩＮＮ）＝Ｄ（ＲＴＩＡ・Ｉsen）…（１０）
これにより、リーク電流Ｉｉｏ、Ｉｓｗ、及びＩｓｗａによって生じる可変抵抗回路ＶＲの実効的な抵抗値の誤差を除去でき、抵抗値ＲＴＩＡとセンサー電流Ｉsenとの積に基づいて生成された出力信号ＤＯＵＴを得ることができる。

一方、半導体回路１が動作し、トランスインピーダンスアンプＴＩＡのテストが実行される場合、スイッチ回路ＳＷ及びＳＷｒが接続状態に設定される。スイッチ回路ＳＷ及びＳＷｒが接続状態に設定された場合、スイッチ回路ＳＷ及びＳＷｒからそれぞれリーク電流が発生する。ここで、上述したように、スイッチ回路ＳＷｒは、スイッチ回路ＳＷと同様の回路構成を有する。例えば、スイッチ回路ＳＷｒの回路素子及びその回路定数が、スイッチ回路ＳＷの回路素子及びその回路定数と同様である。このため、スイッチ回路ＳＷｒに生じるリーク電流Ｉｓｗａは、スイッチ回路ＳＷに生じるリーク電流Ｉｓｗａとほぼ同様である、すなわちほぼ一致する。

故障検出回路４１には、スイッチ回路ＳＷを介してトランスインピーダンスアンプＴＩＡ内のオペアンプＯＰの負入力端子の第１検出電圧と、スイッチ回路ＳＷｒを介してトランスインピーダンスアンプＴＩＡｒ内のオペアンプＯＰｒの負入力端子の第２検出電圧が入力される。故障検出回路４１は、第１検出電圧と第２検出電圧とを用いて、リーク電流Ｉｓｗａによって生じる第１検出電圧の電圧値を補正し、補正した第１検出電圧に基づいて、トランスインピーダンスアンプＴＩＡに故障が有るか否かを検出する。

４．３ 第４実施形態の効果
第４実施形態の半導体回路４によれば、第１実施形態と同様に、高精度に入力電流を電圧に変換可能なトランスインピーダンスアンプを提供できる。

さらに、第４実施形態の半導体回路４では、スイッチ回路ＳＷｒが、スイッチ回路ＳＷと同様の回路構成を有するため、スイッチ回路ＳＷとスイッチ回路ＳＷｒには、ほぼ同様のリーク電流Ｉｓｗａが発生する。第４実施形態では、故障検出回路４１によりトランスインピーダンスアンプＴＩＡの入力端子の第１検出電圧と、トランスインピーダンスアンプＴＩＡｒの入力端子の第２検出電圧とに基づいて、リーク電流Ｉｉｏ、Ｉｓｗ、及びＩｓｗａによって生じる第１検出電圧の誤差を補正する。これにより、第４実施形態では、補正された第１検出電圧に基づいて、トランスインピーダンスアンプＴＩＡに故障が有るか否かを正確に検出することができる。

上述した第４実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。第４実施形態は、その他の様々な形態で実施されることが可能である。

５．その他変形例等
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１…半導体回路、２…半導体回路、３…半導体回路、１１…差動入力アナログ－デジタル変換回路、１２…アナログ－デジタル変換回路、３１…スイッチ回路、３２…記憶回路、３３…減算器、４１…故障検出回路、Ｄ１…ダイオード、Ｄ２…ダイオード、ＤＯＵＴ１…出力信号、ＤＯＵＴ２…出力信号、Ｒ１～Ｒｎ…抵抗、Ｓ０～Ｓｎ…スイッチ回路、Ｔ１…ｐチャネルＭＯＳ電界効果トランジスタ、Ｔ２…ｎチャネルＭＯＳ電界効果トランジスタ、Ｔ３…ｎチャネルＭＯＳ電界効果トランジスタ、Ｔ４…ｐチャネルＭＯＳ電界効果トランジスタ、ＶＯＵＴ１…出力電圧、ＶＯＵＴ２…出力電圧。

Claims (13)

1. 第１入力端子、第２入力端子、及び第１出力端子を有し、前記第１入力端子に基準電圧が供給され、前記第２入力端子に入力電流が供給され、前記入力電流を第１出力電圧に変換し、前記第１出力端子から前記第１出力電圧を出力する第１トランスインピーダンスアンプと、
   第３入力端子、第４入力端子、及び第２出力端子を有し、前記第１トランスインピーダンスアンプと同様の回路構成を備え、前記第３入力端子に前記基準電圧が供給され、前記第２出力端子から第２出力電圧を出力する第２トランスインピーダンスアンプと、
   を具備する半導体回路。
2. 前記第１トランスインピーダンスアンプの前記第２入力端子に接続された第１ＥＳＤ保護回路と、
   前記第２トランスインピーダンスアンプの前記第４入力端子に接続され、前記第１ＥＳＤ保護回路と同様の回路素子を有する第２ＥＳＤ保護回路とをさらに具備し、
   前記第１トランスインピーダンスアンプは、
   前記第２入力端子と前記第１出力端子との間に接続され、抵抗値を可変可能に構成された第１可変抵抗回路を有し、
   前記第２トランスインピーダンスアンプは、
   前記第４入力端子と前記第２出力端子との間に接続され、抵抗値を可変可能に構成され、前記第１可変抵抗回路と同様の回路素子を有する第２可変抵抗回路を有する請求項１に記載の半導体回路。
3. 第１ＥＳＤ保護回路及び第２ＥＳＤ保護回路は共に第１回路定数を有し、第１可変抵抗回路及び第２可変抵抗回路は共に第２回路定数を有する請求項２に記載の半導体回路。
4. 前記第１ＥＳＤ保護回路は、第１ダイオード及び第２ダイオードを有し、
   前記第１ダイオードは接地電圧が供給された接地電圧ノードと前記第２入力端子との間に接続され、前記第２ダイオードは前記第２入力端子と、電源電圧が供給された電源電圧ノードとの間に接続され、
   前記第２ＥＳＤ保護回路は、第３ダイオード及び第４ダイオードを有し、
   前記第３ダイオードは前記接地電圧ノードと前記第４入力端子との間に接続され、前記第４ダイオードは前記第４入力端子と、前記電源電圧ノードとの間に接続される請求項２に記載の半導体回路。
5. 前記第１ＥＳＤ保護回路は、第１トランジスタ及び第２トランジスタを有し、
   前記第１トランジスタのゲートとドレインは接地電圧が供給された接地電圧ノードに接続され、前記第１トランジスタのソースは前記第２入力端子に接続され、
   前記第２トランジスタのゲートとドレインは電源電圧が供給された電源電圧ノードに接続され、前記第２トランジスタのソースは前記第２入力端子に接続され、
   前記第２ＥＳＤ保護回路は、第３トランジスタ及び第４トランジスタを有し、
   前記第３トランジスタのゲートとドレインは前記接地電圧ノードに接続され、前記第３トランジスタのソースは前記第４入力端子に接続され、
   前記第４トランジスタのゲートとドレインは前記電源電圧ノードに接続され、前記第４トランジスタのソースは前記第４入力端子に接続される請求項２に記載の半導体回路。
6. 前記第１可変抵抗回路は、複数の第１レジスタと、前記複数の第１レジスタに接続された複数の第１トランジスタを有し、
   前記第２可変抵抗回路は、複数の第２レジスタと、前記複数の第２レジスタに接続された複数の第２トランジスタを有する請求項２に記載の半導体回路。
7. 前記第１出力電圧と前記第２出力電圧との間の同相信号成分を除去し、前記同相信号成分が除去された電圧をデジタル値に変換する差動入力アナログ－デジタル変換回路をさらに具備する請求項１に記載の半導体回路。
8. 前記第１出力電圧と前記第２出力電圧の同相信号成分を除去する差動入力増幅回路をさらに具備する請求項１に記載の半導体回路。
9. 前記差動入力増幅回路により前記同相信号成分が除去された電圧をデジタル値に変換するアナログ－デジタル変換回路をさらに具備する請求項８に記載の半導体回路。
10. 前記第１トランスインピーダンスアンプの前記第２入力端子に接続された第１回路と、
    前記第２トランスインピーダンスアンプの前記第４入力端子に接続され、前記第１回路と同様の回路素子を有する第２回路とをさらに具備する請求項１に記載の半導体回路。
11. 前記第１回路は第１スイッチ回路を含み、前記第２回路は第２スイッチ回路を含み、
    前記第１スイッチ回路及び前記第２スイッチ回路は共に第３回路定数を有する請求項１０に記載の半導体回路。
12. 前記第１スイッチ回路及び前記第２スイッチ回路に接続された検出回路をさらに具備する請求項１１に記載の半導体回路。
13. 第１入力端子、第２入力端子、及び出力端子を有し、前記第１入力端子に基準電圧が供給され、前記第２入力端子に電流が供給され、前記電流を出力電圧に変換し、前記出力端子から前記出力電圧を出力するトランスインピーダンスアンプと、
    前記第２入力端子に入力電流を供給する、あるいは前記入力電流の供給を遮断するスイッチ回路と、
    前記出力電圧をデジタル値に変換し、信号を出力するアナログ－デジタル変換回路と、
    前記アナログ－デジタル変換回路から出力された前記信号を記憶する記憶回路と、
    前記アナログ－デジタル変換回路から出力された信号から、前記記憶回路に記憶された前記信号を減算する減算器と、
    を具備し、
    前記スイッチ回路により前記第２入力端子への前記入力電流の供給が遮断されたとき、前記トランスインピーダンスアンプは第１出力電圧を出力し、前記アナログ－デジタル変換回路は前記第１出力電圧を第１信号に変換し、前記記憶回路は前記第１信号を記憶し、
    前記スイッチ回路により前記第２入力端子に前記入力電流が供給されたとき、前記トランスインピーダンスアンプは第２出力電圧を出力し、前記アナログ－デジタル変換回路は前記第２出力電圧を第２信号に変換し、前記減算器は前記第２信号から、前記記憶回路に記憶された前記第１信号を減算する半導体回路。

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