KR100360021B1 - 반도체 메모리 장치 및 이 장치의 비트 라인 분리 게이트배치방법 - Google Patents

반도체 메모리 장치 및 이 장치의 비트 라인 분리 게이트배치방법 Download PDF

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Abstract

본 발명은 반도체 메모리 장치 및 이 장치의 비트 라인 분리 게이트 배치 방법을 공개한다. 그 장치는 복수개의 메모리 셀 어레이 블록들, 복수개의 메모리 셀 어레이 블록들 각각의 복수개의 비트 라인쌍들에 각각 연결되어 복수개의 비트 라인쌍들을 각각 프리차지하기 위한 프리차지 회로, 복수개의 메모리 셀 어레이 블록들사이의 공유되는 복수개의 비트 라인쌍들과 복수개의 메모리 셀 어레이 블록들의 공유되지 않는 복수개의 비트 라인쌍들 각각으로부터 전송되는 데이터를 각각 증폭하기 위한 센스 증폭기, 및 복수개의 메모리 셀 어레이 블록들사이의 공유되지 않는 복수개의 비트 라인쌍들을 제외한 공유되는 복수개의 비트 라인쌍들 각각에 연결되어 프리차지 회로와 센스 증폭기사이의 연결을 각각 제어하기 위한 비트 라인 분리 회로로 구성되어 있다. 따라서, 공유되지 않는 비트 라인쌍들에 연결된 비트 라인 분리 게이트들을 제거함으로써 콘택 저항에 의해서 프리차지 시간이 느려지는 것을 방지할 수 있다. 또한, 공유되지 않는 비트 라인쌍들에 연결된 비트 라인 분리 게이트들이 제거됨으로써 레이아웃 면적이 줄어들게 된다.

Description

반도체 메모리 장치 및 이 장치의 비트 라인 분리 게이트 배치 방법{Semiconductor memory device and bit line isolation gate arrangement method thereof}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 복수개의 메모리 셀 어레이 블록들의 공유되지 않는 비트 라인쌍들의 프리차지 시간을 단축할 수 있는 반도체 메모리 장치 및 이 장치의 비트 라인 분리 게이트 배치 방법에 관한 것이다.
반도체 메모리 장치가 대용량화, 고집적화 될수록 소비전력이 증가하게 된다. 그래서, 소비전력을 줄이기 위하여 메모리 셀 어레이를 복수개의 메모리 셀 어레이 블록들로 분리하고, 각 블록들을 선택적으로 동작시키는 방법을 사용하게 되었다.
그래서, 종래의 반도체 메모리 장치는 복수개의 메모리 셀 어레이 블록들로 나뉘어져 구성되고, 복수개의 메모리 셀 어레이 블록들중의 선택된 메모리 셀 어레이 블록의 메모리 셀들과 비트 라인쌍들사이에 데이터를 입출력하게 된다.
그리고, 종래의 반도체 메모리 장치는 메모리 셀 어레이 블록들사이의 비트 라인쌍들은 이웃하는 메모리 셀 어레이 블록들에 공유되고, 첫 번째 메모리 셀 어레이 블록의 좌측과 마지막 메모리 셀 어레이 블록의 우측의 비트 라인쌍들은 공유되지 않는다.
그런데, 칩의 가장자리에 위치하는 메모리 셀 어레이 블록들중 공유되지 않는 비트 라인쌍들에 연결된 비트 라인 분리 게이트들의 콘택 저항이 공유되는 비트 라인쌍들에 연결된 비트 라인 분리 게이트들의 콘택 저항에 비해서 커지게 된다.
따라서, 프리차지 동작 수행시에 공유되지 않는 비트 라인쌍의 프리차지 시간이 공유되는 비트 라인쌍의 프리차지 시간보다 느려지게 된다는 문제점이 있었다.
또한, 데이터 리드/라이트 동작 후에 비트 라인쌍을 프리차지할 때 공유되지 않는 비트 라인쌍의 프리차지 동작은 비트 라인쌍에 연결된 하나의 프리차지 회로에 의해서 수행되지만, 공유되는 비트 라인쌍의 프리차지 동작은 해당 메모리 셀 어레이 블록에 연결된 비트 라인쌍을 프리차지하기 위한 프리차지 회로와 이웃하는 메모리 셀 어레이 블록에 연결된 비트 라인쌍을 프리차지하기 위한 프리차지 회로에 의해서 프리차지 동작이 수행된다.
따라서, 공유되지 않는 비트 라인쌍의 프리차지 시간이 공유되는 비트 라인쌍의 프리차지 시간보다 더 느려지게 된다.
본 발명의 목적은 복수개의 메모리 셀 어레이 블록들을 구비한 메모리 셀 어레이의 가장자리에 위치한 메모리 셀 어레이 블록들의 공유하지 않는 비트 라인쌍들의 프리차지 시간을 줄일 수 있는 반도체 메모리 장치를 제공하는데 있다.
본 발명의 다른 목적은 상기 목적을 달성하기 위한 반도체 메모리 장치의 비트 라인 분리 게이트 배치 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 복수개의 메모리 셀 어레이 블록들, 상기 복수개의 메모리 셀 어레이 블록들 각각의 복수개의 비트 라인쌍들에 각각 연결되어 상기 복수개의 비트 라인쌍들을 각각 프리차지하기 위한 프리차지 수단, 상기 복수개의 메모리 셀 어레이 블록들사이의 공유되는 복수개의 비트 라인쌍들과 상기 복수개의 메모리 셀 어레이 블록들의 공유되지 않는 복수개의 비트 라인쌍들 각각으로부터 전송되는 데이터를 각각 증폭하기 위한 센스 증폭 수단, 및 상기 복수개의 메모리 셀 어레이 블록들사이의 공유되지 않는 복수개의 비트 라인쌍들을 제외한 공유되는 복수개의 비트 라인쌍들 각각에 연결되어 상기 프리차지 수단과 상기 센스 증폭 수단사이의 연결을 각각 제어하기 위한 비트 라인 분리 수단을 구비한 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 비트 라인 분리 게이트 배치 방법은 복수개의 메모리 셀 어레이 블록들을 구비하고, 상기 복수개의 메모리 셀 어레이 블록들사이의 복수개의 비트 라인쌍들이 인접한 메모리 셀 어레이 블록들에 공유되는 반도체 메모리 장치의 비트 라인 분리 게이트 배치 방법에 있어서, 상기 복수개의 메모리 셀 어레이 블록들사이의 공유되는 복수개의비트 라인쌍들에는 비트 라인 분리 게이트들을 배치하고, 공유되지 않는 복수개의 비트 라인쌍들에는 비트 라인 분리 게이트들을 배치하지 않는 것을 특징으로 한다.
도1은 종래의 반도체 메모리 장치의 구성을 나타내는 블록도이다.
도2는 본 발명의 반도체 메모리 장치의 구성을 나타내는 블록도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 반도체 메모리 장치 및 이 장치의 비트 라인 분리 게이트 배치 방법을 설명하기 전에 종래의 반도체 메모리 장치를 설명하면 다음과 같다.
도1은 종래의 반도체 메모리 장치의 블록도로서, 복수개의 메모리 셀 어레이 블록들(10-1, 10-2, ..., 10-8), 컬럼 디코더(12), 복수개의 메모리 셀 어레이 블록들(10-1, 10-2, ..., 10-8)의 사이에 배치된 데이터 입출력 라인쌍들((IO11, IO11B), (IO12/21, IO12B/21B), ..., (IO72/81, IO72B/81B), (IO82, IO82B)), 데이터 입출력 라인쌍들((IO11, IO11B), (IO12/21, IO12B/21B), ..., (IO72/81, IO72B/81B), (IO82, IO82B))과 연결된 데이터 라인쌍들((D1, D1B), (D2, D2B))에 연결된 센스 증폭기들(14-1, 14-2), 데이터 입출력 라인쌍들((IO11, IO11B), (IO12/21, IO12B/21B), ..., (IO72/81, IO72B/81B), (IO82, IO82B))각각의 우측의 비트 라인쌍들((BL1, BL1B), (BL2, BL2B))에 연결된 비트 라인 분리 게이트(ISOG1), 및 프리차지 회로(PRE1)와, 좌측의 비트 라인쌍들((BL1, BL1B), (BL2, BL2B))에 연결된 프리차지 회로(PRE2), 비트 라인 분리 게이트(ISOG2), 센스 증폭기(16), 및 데이터 입출력 게이트(IOG)로 구성되어 있다.
도1에서, SA로 표시한 것은 센스 증폭기를 나타낸 것이고, 워드 라인(WL)은 대표적인 하나의 워드 라인만을 나타낸 것이다. 그리고, 비트 라인쌍들((BL1,BL1B), (BL2, BL2B))은 대표적인 두 개의 비트 라인쌍들만을 나타낸 것이다.
프리차지 회로들(PRE1, PRE2) 각각은 "하이"레벨의 프리차지 제어신호(PRE)에 응답하여 온되어 비트 라인쌍들((BL1, BL1B), (BL2, BL2B)) 각각을 프리차지하기 위한 NMOS트랜지스터들((N3, N4), (N1, N2))로 구성되어 있다. 비트 라인 분리 게이트(ISOG1, ISOG2) 각각은 해당 비트 라인 분리 제어신호들(ISO1, ISO2, ..., ISO8) 각각에 응답하여 온되어 비트 라인쌍들((BL1, BL1B), (BL2, BL2B)) 각각을 분리하기 위한 NMOS트랜지스터들((N7, N8), (N5, N6))로 구성되어 있다. 데이터 입출력 게이트(IOG)는 컬럼 디코더(12)로부터 출력되는 열 선택신호들(Y0, ..., Yn) 각각에 응답하여 비트 라인쌍들((BL1, BL1B), (BL2, BL2B))과 데이터 입출력 라인쌍들((IO11, IO11B), (IO12/21, IO12B/21B), ..., (IO72/81, IO72B/81B), (IO82, IO82B))사이에 데이터를 전송하기 위한 NMOS트랜지스터들(N9, N10)로 구성되어 있다.
도1에 나타낸 반도체 메모리 장치는 메모리 셀 어레이가 8개의 메모리 셀 어레이 블록들(10-1, 10-2, ..., 10-8)로 분리되어 구성되는 경우의 구성을 나타낸 것이다.
도1에 나타낸 종래의 반도체 메모리 장치의 동작을 설명하면 다음과 같다.
만일 메모리 셀 어레이 블록(10-1)의 워드 라인(WL)에 연결된 메모리 셀들이 선택되고, 열 선택신호(Y0)에 응답하여 선택된 메모리 셀로부터 데이터가 출력되는 경우를 가정하여 설명하면 다음과 같다.
반전 로우 어드레스 스트로우브 신호(RASB)가 "하이"레벨인 동안 "하이"레벨의 프리차지 제어신호(PRE)에 응답하여 프리차지 회로들(PRE1, PRE2)이 온되면 비트 라인쌍들((BL1, BL1B), (BL2, BL2B))을 전압(VBL=1/2VCC) 레벨로 프리차지한다. 이때, 비트 라인 분리 제어신호들(ISO1, ISO2, ..., ISO8)이 모두 "하이"레벨이므로 메모리 셀 어레이 블록들(10-1, 10-2, ..., 10-8)의 비트 라인쌍들((BL1, BL1B), (BL2, BL2B))이 모두 프리차지된다.
반전 로우 어드레스 스트로우브 신호(RASB)가 "로우"레벨로 되면 로우 어드레스가 입력되고, 로우 디코더(미도시)가 활성화되어 로우 어드레스를 디코딩함에 의해서 워드 라인(WL)이 선택된다. 선택된 워드 라인(WL)에 연결된 메모리 셀들이 활성화된다. 또한, 로우 어드레스를 디코딩한 신호에 응답하여 메모리 셀 어레이 블록(10-1)의 좌우에 위치한 비트 라인 분리 게이트들(ISOG1, ISOG2)을 제외한 다른 비트 라인 분리 게이트들이 오프되고, 선택된 메모리 셀 어레이 블록(10-1)의 좌우에 위치한 센스 증폭기(16)가 인에이블된다. 그러면, 선택된 메모리 셀 어레이 블록(10-1)의 선택된 메모리 셀들이 활성화되어 비트 라인쌍들((BL1, BL1B), (BL2, BL2B))로 데이터를 출력하고, 선택된 메모리 셀 어레이 블록(10-1)의 좌우에 위치한 센스 증폭기(16)가 비트 라인쌍들((BL1, BL1B), (BL2, BL2B))로 전송된 데이터를 증폭한다.
반전 컬럼 어드레스 스트로우브 신호(CASB)가 "하이"레벨에서 "로우"레벨로 천이되면 컬럼 디코더(12)가 컬럼 어드레스를 디코딩함에 의해서 "하이"레벨의 열 선택신호(Y0)를 발생한다. 그러면, "하이"레벨의 열 선택신호(Y0)에 응답하여 데이터 입출력 게이트(IOG)가 온되어 메모리 셀 어레이 블록(10-1)의 비트라인쌍들((BL1, BL1B), (BL2, BL2B))로부터 데이터 입출력 라인쌍들((IO11, IO11B), (IO12/21, IO12B/21B))로 데이터가 출력된다.
상술한 바와 같은 동작을 수행함에 의해서 데이터 리드 동작을 수행하게 된다.
그리고, 데이터 리드 동작을 수행한 후에, 비트 라인쌍들((BL1, BL1B), (BL2, BL2B))을 프리차지하기 위한 프리차지 동작이 수행된다. 그런데, 이때, 첫 번째 메모리 셀 어레이 블록(10-1)의 좌측에 위치하는 비트 라인쌍(BL1, BL1B)의 프리차지 동작이 우측에 위치하는 비트 라인쌍(BL2, BL2B)의 프리차지 동작보다 느려지게 된다.
그 이유는 메모리 셀 어레이 블록(10-1)의 좌측에 위치하는 비트 라인쌍(BL1, BL1B)에 연결된 비트 라인 분리 게이트(ISOG2)의 콘택 저항이 우측에 위치하는 비트 라인쌍(BL2, BL2B)에 연결된 비트 라인 분리 게이트(ISOG1)의 콘택 저항에 비해서 크기 때문이다.
또한, 메모리 셀 어레이 블록(10-1)의 우측에 위치하는 비트 라인쌍(BL2, BL2B)은 메모리 셀 어레이 블록(10-1)의 우측에 위치하는 프리차지 회로(PRE1)와 메모리 셀 어레이 블록(10-2)의 좌측에 위치하는 프리차지 회로(PRE2)에 의해서 프리차지 동작이 수행된다. 이때, 메모리 셀 어레이 블록(10-2)의 좌측에 위치한 비트 라인쌍(BL2, BL2B)은 프리차지된 레벨을 유지하기 때문에 프리차지 회로(PRE2)의 프리차지 동작이 메모리 셀 어레이 블록(10-1)의 비트 라인쌍(BL2, BL2B)을 프리차지하는데 사용된다.
따라서, 메모리 셀 어레이 블록(10-1)의 좌측에 위치한 프리차지 회로(PRE2)에 연결된 비트 라인쌍(BL1, BL1B)의 프리차지 시간이 우측에 위치한 프리차지 회로(PRE1)에 연결된 비트 라인쌍(BL2, BL2B)의 프리차지 시간보다 느려지게 된다.
마찬가지로, 마지막 메모리 셀 어레이 블록(10-8)의 우측에 위치한 프리차지 회로(PRE1)에 연결된 비트 라인쌍(BL1, BL1B)의 프리차지 시간이 좌측에 위치한 프리차지 회로(PRE2)에 연결된 비트 라인쌍(BL2, BL2B)의 프리차지 시간보다 느려지게 된다.
즉, 메모리 셀 어레이 블록들(10-1, 10-2, ..., 10-8)사이의 공유하는 비트 라인쌍들((BL1, BL1B), (BL2, BL2B))의 프리차지 시간에 비해서 공유하지 않는 비트 라인쌍(BL1, BL1B)의 프리차지 시간이 느려지게 된다.
도2는 본 발명의 반도체 메모리 장치의 구성을 나타내는 블록도로서, 도1에 나타낸 블록도에서, 첫 번째 메모리 셀 어레이 블록(10-1)의 좌측에 위치한 비트 라인 분리 게이트(ISOG1)와 마지막 메모리 셀 어레이 블록(10-8)의 우측에 위치한 비트 라인 분리 게이트(ISOG2)를 제거하여 구성되어 있다.
본 발명의 반도체 메모리 장치는 공유되지 않는 비트 라인쌍(BL1, BL1B)에 연결된 비트 라인 분리 게이트들(ISOG2, ISOG2)을 제거함으로써 공유되지 않는 비트 라인쌍(BL1, BL1B)의 콘택 저항이 제거되고, 이에 따라, 콘택 저항에 의해서 프리차지 시간이 느려지는 문제점을 해결할 수 있다.
공유되지 않는 비트 라인쌍들(BL1, BL1B)에 연결된 비트 라인 분리 게이트들(ISOG2, ISOG1)을 제거하더라도 동작상의 문제는 없다. 이는 공유되지 않는 비트 라인쌍들(BL1, BL1B) 각각의 사이에 연결된 센스 증폭기(16)가 메모리 셀 어레이 블록이 선택되지 않으면 인에이블되지 않기 때문이다.
즉, 메모리 셀 어레이 블록들(10-1, 10-8)이 선택되어야만 메모리 셀 어레이 블록들(10-1, 10-8) 각각의 좌측과 우측에 연결된 센스 증폭기(16)가 인에이블되어 비트 라인쌍(BL1, BL1B)의 데이터를 증폭하여 출력할 수 있는데 메모리 셀 어레이 블록들(10-1, 10-8)이 선택되지 않으면 센스 증폭기(16)가 인에이블되지 않으므로 데이터를 출력할 수 없다.
또한, 본 발명의 반도체 메모리 장치는 메모리 셀 어레이 블록(10-1)의 좌측의 비트 라인 분리 게이트들(ISOG2)와 메모리 셀 어레이 블록(10-8)의 우측의 비트 라인 분리 게이트들(ISOG1)이 제거됨으로써 레이아웃 면적이 줄어들게 된다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 반도체 메모리 장치는 공유되지 않는 비트 라인쌍들에 연결된 비트 라인 분리 게이트들을 제거함으로써 공유되지 않는 비트 라인쌍들의 프리차지 시간이 느려지는 것을 방지할 수 있다.
또한, 본 발명의 반도체 메모리 장치의 비트 라인 분리 게이트 배치 방법은 공유되지 않는 비트 라인쌍들에 연결된 비트 라인 분리 게이트들이 제거됨으로써 레이아웃 면적이 줄어들게 된다.

Claims (2)

  1. 복수개의 메모리 셀 어레이 블록들;
    상기 복수개의 메모리 셀 어레이 블록들 각각의 복수개의 비트 라인쌍들에 각각 연결되어 상기 복수개의 비트 라인쌍들을 각각 프리차지하기 위한 프리차지 수단;
    상기 복수개의 메모리 셀 어레이 블록들사이의 공유되는 복수개의 비트 라인쌍들과 상기 복수개의 메모리 셀 어레이 블록들의 공유되지 않는 복수개의 비트 라인쌍들 각각으로부터 전송되는 데이터를 각각 증폭하기 위한 센스 증폭 수단; 및
    상기 복수개의 메모리 셀 어레이 블록들사이의 공유되지 않는 복수개의 비트 라인쌍들을 제외한 공유되는 복수개의 비트 라인쌍들 각각에 연결되어 상기 프리차지 수단과 상기 센스 증폭 수단사이의 연결을 각각 제어하기 위한 비트 라인 분리 수단을 구비한 것을 특징으로 하는 반도체 메모리 장치.
  2. 복수개의 메모리 셀 어레이 블록들을 구비하고, 상기 복수개의 메모리 셀 어레이 블록들사이의 복수개의 비트 라인쌍들이 인접한 메모리 셀 어레이 블록들에 공유되는 반도체 메모리 장치의 비트 라인 분리 게이트 배치 방법에 있어서,
    상기 복수개의 메모리 셀 어레이 블록들사이의 공유되는 복수개의 비트 라인쌍들에는 비트 라인 분리 게이트들을 배치하고, 공유되지 않는 복수개의 비트 라인쌍들에는 비트 라인 분리 게이트들을 배치하지 않는 것을 특징으로 하는 반도체 메모리 장치의 비트 라인 분리 게이트 배치 방법.
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