JPH0352193A - 半導体装置及び半導体メモリ - Google Patents
半導体装置及び半導体メモリInfo
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- JPH0352193A JPH0352193A JP1184691A JP18469189A JPH0352193A JP H0352193 A JPH0352193 A JP H0352193A JP 1184691 A JP1184691 A JP 1184691A JP 18469189 A JP18469189 A JP 18469189A JP H0352193 A JPH0352193 A JP H0352193A
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- 230000004888 barrier function Effects 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 9
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は、半導体装置に係り，特に低電源電圧化に好適
な電流切り換え回路及びこれを適用した半導体メモリに
関する．
な電流切り換え回路及びこれを適用した半導体メモリに
関する．
【従来の技術１
第２図（ａ）に従来のバイポーラメモリの回路図を示す
． 同図において、Ｃｌはメモリセル、Ｗはワード線、ＢＩ
Ｏ，Ｂ工１はビット線、ＩＳＴは情報保持電流源である
。Ｑ２０１．Ｑ２０２は参照トランジスタでメモリセル
の情報を読み出す役割をする。ＣＳＬはコモンセンス線
で、参照トランジスタで読み出した情報をセンス回路に
伝達するための共通配線であり、ＣＷＬは読み出し書き
込み制御線で、参照トランジスタのベースに接続され，
メモリセルの情報の読み出し、書き込みを制御する。Ｓ
ＷＩはビット線駆動電流切り換え回路であり、ビット線
駆動信号ＢＳＩに応じて選択されたビット線にのみ廓動
電流を供給するように働く。 すなわち，ビット線註動電流切り換え回路は、トランジ
スタＱ２０３，Ｑ２０７と電流源トランジスタＱ２０５
からなるカレントスイッチと、トランジスタＱ２０４，
Ｑ２０８と電流源トランジスタＱ２０６からなるカレン
トスイッチで構威されているので，ビット線選択信号が
高電位である回路だけに能動電流が流れる． 一方、半導体デバイスの微細化に伴い．半導体装置を構
成する素子の耐圧は低下の一途をたどっている．このた
め、半導体装置の電源電圧は、順次低減される傾向にあ
る．しかし第２図（ａ）に示す従来回路では、ワード線
廓動回路にダーリントンドライバを使用した場合，電源
電圧に約５．２ｖ、エミッタホロワドライバを使用した
場合、電源電圧に約４．５ｖ必要であり、それ以上の低
ｔｇ電圧化ができない状況にあった。 この様な背景のもとで、半導体メモリの低電源電圧化を
図るのに好適なビット線眺！！３ｆ１！流切り換え回路
として，第２図（ｂ）に示す回路が提案されている（例
えば「特公昭６０−８５５４号」に記載）。 同図において、ＳＷＩはビット線開動電流切り換え回路
であり，ビット線馳動信号ＢＳＩに応じて選択されたビ
ット線にのみ駐動電流を供給するように働く． いま、ビットＩＢＩＯ，Ｂ１１が選択され，ビット線選
択信号ＢＳＩが低電位（本回路では、ビット線選択信号
は低電位が選択状態を、高電位が非匙μ状態を表す）に
なった状態を考える。この時ビット線駆動電流切り換え
回路ＳＷＩのｐｎｐトランジスタＱ２０９は導通し，ダ
イオードＤ２０ｌに電流が供給される．ダイオードＤ２
０ １とトランジスタＱ２１０，Ｑ２１１はカレントミ
ラー回路を構成しているので、これら３つのエミッタ面
積が等しいとすると、ダイオードＤ２０１に流れる電流
と同じ電流がトランジスタＱ２１０，Ｑ２１１に流れ、
ビット線に駆動電流が供給される。 第２図（ａ）でトランジスタ２段縦積みで構成されてい
たビット線！！！＠電流切り換え回路を、本回路ではト
ランジスタ１段で実現しており、トランジスタ１段分だ
け低電源電圧化を図ることができる． 【発明が解決しようとする課題】 しかし、第２図（ｂ）の従来技術では、ｐｎｐトランジ
スタを使用する必要があり、 ■プロセスが複雑になる， ■高性能のｐｎｐトランジスタを実現すること力５難し
い、 といった問題があった。 本発明の目的は、ｐｎｐ ｌ”ランジスタを使用しない
、すなわち、既存のプロセス技術で容易に実現でき、高
速かつ低電源電圧化に好適な電流切り換え回路を提供す
ることにある。
． 同図において、Ｃｌはメモリセル、Ｗはワード線、ＢＩ
Ｏ，Ｂ工１はビット線、ＩＳＴは情報保持電流源である
。Ｑ２０１．Ｑ２０２は参照トランジスタでメモリセル
の情報を読み出す役割をする。ＣＳＬはコモンセンス線
で、参照トランジスタで読み出した情報をセンス回路に
伝達するための共通配線であり、ＣＷＬは読み出し書き
込み制御線で、参照トランジスタのベースに接続され，
メモリセルの情報の読み出し、書き込みを制御する。Ｓ
ＷＩはビット線駆動電流切り換え回路であり、ビット線
駆動信号ＢＳＩに応じて選択されたビット線にのみ廓動
電流を供給するように働く。 すなわち，ビット線註動電流切り換え回路は、トランジ
スタＱ２０３，Ｑ２０７と電流源トランジスタＱ２０５
からなるカレントスイッチと、トランジスタＱ２０４，
Ｑ２０８と電流源トランジスタＱ２０６からなるカレン
トスイッチで構威されているので，ビット線選択信号が
高電位である回路だけに能動電流が流れる． 一方、半導体デバイスの微細化に伴い．半導体装置を構
成する素子の耐圧は低下の一途をたどっている．このた
め、半導体装置の電源電圧は、順次低減される傾向にあ
る．しかし第２図（ａ）に示す従来回路では、ワード線
廓動回路にダーリントンドライバを使用した場合，電源
電圧に約５．２ｖ、エミッタホロワドライバを使用した
場合、電源電圧に約４．５ｖ必要であり、それ以上の低
ｔｇ電圧化ができない状況にあった。 この様な背景のもとで、半導体メモリの低電源電圧化を
図るのに好適なビット線眺！！３ｆ１！流切り換え回路
として，第２図（ｂ）に示す回路が提案されている（例
えば「特公昭６０−８５５４号」に記載）。 同図において、ＳＷＩはビット線開動電流切り換え回路
であり，ビット線馳動信号ＢＳＩに応じて選択されたビ
ット線にのみ駐動電流を供給するように働く． いま、ビットＩＢＩＯ，Ｂ１１が選択され，ビット線選
択信号ＢＳＩが低電位（本回路では、ビット線選択信号
は低電位が選択状態を、高電位が非匙μ状態を表す）に
なった状態を考える。この時ビット線駆動電流切り換え
回路ＳＷＩのｐｎｐトランジスタＱ２０９は導通し，ダ
イオードＤ２０ｌに電流が供給される．ダイオードＤ２
０ １とトランジスタＱ２１０，Ｑ２１１はカレントミ
ラー回路を構成しているので、これら３つのエミッタ面
積が等しいとすると、ダイオードＤ２０１に流れる電流
と同じ電流がトランジスタＱ２１０，Ｑ２１１に流れ、
ビット線に駆動電流が供給される。 第２図（ａ）でトランジスタ２段縦積みで構成されてい
たビット線！！！＠電流切り換え回路を、本回路ではト
ランジスタ１段で実現しており、トランジスタ１段分だ
け低電源電圧化を図ることができる． 【発明が解決しようとする課題】 しかし、第２図（ｂ）の従来技術では、ｐｎｐトランジ
スタを使用する必要があり、 ■プロセスが複雑になる， ■高性能のｐｎｐトランジスタを実現すること力５難し
い、 といった問題があった。 本発明の目的は、ｐｎｐ ｌ”ランジスタを使用しない
、すなわち、既存のプロセス技術で容易に実現でき、高
速かつ低電源電圧化に好適な電流切り換え回路を提供す
ることにある。
上記目的を達或するためには，入力信号に応じて出力電
流を切り換える電流切り換え回路を、入力信号に応じて
高電位と低電位を発生する論理回路と、前記論理回路の
出力電位を受けるレベルシフト回路であって、その出力
電位■が、ａＶ／δＶＥＥ＝１ （ＶＥＥ：電源電圧）
となるように構成されたレベルシフト回路と、前記レベ
ルシフト回路の出力電位により出力電流を切り換えるカ
レントミラー形電流源から構成すればよい。 また、上記カレントミラー形電流源は，例えばエミッタ
に負荷を接続した第１のトランジスタと、上記負荷の他
端にコレクタとベースを接続した第２もぐランジスタと
，上記第２のトランジスタのベースにベースを、上記第
２のトランジスタのエミッタにエミッタを接続した第３
のトランジスタで構威してもよい。 また、上記第２のトランジスタのベースにショットキバ
リアダイオードのアノードを接続し、上記ショットキバ
リアダイオードのカソードに抵抗の一端を、上記第２の
トランジスタのエミッタに上記抵抗の他端を接続しても
よい． （作用） 上記レベルシフト回路により、カレントミラー形電流源
を廃動する信号電位を，電源電圧の変動に追従して変化
させることができる。これにより、カレントミラー形電
流源の出力電流を電源電圧の変動に対して一定値に保つ
ことができる．また、カレントミラー形電流源により，
トランジスタ１段分の電圧で、電流切り換え回路を実現
することができ、低電源電圧化が可能となる． さらに、カレントミラーを構威するトランジスタのベー
ス・エミッタ間にショットキバリアダイオードと抵抗を
直列に接続したプルダウン回路を設けることにより、カ
レントミラー電流源の廂動振輻を低減すると同時に、翻
動信号の立ち下がりを高速化することができ、電流切り
換え動作の高速化を図ることができる． また，本発明ではｐｎｐトランジスタを使用する必要が
ないため、既存のプロセス技術で容易に実現することが
できる． 以上の技術により、ｐｎｐトランジスタを使用しない，
すなわち，既存のプロセス技術で容易に実現でき、高速
かつ低電源電圧化に好適な電流切り換え回路を提供する
ことができる。 ［実施例】 以下本発明の実施例を図面により、詳細に説明する． 第１図は本発明の第１の実施例であり、最も基本的な実
施例を示している． ＬＣは論理回路、ＬＳはレベルシフト回路、ＣＳはカレ
ントミラー形電流源である。論理回路ＬＣは、入力信号
ＩＮＩ，ＩＮ２に応じて出力電流を制御する回路である
。この論理回路ＬＣはトランジスタＱ１０１，Ｑ１０２
，Ｑ１０３，ＱＩＯ４、抵抗ＲＩＯＩ，Ｒ１０２からな
る．本実施例では、入力信号ＩＮＩ，ＩＮ２がともに低
電位のときに出力端子ＯＵＴに電流が流れるように構成
した例を示している． レベルシフト回路ＬＳは、論理回路ＬＣの出力電位をカ
レントミラー形電流源を卵動するのに最適な電位までレ
ベルシフトするとともに、カレントミラー形電流源の廓
動電位ＶＬＳ○の電源電圧依存性を無くすようにＣａＶ
ＬＳＯ／ａＶＥＥ＝１となるように）ｍく。カレントミ
ラー形電流源ＣＳは、その廓動電位ＶＬＳＯが高電位の
とき出力端子ＯＵＴに電流を流し、ＶＬＳＯが低電位の
とき電流を遮断するように働く． 以下本回路の動作を定量的に説明する。 いま、入力信号ＩＮＩ，ＩＮ２がともに低電位である場
合を考えると、レベルシフト回路の出カ電位ＶＬＳ○は
， −ＶＢＥ（Ｑ１０５） Ｒ１０４ ココテ、ＶＢＥ（Ｑ１０４），ＶＢＥ（Ｑｌ０５），Ｖ
ＢＥ（Ｑ１０６） ：トランジスタＱ１０４，Ｑ１０５
，Ｑｌ０６のベース・エミッタ間電圧 となる．ここで、論理回路ＬＣ及びレベルシフト回路Ｌ
Ｓの内部１源電位ＶＣＳ及びＶＬＳをＶＣＳ＝ α・Ｖ
ＢＥ＋Ｖ［ＥＥ （２）Ｖ
ＬＳ＝−β−ＶＢＥ （
３）ここで、α，β：正の実数 トナルように設定Ｌ，．Ｒ１０３／Ｒ１０４＝１と設計
すれば、 −ＶＢＥ（Ｑ１０５）＋（ＶＢ［！（Ｑ１０６）＋βＶ
ＢＥ＋ＶＥＥ） （４）すなわち、 ａＶＥＥ とすることができる．本回路の出力電流ＩＯは、Ｒ１０
５ ココテ、ＶＢＥ（Ｑ１０７），ＶＢＥ（０１０ｇ） ：
トランジスタＱ１０７，０１０８のベース・エミッタ
間電圧で表わせる。 従って、式（５）式（６）から ａ ＶＥＥ となり、電源電圧ＶＥＥの変動によらず，出力電流ＩＯ
を一定にできることがわかる。 次に入力信号が切り換わり，論理回路ＬＣの出力が低電
位になった場合を考える。この時は、抵抗Ｒ１０５にか
かる電圧がほぼＯｖになるように論理回路ＬＣの信号振
幅を設計することで，出力電流を遮断することができる
。 以上述べたように，レベルシフト回路ＬＳにより、カレ
ントミラー形電流源を廃動する信号電位を、電源電位の
変動に追従して変化させることができる．これにより，
カレントミラー形電流源の出力電流を電源電圧の変動に
対して一定値に保つことができる．また，カレントミラ
ー形電流源により，トランジスタ１段分の電圧で，電流
切り換え回路を実現することができ、低電源電圧化が可
能となる．従って、本実施例によれば、ｐｎｐトランジ
スタを使用しない、すなわち，既存のプロセス技術で容
易に実現でき、低電源電圧化に好適な電流切り換え回路
を提供することができる．なお、本実施例においてレベ
ルシフト回路での遅延時間が大きい場合は、抵抗Ｒ１０
３と並列にスピードアップ容量を接続してもよい．また
，本実施例では、論理回路ＬＣをバイポーラトランジス
タによるエミッタカップルドロジックにより，実現した
例を示しているが、本発明はこれに限定されるものでは
なく、論理回路ＬＣはＭＯＳ、あるいは、バイポーラ・
ＭＯＳ混在の論理回路で実現することも可能である。 第３図は本発明の第２の実施例であり、カレントミラー
形電流源にプルダウン回路を設けた例である。同図では
カレントミラー形電流源ＣＳの部分だけを示している。 プルダウン回路は、ショットキバリアダイオード（以下
ＳＢＤと呼ぶ）Ｄ３０１と抵抗Ｒ３０１を直列に接続し
たもので構成される．このプルダウン回路により、ノー
ドＡの寄生容量を高速に放電することができ，出力電流
を高速に遮断することができる． また、カレントミラー形電流源の翻動信号ＶＬＳＯが低
電位のときにも，プルダウン回路にわずかに電流が流れ
るように設計しておくことで、ノードＡの電位は、 ＶＬＳＯが高電位のとき、ＶＥＥ＋ＶＢＥ（０１０８）
ＶＬＳＯが低電位ノトき、ＶＥＥ＋ＶＦ（０３０１）コ
コテ、ＶＦ（Ｄ３０１） ： ＳＢＤ ０３０１のアノ
ード・カソード間電圧 となるので、ノードＡの酩動振幅は、 ＶＢＥ（０１０８）−ＶＦ（０３０１）″：７００ｍＶ
−４００ｍＶ＝３００ｍＶと小さくでき，高速な電流切
り換えができるようになる。 第４図は本発明の第３の実施例であり、レベルシフト回
路の内部電源電位ＶＬＳの発生回路の一例である。上述
のように出力電流を電源電圧の変動に対して一定値に保
つためには、ＶＬＳ＝一β・ＶＢＥとする必要がある。 これは、第４図に示す回路で実現できる。 同図の回路ではＶＬＳは、 で表わされるので、Ｒ４０１／Ｒ４０２を適当に選ぶこ
とでＶＬＳを任意の電位に設計することができる。 第５図は本発明の第４の実施例であり，半導体メモリの
ビット線駆動電流切り換え回路に適用した例である． 論理回路ＬＣの入力信号ＩＮＩ，ＩＮ２には、アドレス
入力信号をプリデコード（例えばワイアードオア）した
信号が印加される。入力信号ＩＮ１，ＩＮ２がともに低
電位になったとき、トランジスタＱ２０４，Ｑ２０５か
らビット線駐動電流が供給される． 本実施例では、第２図（ｂ）の従来技術と同様に，ビッ
ト，ｍｓ動電流切り換え回路がトランジスタ１段で構成
でき、半導体メモリの低電源電圧化を図ることができる
。しかも、従来技術のようにｐｎｐ トランジスタを使
用する必要がないので，既存のプロセス技術で容易に実
現できる。 第６図は本発明の第５の実施例であり，ビット線放電回
路付き半導体メモリの邸動電流切り換え回路に適用した
例である。同図のトランジスタＱ６０１．ＳＢＤ Ｄ
６０１，Ｄ６０２で構成される回路がビット線放電回路
である。 このビット線放電回路付き半導体メモリでは、トランジ
スタＱ６０２のコレクタ電位が，ＳＢＤＤ６０１，Ｄ６
０２のアノード・カソード間電圧の分だけ、トランジス
タＱ２０４，Ｑ２０５のコレクタ電位よりも低くなる。 このため、従来技術では、ワード線能動回路にダーリン
トンドライバを使用したとき、標準の電源電圧である−
５．２ｖで設計することが難しかった。しかし、本発明
を適用することで．ｓ：ｇ電圧−５．２ｖで設計するこ
とが可能となり、半導体メモリの高速化に大きく貢献す
ることができるようになる．第７図は本発明の第６の実
施例であり、第３図の実施例をビット線放電回路付き半
導体メモリに適用した例である．同図のＳＢＤ Ｄ３
０１及び抵抗Ｒ３０１からなるプルダウン回路により、
先に述べたように，カレントミラー電流源の駆動振幅を
低減すると同時に、酩動信号の立ち下がりを高速化する
ことができ，電流切り換え動作の高速化を図ることがで
きる。従って、本回路により、第６図の実施例よりもさ
らに高速な半導体メモリを提供することができる．
流を切り換える電流切り換え回路を、入力信号に応じて
高電位と低電位を発生する論理回路と、前記論理回路の
出力電位を受けるレベルシフト回路であって、その出力
電位■が、ａＶ／δＶＥＥ＝１ （ＶＥＥ：電源電圧）
となるように構成されたレベルシフト回路と、前記レベ
ルシフト回路の出力電位により出力電流を切り換えるカ
レントミラー形電流源から構成すればよい。 また、上記カレントミラー形電流源は，例えばエミッタ
に負荷を接続した第１のトランジスタと、上記負荷の他
端にコレクタとベースを接続した第２もぐランジスタと
，上記第２のトランジスタのベースにベースを、上記第
２のトランジスタのエミッタにエミッタを接続した第３
のトランジスタで構威してもよい。 また、上記第２のトランジスタのベースにショットキバ
リアダイオードのアノードを接続し、上記ショットキバ
リアダイオードのカソードに抵抗の一端を、上記第２の
トランジスタのエミッタに上記抵抗の他端を接続しても
よい． （作用） 上記レベルシフト回路により、カレントミラー形電流源
を廃動する信号電位を，電源電圧の変動に追従して変化
させることができる。これにより、カレントミラー形電
流源の出力電流を電源電圧の変動に対して一定値に保つ
ことができる．また、カレントミラー形電流源により，
トランジスタ１段分の電圧で、電流切り換え回路を実現
することができ、低電源電圧化が可能となる． さらに、カレントミラーを構威するトランジスタのベー
ス・エミッタ間にショットキバリアダイオードと抵抗を
直列に接続したプルダウン回路を設けることにより、カ
レントミラー電流源の廂動振輻を低減すると同時に、翻
動信号の立ち下がりを高速化することができ、電流切り
換え動作の高速化を図ることができる． また，本発明ではｐｎｐトランジスタを使用する必要が
ないため、既存のプロセス技術で容易に実現することが
できる． 以上の技術により、ｐｎｐトランジスタを使用しない，
すなわち，既存のプロセス技術で容易に実現でき、高速
かつ低電源電圧化に好適な電流切り換え回路を提供する
ことができる。 ［実施例】 以下本発明の実施例を図面により、詳細に説明する． 第１図は本発明の第１の実施例であり、最も基本的な実
施例を示している． ＬＣは論理回路、ＬＳはレベルシフト回路、ＣＳはカレ
ントミラー形電流源である。論理回路ＬＣは、入力信号
ＩＮＩ，ＩＮ２に応じて出力電流を制御する回路である
。この論理回路ＬＣはトランジスタＱ１０１，Ｑ１０２
，Ｑ１０３，ＱＩＯ４、抵抗ＲＩＯＩ，Ｒ１０２からな
る．本実施例では、入力信号ＩＮＩ，ＩＮ２がともに低
電位のときに出力端子ＯＵＴに電流が流れるように構成
した例を示している． レベルシフト回路ＬＳは、論理回路ＬＣの出力電位をカ
レントミラー形電流源を卵動するのに最適な電位までレ
ベルシフトするとともに、カレントミラー形電流源の廓
動電位ＶＬＳ○の電源電圧依存性を無くすようにＣａＶ
ＬＳＯ／ａＶＥＥ＝１となるように）ｍく。カレントミ
ラー形電流源ＣＳは、その廓動電位ＶＬＳＯが高電位の
とき出力端子ＯＵＴに電流を流し、ＶＬＳＯが低電位の
とき電流を遮断するように働く． 以下本回路の動作を定量的に説明する。 いま、入力信号ＩＮＩ，ＩＮ２がともに低電位である場
合を考えると、レベルシフト回路の出カ電位ＶＬＳ○は
， −ＶＢＥ（Ｑ１０５） Ｒ１０４ ココテ、ＶＢＥ（Ｑ１０４），ＶＢＥ（Ｑｌ０５），Ｖ
ＢＥ（Ｑ１０６） ：トランジスタＱ１０４，Ｑ１０５
，Ｑｌ０６のベース・エミッタ間電圧 となる．ここで、論理回路ＬＣ及びレベルシフト回路Ｌ
Ｓの内部１源電位ＶＣＳ及びＶＬＳをＶＣＳ＝ α・Ｖ
ＢＥ＋Ｖ［ＥＥ （２）Ｖ
ＬＳ＝−β−ＶＢＥ （
３）ここで、α，β：正の実数 トナルように設定Ｌ，．Ｒ１０３／Ｒ１０４＝１と設計
すれば、 −ＶＢＥ（Ｑ１０５）＋（ＶＢ［！（Ｑ１０６）＋βＶ
ＢＥ＋ＶＥＥ） （４）すなわち、 ａＶＥＥ とすることができる．本回路の出力電流ＩＯは、Ｒ１０
５ ココテ、ＶＢＥ（Ｑ１０７），ＶＢＥ（０１０ｇ） ：
トランジスタＱ１０７，０１０８のベース・エミッタ
間電圧で表わせる。 従って、式（５）式（６）から ａ ＶＥＥ となり、電源電圧ＶＥＥの変動によらず，出力電流ＩＯ
を一定にできることがわかる。 次に入力信号が切り換わり，論理回路ＬＣの出力が低電
位になった場合を考える。この時は、抵抗Ｒ１０５にか
かる電圧がほぼＯｖになるように論理回路ＬＣの信号振
幅を設計することで，出力電流を遮断することができる
。 以上述べたように，レベルシフト回路ＬＳにより、カレ
ントミラー形電流源を廃動する信号電位を、電源電位の
変動に追従して変化させることができる．これにより，
カレントミラー形電流源の出力電流を電源電圧の変動に
対して一定値に保つことができる．また，カレントミラ
ー形電流源により，トランジスタ１段分の電圧で，電流
切り換え回路を実現することができ、低電源電圧化が可
能となる．従って、本実施例によれば、ｐｎｐトランジ
スタを使用しない、すなわち，既存のプロセス技術で容
易に実現でき、低電源電圧化に好適な電流切り換え回路
を提供することができる．なお、本実施例においてレベ
ルシフト回路での遅延時間が大きい場合は、抵抗Ｒ１０
３と並列にスピードアップ容量を接続してもよい．また
，本実施例では、論理回路ＬＣをバイポーラトランジス
タによるエミッタカップルドロジックにより，実現した
例を示しているが、本発明はこれに限定されるものでは
なく、論理回路ＬＣはＭＯＳ、あるいは、バイポーラ・
ＭＯＳ混在の論理回路で実現することも可能である。 第３図は本発明の第２の実施例であり、カレントミラー
形電流源にプルダウン回路を設けた例である。同図では
カレントミラー形電流源ＣＳの部分だけを示している。 プルダウン回路は、ショットキバリアダイオード（以下
ＳＢＤと呼ぶ）Ｄ３０１と抵抗Ｒ３０１を直列に接続し
たもので構成される．このプルダウン回路により、ノー
ドＡの寄生容量を高速に放電することができ，出力電流
を高速に遮断することができる． また、カレントミラー形電流源の翻動信号ＶＬＳＯが低
電位のときにも，プルダウン回路にわずかに電流が流れ
るように設計しておくことで、ノードＡの電位は、 ＶＬＳＯが高電位のとき、ＶＥＥ＋ＶＢＥ（０１０８）
ＶＬＳＯが低電位ノトき、ＶＥＥ＋ＶＦ（０３０１）コ
コテ、ＶＦ（Ｄ３０１） ： ＳＢＤ ０３０１のアノ
ード・カソード間電圧 となるので、ノードＡの酩動振幅は、 ＶＢＥ（０１０８）−ＶＦ（０３０１）″：７００ｍＶ
−４００ｍＶ＝３００ｍＶと小さくでき，高速な電流切
り換えができるようになる。 第４図は本発明の第３の実施例であり、レベルシフト回
路の内部電源電位ＶＬＳの発生回路の一例である。上述
のように出力電流を電源電圧の変動に対して一定値に保
つためには、ＶＬＳ＝一β・ＶＢＥとする必要がある。 これは、第４図に示す回路で実現できる。 同図の回路ではＶＬＳは、 で表わされるので、Ｒ４０１／Ｒ４０２を適当に選ぶこ
とでＶＬＳを任意の電位に設計することができる。 第５図は本発明の第４の実施例であり，半導体メモリの
ビット線駆動電流切り換え回路に適用した例である． 論理回路ＬＣの入力信号ＩＮＩ，ＩＮ２には、アドレス
入力信号をプリデコード（例えばワイアードオア）した
信号が印加される。入力信号ＩＮ１，ＩＮ２がともに低
電位になったとき、トランジスタＱ２０４，Ｑ２０５か
らビット線駐動電流が供給される． 本実施例では、第２図（ｂ）の従来技術と同様に，ビッ
ト，ｍｓ動電流切り換え回路がトランジスタ１段で構成
でき、半導体メモリの低電源電圧化を図ることができる
。しかも、従来技術のようにｐｎｐ トランジスタを使
用する必要がないので，既存のプロセス技術で容易に実
現できる。 第６図は本発明の第５の実施例であり，ビット線放電回
路付き半導体メモリの邸動電流切り換え回路に適用した
例である。同図のトランジスタＱ６０１．ＳＢＤ Ｄ
６０１，Ｄ６０２で構成される回路がビット線放電回路
である。 このビット線放電回路付き半導体メモリでは、トランジ
スタＱ６０２のコレクタ電位が，ＳＢＤＤ６０１，Ｄ６
０２のアノード・カソード間電圧の分だけ、トランジス
タＱ２０４，Ｑ２０５のコレクタ電位よりも低くなる。 このため、従来技術では、ワード線能動回路にダーリン
トンドライバを使用したとき、標準の電源電圧である−
５．２ｖで設計することが難しかった。しかし、本発明
を適用することで．ｓ：ｇ電圧−５．２ｖで設計するこ
とが可能となり、半導体メモリの高速化に大きく貢献す
ることができるようになる．第７図は本発明の第６の実
施例であり、第３図の実施例をビット線放電回路付き半
導体メモリに適用した例である．同図のＳＢＤ Ｄ３
０１及び抵抗Ｒ３０１からなるプルダウン回路により、
先に述べたように，カレントミラー電流源の駆動振幅を
低減すると同時に、酩動信号の立ち下がりを高速化する
ことができ，電流切り換え動作の高速化を図ることがで
きる。従って、本回路により、第６図の実施例よりもさ
らに高速な半導体メモリを提供することができる．
以上述べたように、本発明によれば、ｐｎｐトランジス
タを使用しない、すなわち、既存のプロセス技術で実現
可能な高速かつ低？Ｉｌ源電圧化に好適な電流切り換え
回路を提供できる．また、本発明をビット線放電回路付
き半導体メモリに適用することで，標準の電源電圧で設
計できる高速半導体メモリを実現することができる。
タを使用しない、すなわち、既存のプロセス技術で実現
可能な高速かつ低？Ｉｌ源電圧化に好適な電流切り換え
回路を提供できる．また、本発明をビット線放電回路付
き半導体メモリに適用することで，標準の電源電圧で設
計できる高速半導体メモリを実現することができる。
第１図は本発明の最も基本的な実施例を示した回路図、
第２図は従来技術を示した回路図、第３図はプルダウン
回路を設けた実施例を示した回路図、第４図はレベルシ
フト回路の内部電源回路の一例を示した回路図、第５図
は本発明を半導体メモリに適用した実施例を示した回路
図、第６図は本発明をビット線放電回路付き半導体メモ
リに適用した例を示した回路図、第７図は第３図の実施
例をビット線放電回路付き半導体メモリに適用した例を
示した回路図である。 符号の説明 ＬＣ・・・論理回路、ＬＳ・・・レベルシフト回路、Ｃ
Ｓ・・カレントミラー形電流源、Ｗ・・・ワード線、Ｂ
１０．Ｂ１１・・・ビット線、ＳＷＩ，ＳＷ２・・・ビ
ット線駆動電流切り換え回路 寥ｌ図 第２図（２Ｌ） Ｖヒヒ 「一一一″″−−−−−−＝−−−−＝””’１ＶＥ巳
第２図は従来技術を示した回路図、第３図はプルダウン
回路を設けた実施例を示した回路図、第４図はレベルシ
フト回路の内部電源回路の一例を示した回路図、第５図
は本発明を半導体メモリに適用した実施例を示した回路
図、第６図は本発明をビット線放電回路付き半導体メモ
リに適用した例を示した回路図、第７図は第３図の実施
例をビット線放電回路付き半導体メモリに適用した例を
示した回路図である。 符号の説明 ＬＣ・・・論理回路、ＬＳ・・・レベルシフト回路、Ｃ
Ｓ・・カレントミラー形電流源、Ｗ・・・ワード線、Ｂ
１０．Ｂ１１・・・ビット線、ＳＷＩ，ＳＷ２・・・ビ
ット線駆動電流切り換え回路 寥ｌ図 第２図（２Ｌ） Ｖヒヒ 「一一一″″−−−−−−＝−−−−＝””’１ＶＥ巳
Claims (1)
- 【特許請求の範囲】 １、入力信号に応じて出力電流を切り換える半導体装置
において、入力信号に応じて高電位と低電位を発生する
論理回路と、前記論理回路の出力電位を受けるレベルシ
フト回路であって、その出力電位Ｖが、 ∂Ｖ／∂ＶＥＥ＝１（ＶＥＥ：電源電圧） となるように構成されたレベルシフト回路と、前記レベ
ルシフト回路の出力電位により出力電流を切り換えるカ
レントミラー形電流源を具備することを特徴とする半導
体装置。 ２、上記カレントミラー形電流源をエミッタに負荷を接
続した第１のトランジスタと、上記負荷の他端にコレク
タとベースを接続した第２のトランジスタと、上記第２
のトランジスタのベースにベースを、上記第２のトラン
ジスタのエミッタにエミッタを接続した第３のトランジ
スタで構成したことを特徴とする第１請求項記載の半導
体装置。 ３、上記第２のトランジスタのベースにショットキバリ
アダイオードのアノードを接続し、上記ショットキバリ
アダイオードのカソードに抵抗の一端を、上記第２のト
ランジスタのエミッタに上記抵抗の他端を接続したこと
を特徴とする第２請求項記載の半導体装置。 ４、複数のワード線と、複数のビット線対と、その交点
に配置されたメモリセルと、上記ビット線対選択時にビ
ット線対に駆動電流を供給する電流切り換え回路からな
る半導体メモリにおいて、上記電流切り換え回路を第１
請求項あるいは、第２請求項あるいは、第３請求項記載
の半導体装置で構成したことを特徴とする半導体メモリ
。 ５、複数のワード線と、複数のビット線対と、その交点
に配置されたメモリセルと、上記ビット線対選択時にビ
ット線対に駆動電流を供給する第１の電流切り換え回路
と、第１、第２のダイオードのカソードとトランジスタ
のエミッタを共通に接続し、上記トランジスタのベース
にバイアス電源を接続し、上記第１、第２のダイオード
のアノードを上記ビット線対の各々に接続し、上記トラ
ンジスタのエミッタに上記ビット線対選択時に上記トラ
ンジスタに駆動電流を供給する第２の電流切り換え回路
を接続した半導体メモリにおいて、上記第１、第２の電
流切り換え回路を第１請求項あるいは、第２請求項ある
いは、第３請求項記載の半導体装置で構成したことを特
徴とする半導体メモリ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1184691A JP2821186B2 (ja) | 1989-07-19 | 1989-07-19 | 半導体装置及び半導体メモリ |
| KR1019900004612A KR0167550B1 (ko) | 1989-04-05 | 1990-04-04 | 반도체메모리 |
| US07/845,557 US5255225A (en) | 1989-04-05 | 1992-03-04 | Semiconductor integrated circuit device and memory consisting of semiconductor integrated circuit |
| US08/053,330 US5398201A (en) | 1989-04-05 | 1993-04-28 | Bit-line drive circuit for a semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1184691A JP2821186B2 (ja) | 1989-07-19 | 1989-07-19 | 半導体装置及び半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0352193A true JPH0352193A (ja) | 1991-03-06 |
| JP2821186B2 JP2821186B2 (ja) | 1998-11-05 |
Family
ID=16157685
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1184691A Expired - Fee Related JP2821186B2 (ja) | 1989-04-05 | 1989-07-19 | 半導体装置及び半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2821186B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009022640A1 (ja) * | 2007-08-10 | 2009-02-19 | Rohm Co., Ltd. | 駆動装置 |
| US10938303B2 (en) | 2007-08-10 | 2021-03-02 | Rohm Co., Ltd. | Driving device |
-
1989
- 1989-07-19 JP JP1184691A patent/JP2821186B2/ja not_active Expired - Fee Related
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009022640A1 (ja) * | 2007-08-10 | 2009-02-19 | Rohm Co., Ltd. | 駆動装置 |
| JP2009044081A (ja) * | 2007-08-10 | 2009-02-26 | Rohm Co Ltd | 駆動装置 |
| EP2178130A4 (en) * | 2007-08-10 | 2015-05-13 | Rohm Co Ltd | CONTROL DEVICE |
| US9104215B2 (en) | 2007-08-10 | 2015-08-11 | Rohm Co., Ltd. | Driving device |
| EP3007518A3 (en) * | 2007-08-10 | 2016-05-25 | Rohm Co., Ltd. | Driving device |
| US10938303B2 (en) | 2007-08-10 | 2021-03-02 | Rohm Co., Ltd. | Driving device |
| US11133744B2 (en) | 2007-08-10 | 2021-09-28 | Rohm Co., Ltd. | Driving device |
| US11863068B2 (en) | 2007-08-10 | 2024-01-02 | Rohm Co., Ltd. | Driving device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2821186B2 (ja) | 1998-11-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313117 |
|
| R350 | Written notification of registration of transfer |
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