JPH07121261A - クロック分配回路 - Google Patents

Abstract

(57)【要約】 【目的】 クロック出力回路で出力したクロックを、内
部のクロックスキューが調整済の複数の同期回路へ分配
供給するクロック分配回路において、きめ細かなクロッ
クスキュー及びクロック伝播遅延時間の調節が行なえる
クロック分配回路を提供する。 【構成】 クロック出力回路の出力をすべての同期回路
へ分配供給するための複数のメタル配線及び複数の配線
分岐点を設け、前記クロック出力回路に含まれる素子の
特性、前記同期回路内の負荷容量、前記同期回路内部の
クロック伝播遅延時間、前記メタル配線の配線容量及び
配線抵抗から求めた伝播遅延時間に基づき、前記メタル
配線の位置、前記配線分岐点の位置、前記各メタル配線
の配線長及び配線幅を変えることにより、クロックスキ
ュー及びクロック伝播遅延時間を調節する構成にしてい
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路等のク
ロック系回路方式において、クロックスキュー（クロッ
クの時間的ずれ）、クロック伝播遅延時間の調節可能な
クロック分配回路に関するものである。

【０００２】

【従来の技術】従来、この種の技術としては、例えば
「クロック分配回路」（特開平４−３２６４１１）に記
載されるものがあった。この方式では、図２に示すよう
に各回路ブロック５０−１〜５０−ｎに対して一つのク
ロックドライバ４１−１〜４１−ｎを割当て、各クロッ
クドライバから対応する回路ブロックまでのメタル配線
６１−１〜６１−ｎにおける配線幅を調節することによ
ってのみクロックスキューを調節していた。

【０００３】

【発明が解決しようとする課題】しかしながら、上述の
クロック分配回路では次のような課題があった。

【０００４】現在のＬＳＩでは一つのクロック出力回路
に接続する回路ブロック中に複数の同期回路があり、同
じクロックの供給を受けている場合が多い。その場合に
は図３に示すように、回路ブロック５０−１の内部でメ
タル配線６１−１は枝分かれし、複数個の同期回路６５
−１，６５−２，．．．に接続される。そのとき、枝分
かれ後の配線長、配線幅、接続するクロック入力素子に
おける負荷容量の違いによって回路ブロック内での伝播
遅延時間の差が生じ、きめ細かなクロックスキューの調
節ができないという問題があった。さらに、上述のクロ
ック分配回路では、クロック分配回路全体のクロック伝
播遅延時間をきめ細かく調整できないという問題もあっ
た。従って、いまだ技術的に十分満足のゆくクロック分
配回路を提供してはいない。

【０００５】本発明は、前記従来技術が持っていた課題
として、きめ細かなクロックスキュー及びクロック伝播
遅延時間の調節ができないという点について解決したク
ロック分配回路を提供するものである。

【０００６】

【課題を解決するための手段】本発明のクロック分配回
路は、クロック出力回路が出力するクロックを複数のメ
タル配線と複数の配線分岐点を経由し複数の同期回路へ
分配供給するクロック分配回路において、前記クロック
出力回路に含まれる素子の特性、前記同期回路内の負荷
容量、前記同期回路内部のクロック伝播遅延時間及び前
記メタル配線の配線容量と配線抵抗から求めた伝播遅延
時間に基づき、前記メタル配線の位置、前記配線分岐点
の位置及び前記各メタル配線の配線長、配線幅を変えて
クロックスキューとクロック伝搬遅延時間を調節する構
成にしたことを特徴とする。

【０００７】

【作用】図４に、内部のクロックスキューが調整済の２
個の同期回路を持つ場合の本発明のクロック分配回路を
示す。クロック出力回路６０からクロックが出力される
と、そのクロックがメタル配線６１、６２、６３、配線
分岐点６４を介して同期回路６５、６６へ分配供給され
る。これにより、各同期回路は、クロックに同期した所
定の動作を実行する。

【０００８】この場合、メタル配線６１、６２、６３の
配線容量及び配線抵抗、クロック出力回路６０内の素子
の特性、同期回路６５、６６内の素子の負荷容量からメ
タル配線６１、６２、６３に関する伝播遅延時間を求め
ておき、メタル配線６２の伝播遅延時間と同期回路６５
内部のクロック伝播遅延時間の和が、メタル配線６３の
伝播遅延時間と同期回路６６内部のクロック伝播遅延時
間の和と等しくなり、かつ全体のクロック分配回路での
クロック伝播遅延時間が短くなるように配線分岐点６４
の位置、メタル配線６１、６２、６３の位置、配線長及
び配線幅を調整することにより、同期回路も含めた全体
のクロック分配回路でのクロックスキュー、クロック伝
播遅延時間を細かく調整することが可能となる。

【０００９】ここで、クロック出力回路内の素子の特性
をβ、電源電圧をＶＤＤとし、このクロック出力回路
に、負荷容量Ｃ、内部クロック伝播遅延時間ｔの、クロ
ックスキューが調整済の同期回路が接続しているときの
クロック分配回路全体での遅延時間ｔｄを、パラメタａ
１、ａ２、ａ３を用いて、

【００１０】

【数１】

【００１１】のように見積もる。そのとき、メタル配線
６１、６２、６３の単位配線容量をｃ、単位配線抵抗を
ｒ、クロック出力回路６０内の素子の特性をβ、同期回
路６５、６６内の素子の負荷容量をそれぞれＣ１、Ｃ
２、内部クロック伝播遅延時間をそれぞれｔ１、ｔ２、
使用できる最小配線幅をｗｍｉｎ、同期回路６５、６６
のクロック入力端子位置の距離をｌとすると、クロック
スキューをなくし、クロック分配回路全体のクロック伝
搬遅延時間を短くするようなメタル配線６２、６３の配
線幅ｗ１、ｗ２は、パラメタＲを用いて、

【００１２】

【数２】

【００１３】と表され、そのときの配線長ｌ１、ｌ２
は、

【００１４】

【数３】

【００１５】と表される。

【００１６】３個以上の同期回路を持つ場合には、２個
の同期回路を持つ場合のクロック分配回路を繰返し用い
る。ここでクロック出力回路６０と、内部のクロックス
キューが調整済のｎ個の同期回路を考える。なお、図５
はｎ＝８の場合を示す図であり、８個の同期回路６５−
１〜６５−８を持つ。このとき、前記ｎ個の同期回路の
うちの２個の同期回路に対し、上記の２個の同期回路を
持つ場合の方法を用いて、配線分岐点の位置、メタル配
線の位置、各メタル配線に対する配線長及び配線幅を定
める。図５の例では２個の同期回路６５−１、６５−２
に対し、配線分岐点６４−１の位置、メタル配線６２−
１，６２−２の位置、各メタル配線に対する配線長及び
配線幅を定めている。

【００１７】このとき、メタル配線６２−１，６２−
２、同期回路６５−１、６５−２からなる回路６５−９
は、配線分岐点６４−１をクロック入力とするクロック
スキューが調整済の同期回路である。２個の同期回路６
５−１，６５−２の代りに同期回路６５−９を新たに一
つの同期回路とみることにより、図５は、図６に示すよ
うに、クロック出力回路６０と、内部のクロックスキュ
ーが調整済の（ｎ−１）個の同期回路となる。従って、
この操作を繰返すことにより、終にはクロック出力回路
６０と２個の同期回路となり、２個の同期回路を持つ場
合の方法を用いて、全体のクロック分配回路を得る。複
数の同期回路から２個の同期回路を選ぶ順序によって同
じクロック出力回路と複数の同期回路から様々なクロッ
ク分配回路が実現可能である。しかしいずれの場合に
も、同期回路も含めた全体のクロック分配回路でのクロ
ックスキュー、クロック伝播遅延時間を細かく調整する
ことが可能となる。図１に図５に示したクロック出力回
路６０と８個の同期回路から得られる本発明のクロック
分配回路の一例を示す。

【００１８】以上により、本発明のクロック分配回路
は、同期回路も含めた全体のクロック分配回路でのクロ
ックスキュー、クロック伝播遅延時間を細かく調整する
ことが可能であり、ＬＳＩの誤動作に対するタイミング
マージンの向上が図れる。従って、前記課題を解決でき
るのである。

【００１９】

【実施例】図７に、本発明の第１の実施例を示す。

【００２０】図７の例では、クロック出力回路６０と、
同期回路として２個のフリップフロップ８５、８６が与
えられる。まずフリップフロップ８５、８６間をメタル
配線６９によって接続する。そして、メタル配線６９上
に配線分岐点６４を決めると、メタル配線６９は、フリ
ップフロップ８５と配線分岐点６４をつなぐ部分のメタ
ル配線６２と、フリップフロップ８６と配線分岐点６４
をつなぐ部分のメタル配線６３に分割され、それぞれの
配線長が定まる。

【００２１】このとき、クロック出力回路６０内の素子
の特性、メタル配線６２、６３の配線容量及び配線抵
抗、フリップフロップ８５、８６の負荷容量から、メタ
ル配線６２の伝播遅延時間とメタル配線６３の伝播遅延
時間が等しくなるような当該メタル配線６２、６３の配
線幅を決めることができる。図８は、メタル配線６２、
６３の配線幅を決める際に重要な伝播遅延時間の配線幅
に対する依存性の一例を示す図である。配線容量は配線
幅に比例し、配線抵抗は反比例する。伝播遅延時間は配
線容量、配線抵抗のどちらに対しても増加関数であるの
で、配線幅の最適値が定まる。この図の例では、メタル
配線６２の配線幅を１μｍにしてメタル配線６３の配線
幅を２μｍにした場合に、伝播遅延時間を等しくしクロ
ックスキューをなくすことができ、しかも伝播遅延時間
を最小にすることができる。

【００２２】この伝播遅延時間は、メタル配線６９上の
配線分岐点６４の位置に依存する。図９は、配線分岐点
６４がメタル配線６９上を、フリップフロップ８５から
フリップフロップ８６まで移動した時の、伝播遅延時間
の変化の一例を示す図である。伝播遅延時間は配線長の
自乗に比例して増加するため、メタル配線６２と６３に
バランス良く配線長が振り分けられた点が、伝播遅延時
間を最小にする。そのため、伝播遅延時間を最小にする
ような最適位置がメタル配線６９上にある。この図の例
では、配線分岐点６４をフリップフロップ８５から１０
μｍの位置に置いた時に伝播遅延時間を最小にすること
ができる。

【００２３】さらに、伝播遅延時間はメタル配線６９の
長さに依存する。メタル配線６９は、２個のフリップフ
ロップ８５、８６の位置関係、配線方式、ＬＳＩ上の障
害物などの条件により、実現可能な長さに制約がある。
図１０は、伝播遅延時間の、メタル配線６９の長さに対
する依存性の一例を示す。伝播遅延時間は配線長に対し
て増加関数であるため、実現可能な最短の配線長が、伝
播遅延時間を最小にする配線長となる。図１０の例で
は、メタル配線６９の長さを３０μｍに設定することに
より、伝播遅延時間を最小にすることができる。

【００２４】ある長さのメタル配線６９を実現する方法
は一般に一通りではない。図１１は、水平、垂直線のみ
を用いる配線方式において、同じ長さになるメタル配線
の配線例６９−１，６９−２，６９−３、及びそれぞれ
の場合の配線分岐点６４の位置６４−１，６４−２，６
４−３を示したものである。伝播遅延時間は、配線分岐
点６４がクロック出力回路６０に最も近づくように設定
する時に最小になる。図１１の場合には６４−１がその
例となり、メタル配線６９は６９−１の位置に設定され
る。これによって、クロック出力回路６０と配線分岐点
６４を結ぶメタル配線６１の配線長が定まる。

【００２５】最後に、メタル配線６１の配線幅を定め
る。伝播遅延時間と配線幅は、図８に示したような関係
があるため、伝播遅延時間を最小にするようにメタル配
線６１の配線幅を選ぶことができる。

【００２６】このように、第１の実施例では、配線分岐
点６４の位置、メタル配線６１、６２、６３の位置、配
線長及び配線幅を調節することにより、クロックスキュ
ー、クロック伝播遅延時間をきめ細かく調節することが
できる。そのため、ＬＳＩの誤動作に対してタイミング
マージンを向上することができ、それによって当該ＬＳ
Ｉの高速化が図れる。

【００２７】図１２は、本発明の第２の実施例である。
第２の実施例では、第１の実施例における２個のフリッ
プフロップ８５、８６の代りに２個の、クロックドライ
バに接続し、内部のクロックスキューが調整済の同期回
路６５、６６を用いる。第１の実施例では、メタル配線
６２と６３の伝播遅延時間を等しくすることによりクロ
ックスキューをなくすことができたが、第２の実施例で
は、メタル配線６２の伝播遅延時間と同期回路６５のク
ロック伝播遅延時間との和と、メタル配線６３の伝播遅
延時間と同期回路６６のクロック伝播遅延時間との和を
等しくすることにより、クロックスキューをなくすこと
ができる。従って、第１の実施例の方法を第２の実施例
に拡張することは容易である。

【００２８】図１３は、本発明の第３の実施例である。
第３の実施例では、第１の実施例における２個のフリッ
プフロップ８５、８６の代りに２個の、内部のクロック
スキューが調整済の同期回路６５、６６を用いる。この
同期回路は、概念として、第１の実施例におけるフリッ
プフロップ、第２の実施例におけるクロックドライバに
接続する同期回路を含む最も一般的なものである。第３
の実施例についても、第２の実施例と同様の方法によっ
てクロックスキュー、クロック伝播遅延時間をきめ細か
く調節することができる。

【００２９】図１は、本発明の第４の実施例である。第
４の実施例ではｎ個の同期回路を持つが、図１ではｎ＝
８の場合を示しており、同期回路６５−１〜６５−８を
持つ。この場合には第３の実施例と同様の方法を繰返し
用いる。図１の例では、はじめに２個の同期回路６５−
１，６５−２を結ぶメタル配線６９−１を引き、メタル
配線６２−１，６２−２の配線長及び配線幅を上記実施
例の手順に従って定める。このとき、メタル配線６９−
１、配線分岐点６４−１の位置は一通りではないが、そ
れらについてはここでは定めず、後に定める。ここで、
メタル配線６２−１，６２−２、同期回路６５−１，６
５−２からなる回路は、新たに配線分岐点６４−１を入
力とする同期回路６５−９とみなす。

【００３０】図１の例では、次に同期回路６５−９，６
５−３を結ぶメタル配線６９−２を引き、メタル配線６
２−３，６２−４の配線長及び配線幅を上記実施例の手
順に従って定める。このとき、メタル配線６９−１、配
線分岐点６４−１の位置を、配線分岐点６４−１が同期
回路６５−３に最も近づくように定める。

【００３１】以上の操作を（ｎ−１）回繰返し、メタル
配線６２−（２ｎ−３），６２−（２ｎ−２）の配線長
及び配線幅が定まる。そして、配線分岐点６４−（ｎ−
１）がクロック出力回路６０に最も近づくようにメタル
配線６９−（ｎ−１）を定め、上記実施例と同様にクロ
ック出力回路６０と配線分岐点６４−（ｎ−１）を結ぶ
メタル配線６１の配線長、配線幅を定める。このよう
に、３個以上の同期回路が存在する場合にも、配線分岐
点６４−１〜６４−（ｎ−１）の位置、メタル配線６
１、６２−１〜６２−（２ｎ−２）の位置、配線長及び
配線幅を調節することにより、クロックスキュー、クロ
ック伝播遅延時間をきめ細かく調節することができる。
そのため、ＬＳＩの誤動作に対してタイミングマージン
を向上することができ、それによって当該ＬＳＩの高速
化が図れる。

【００３２】

【発明の効果】以上詳細に説明したように、本発明によ
れば、クロック出力回路に含まれる素子の特性、同期回
路内の負荷容量、同期回路内部のクロック伝播遅延時
間、メタル配線の配線容量及び配線抵抗から求めた伝播
遅延時間に基づき、複数のメタル配線の位置、複数の配
線分岐点の位置、各メタル配線の配線長及び配線幅をそ
れぞれ変えてクロックスキュー及びクロック伝播遅延時
間を調節する構成にしたので、クロック分配回路内のす
べての同期回路間でクロック伝播遅延時間を等しくし、
しかもクロック伝播遅延時間を短くするように当該メタ
ル配線の位置、配線分岐点の位置、各メタル配線の配線
長及び配線幅を調整することにより、クロックスキュ
ー、クロック伝播遅延時間をきめ細かく調節できる。従
って従来のように、同期素子間でのきめ細かいクロック
スキューの調節ができない、クロック伝播遅延時間の調
節ができない、という欠点を解決でき、ＬＳＩの誤動作
に対してタイミングマージンを向上でき、それによって
ＬＳＩの高速化を図ることができる。

【図面の簡単な説明】

【図１】同期回路が８個の場合の本発明のクロック分配
回路の構成ブロック図である。

【図２】従来のクロック分配回路を示す構成ブロック図
である。

【図３】図２における回路ブロックの内部を示す図であ
る。

【図４】同期回路が２個の場合の本発明のクロック分配
回路の構成ブロック図である。

【図５】クロック出力回路及び８個の同期回路を示す図
である。

【図６】図５における２個の同期回路の接続を示す図で
ある。

【図７】本発明の第１の実施例を示すクロック分配回路
の構成ブロック図である。

【図８】図７における伝播遅延時間と配線幅依存性を示
す図である。

【図９】図７における伝播遅延時間と配線分岐点位置依
存性を示す図である。

【図１０】図７における伝播遅延時間と配線長依存性を
示す図である。

【図１１】等始終点、等配線長の配線の例を示す図であ
る。

【図１２】本発明の第２の実施例を示すクロック分配回
路の構成ブロック図である。

【図１３】本発明の第３の実施例を示すクロック分配回
路の構成ブロック図である。

【符号の説明】

４１−１〜４１−ｎ クロックドライバ ５０−１〜５０−ｎ 回路ブロック ６０ クロック出力回路 ６１，６１−１〜６１−ｎ メタル配線 ６２，６２−１〜６２−（２ｎ−２） メタル配線 ６３ メタル配線 ６４，６４−１〜６４−（ｎ−１） 配線分岐点 ６５，６５−１〜６５−（２ｎ−１），６６ 同期回路 ６９，６９−１〜６９−（ｎ−１） メタル配線 ８５，８６ フリップフロップ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 クロック出力回路が出力するクロックを
   複数のメタル配線と複数の配線分岐点を経由し複数の同
   期回路へ分配供給するクロック分配回路において、 前記クロック出力回路に含まれる素子の特性、前記同期
   回路内の負荷容量、前記同期回路内部のクロック伝播遅
   延時間及び前記メタル配線の配線容量と配線抵抗から求
   めた伝播遅延時間に基づき、前記メタル配線の位置、前
   記配線分岐点の位置及び前記各メタル配線の配線長、配
   線幅を変えてクロックスキューとクロック伝搬遅延時間
   を調節する構成にしたことを特徴とするクロック分配回
   路。