JP2001044283A - 半導体集積回路の自動配置配線方法及び半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】クロックスキューの調整が自動的に可能であ
り、冗長の配線面積又は冗長のセル面積が小さい半導体
集積回路の自動配置配線方法及び半導体集積回路を提供
する。 【解決手段】クロックバッファ５０３とクロックバッフ
ァ５０５との間を接続する配線８０２は、最小配線長で
配線され、配線８０２に付随する配線容量とフィルセル
抵抗８０１の抵抗値で、クロックバッファ５０３とクロ
ックバッファ５０５間のクロックスキューを、クロック
バッファ５０２とクロックバッファ５０４間のクロック
スキューに等しくなるように調整する。このようにし
て、配線８０２が迂回する配線の配線長を大幅に短くす
ることができ、冗長の配線面積又は冗長のセル面積を小
さくすることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はセルベース方式など
の半導体集積回路の自動配置配線方法及び半導体集積回
路に関し、特に信号伝搬遅延時間を調整することができ
る半導体集積回路の自動配置配線方法及び半導体集積回
路に関する。

【０００２】

【従来の技術】最近、集積回路において大規模化、高速
化が著しく、このことから、クロック信号を必要とする
回路に伝送されるクロック信号の各回路間でのクロック
スキューと呼ばれる位相ずれが、大きな問題となってき
ている。

【０００３】従来、クロック信号をフリップフロップ回
路に供給するクロック信号配線に遅延調整用のクロック
バッファを追加したり、冗長配線を行ったりして遅延調
整を行ってきた。

【０００４】上述した第１の従来の半導体集積回路の自
動配置配線方法について、図１１を用いてより詳細に説
明する。

【０００５】図１１において、５０１はルートクロック
バッファ、５０４はフリップフロップ回路５０６，５０
７を駆動するクロックバッファ、５０５はフリップフロ
ップ回路５０８，５０９を駆動するクロックバッファで
ある。ルートクロックバッファ５０１の出力の位置をＰ
１、クロックバッファ５０４の入力の位置をＰ２、クロ
ックバッファ５０５の入力の位置をＰ３、点Ｐ１から点
Ｐ２までの配線長をＬ１、この配線の配線抵抗をＲ（Ｌ
１）、配線容量をＣ（Ｌ１）、点Ｐ１から点Ｐ３までの
配線長をＬ２、この配線の配線抵抗をＲ（Ｌ２）、配線
容量をＣ（Ｌ２）とする。

【０００６】点Ｐ１から点Ｐ２までの配線遅延は、ルー
トクロックバッファ５０１の駆動能力、配線抵抗Ｒ（Ｌ
１）、配線容量をＣ（Ｌ１）及びクロックバッファ５０
６の入力容量などにより定まり、同様に、点Ｐ１から点
Ｐ３までの配線遅延は、ルートクロックバッファ５０１
の駆動能力、配線抵抗Ｒ（Ｌ２）、配線容量をＣ（Ｌ
２）及びクロックバッファ５０５の入力容量などにより
定まる。

【０００７】本従来例では、配線長Ｌ２の長さを迂回さ
せることにより調整し、配線抵抗Ｒ（Ｌ２）、配線容量
をＣ（Ｌ２）を変化させて、ルートクロックバッファ５
０１の出力からクロックバッファ５０４の入力までの遅
延と、ルートクロックバッファ５０１の出力からクロッ
クバッファ５０５の入力までの遅延との差を調整する。

【０００８】また第２の従来例として、特開平７−８６
４１５号公報に記載されているように、クロックバッフ
ァに複数の容量素子を予め配置しておき自動配線の際、
クロックバッファから配線を容量素子の上を通過するよ
うに配線させ、自動配置配線終了後、配線容量に応じて
容量素子に接続し信号伝播遅延時間を調整する方法もあ
る。

【０００９】

【発明が解決しようとする課題】上述した従来の半導体
集積回路の自動配置配線方法は、クロック配線を迂回さ
せたり、容量素子を追加挿入するため、配線面積やセル
面積が増大し、その結果チップ面積が増大するという問
題点がある。

【００１０】また、迂回配線を行うことにより、配線領
域の混雑度が増加し、デザインルールを考慮した配線の
収束性が悪化するため配線工程のやり直しが増え、自動
配置配線の設計期間が長期化するという問題がある。

【００１１】このため、本発明の目的は、同期回路にお
いてクロックスキューの調整が自動的に可能であり、冗
長の配線面積又は冗長のセル面積が小さい半導体集積回
路の自動配置配線方法及び半導体集積回路を提供するこ
とにある。

【００１２】さらに、本発明の他の目的は、フィルセル
内の抵抗を用いて遅延調整を行うことによりチップ面積
の縮小が可能な半導体集積回路の自動配置配線方法及び
半導体集積回路を提供することにある。

【００１３】また、迂回配線が減少し、かつ配線長も短
くなることで配線領域の混雑度が減少し、配線の収束性
が向上することによる自動配線での設計期間が短縮可能
な半導体集積回路の自動配置配線方法及び半導体集積回
路を提供することにある。

【００１４】

【課題を解決するための手段】そのため、本発明による
半導体集積回路の自動配置配線方法は、高電位の電源配
線部と低電位の電源配線部が配置された複数の機能セル
と、複数のクロック信号配線を駆動するルートクロック
バッファと、前記機能セルのクロック端子にクロック信
号を出力するクロックバッファとを含むセルのレイアウ
ト情報が格納されているセルライブラリを参照して、前
記セルを自動的に配置し、配置した前記セル間を自動的
に配線する半導体集積回路の自動配置配線方法におい
て、前記複数の機能セルを水平方向に配置し、次に水平
方向に配置された複数の前記機能セルを含むセル行を複
数行配列する第１のステップと、前記セル行を構成する
前記複数の機能セル間の前記セル行内の空き領域に、高
電位の電源配線部と低電位の電源配線部とが配置されさ
らに抵抗であるフィルセル抵抗が設けられたフィルセル
を配置する第２のステップと、前記半導体集積回路の回
路接続情報に基づき、前記機能セル間及び、前記ルート
クロックバッファの出力端子から複数の前記クロックバ
ッファの入力端子までの複数のクロック信号配線とを配
線する第３のステップと、前記クロック信号配線の配線
情報と前記ルートクロックバッファ及び前記クロックバ
ッファの電気的特性とから、前記複数のクロック信号配
線の遅延時間と前記複数のクロック信号配線に対応した
クロックスキュー値を算出する第４のステップと、前記
複数のクロック信号配線に対応した前記ルートクロック
バッファの出力端子と前記各クロックバッファの入力端
子とのクロック信号接続情報のうち、前記遅延時間の最
大値を有する前記クロック信号接続情報を除き、他の前
記クロック信号接続情報にそれぞれ遅延調整用の抵抗を
挿入する第５のステップと、前記クロックスキュー値が
設定値以下となるように、前記遅延調整用の抵抗の抵抗
値を設定する第６のステップと、前記ルートクロックバ
ッファの配置位置から所定内の距離にある前記フィルセ
ルを選択する第７のステップと、前記第７のステップで
選択された前記フィルセル内の前記フィルセル抵抗を、
前記第６のステップで設定された抵抗値になるように前
記フィルセル抵抗のレイアウトを行う第８のステップ
と、前記第３のステップで配線されたクロック信号配線
を削除し、前記回路接続情報と、前記第７のステップで
選択した前記フィルセル抵抗を介して、前記ルートクロ
ックバッファの出力端子から前記各クロックバッファの
入力端子までのクロック信号配線を配線する第９のステ
ップとを含んで、前記クロックスキューの調整を行うこ
とを特徴としている。

【００１５】また、本発明による半導体集積回路は、セ
ルベースの半導体集積回路において、タイミング制約条
件に基づいて配置された機能セルと、前記配置された機
能セルに電源を供給するためにセル領域に挿入されたフ
ィルセルを有し、このフィルセルに抵抗素子を設け、ク
ロック信号のスキューに応じてフィルセルの抵抗素子を
用いて、前記クロック信号のスキューを調整するように
したクロック信号配線を備えたことを特徴としている。

【００１６】

【発明の実施の形態】次に、本発明の半導体集積回路の
自動配置配線方法及び半導体集積回路の第１の実施の形
態について図面を参照して説明する。

【００１７】初めに、本発明の半導体集積回路の自動配
置配線方法及び半導体集積回路で用いるフィルセル１０
０について、図１（ａ），（ｂ）を参照して説明する。

【００１８】図１（ａ）は、フィルセル１００のレイア
ウト図であり、通常のフィルセルが有している電源配線
部１０１，ＧＮＤ配線部１０２、Ｎウェル１０４、Ｐウ
ェル１０５の他に、抵抗本体部１０３ａ、抵抗コンタク
ト部１０３ｂ，１０３ｃからなるフィルセル抵抗１０３
を備えている。

【００１９】次に図１（ｂ）に、フィルセル１００Ａ，
１００Ｂ，１００Ｃを同一高さを有する機能セル１１１
〜１１７の間にレイアウトした例を示す。この場合、機
能セル１１１〜１１７及びフィルセル１００Ａ〜Ｃのセ
ルの高さは共通であり、電源配線部１０１、ＧＮＤ配線
部１０２のレイアウトも共通化しているので、機能セル
１１１〜１１７及びフィルセル１００Ａ〜Ｃを配置する
だけで、電源配線部１０１、ＧＮＤ配線部１０２は、そ
れぞれ水平方向に連続して配線される。

【００２０】同様に、Ｎウェル１０４、Ｐウェル１０５
も水平方向に連続して配置されるため、Ｎウェル１０
４、Ｐウェル１０５は、それぞれ一つの共通領域に統合
される。

【００２１】フィルセル抵抗１０３を構成する抵抗本体
部１０３ａは、ポリシリコン抵抗や、タングステン抵
抗、モリブデン抵抗、シリコンクロム抵抗、クロム合金
抵抗などの薄膜抵抗等、配線抵抗よりも大きい抵抗によ
り形成される。抵抗値は抵抗長をｌ、抵抗幅をｗとする
と、ｌ／ｗに比例するので、抵抗値よりｌ／ｗを算出し
て、必要とする抵抗長ｌ、抵抗幅ｗを求める。なお、ポ
リシリコン抵抗、タングステン抵抗、モリブデン抵抗等
の薄膜抵抗は、電圧依存性が少なく、容量成分を無視し
てほぼ純抵抗と見なして良い。

【００２２】以上説明したように、本発明の半導体集積
回路の自動配置配線方法及び半導体集積回路で用いるフ
ィルセル１００は、電源配線部１０１、ＧＮＤ配線部１
０２及びＮウェル１０４、Ｐウェル１０５を水平方向に
連続して配置し、Ｎウェル１０４が電源電圧に、Ｐウェ
ル１０５がＧＮＤ電圧に安定してバイアスされる作用の
他に、通常デッドスペースとなっているフィルセル１０
０内部に、フィルセル抵抗１０３を設けている点が特徴
である。

【００２３】本発明の半導体集積回路の自動配置配線方
法及び半導体集積回路では、クロック信号配線の配線抵
抗及び配線容量だけでなく、フィルセル１００内のフィ
ルセル抵抗１０３を用いて、クロック信号のスキュー調
整を行う。

【００２４】抵抗と容量で遅延時間を計算する方法とし
て、Ｅｌｍｏｒｅ遅延モデルやＳＰＩＣＥを使用して求
める方法がある。Ｅｌｏｍｏｒｅ遅延モデルによれば、
配線で生じる配線遅延は、着目している配線箇所までの
抵抗と信号が伝達する配線容量との積で計算できる。

【００２５】Ｅｌｍｏｒｅ遅延モデルによる遅延時間の
計算方法を図２で説明する。

【００２６】図２において、クロックバッファ２０１か
ら分岐点Ｖを通過してクロックバッファ２０２、２０３
に分岐する場合の遅延時間を計算する。クロックバッフ
ァ２０１から分岐点Ｖまでの配線抵抗２０４の抵抗値を
Ｒ１、分岐点Ｖからクロックバッファ２０２までの配線
抵抗２０５の抵抗値をＲ２、分岐点Ｖからクロックバッ
ファ２０３までの配線抵抗２０６の抵抗値をＲ３、クロ
ックバッファ２０１から分岐点Ｖまでの配線容量２０７
の容量値をＣ１、分岐点Ｖからクロックバッファ２０２
までの配線容量２０８の容量値をＣ２、分岐点Ｖからク
ロックバッファ２０３までの配線容量２０９の容量値を
Ｃ３、クロックバッファ２０２の入力容量値をＣｉ２、
クロックバッファ２０３の入力容量値をＣｉ３とした場
合、クロックバッファ２０１からクロックバッファ２０
２ので遅延時間Ｔ１はＥｌｍｏｒｅ遅延モデルより次式
で求まる。

【００２７】 Ｔ１＝Ｒ１×｛Ｃ１／２＋（Ｃ２＋Ｃｉ２＋Ｃ３＋Ｃｉ３）｝＋Ｒ２×（Ｃ２ ／２＋Ｃｉ２） ・・・（１） 次に本発明の半導体集積回路の自動配置配線方法及び半
導体集積回路において、抵抗付フィルセル１００を図２
に示すクロックバッファ２０１の出力と分岐点Ｖの途中
に挿入し、他の条件については変更しない場合の遅延時
間について図３を用いて説明する。なお、図２と共通の
要素には共通の符号を付している。

【００２８】図３において、クロックバッファ２０１か
ら分岐点Ｖ２までの任意の個所に、本発明によるフィル
セル抵抗を内蔵したフィルセル３０１を挿入しその抵抗
値をＲｘ、クロックバッファ２０１からフィルセル３０
１までの配線抵抗２０４ａの抵抗値をＲ１１、フィルセ
ル３０１から分岐点Ｖ２までの配線抵抗２０４ｂの抵抗
値をＲ１２、クロックバッファ２０１からフィルセル３
０１までの配線容量２０７ａの容量値をＣ１１、フィル
セル３０１から分岐点Ｖ２までの配線容量２０７ｂの容
量値をＣ１２とする。

【００２９】ここで、Ｒ１１＋Ｒ１２＝Ｒ１、Ｃ１１＋
Ｃ１２＝Ｃ１が成立する。

【００３０】初めに、クロックバッファ２０１からクロ
ックバッファ２０２までの遅延時間Ｔ２を求める。

【００３１】ここでアルミニュームのような層抵抗の小
さい金属（約５０ｍΩ／□以下）で配線し、ポリシリコ
ンのような層抵抗の大きい物質（約５０Ω／□）でフィ
ルセル３０１を構成するフィルセル抵抗１０３を形成し
た場合、アルミニューム配線の配線抵抗は、ポリシリコ
ン抵抗に較べて各段に小さいので、フィルセル３０１を
挿入した部分のアルミニューム配線部分の抵抗値の減少
は無視して良い。

【００３２】そこで Ｒ１１＋Ｒ１２＋Ｒｘ Ｒ１＋Ｒｘ ・・・（２） と計算することができるので、遅延時間Ｔ２は次式で求
められる。

【００３３】 Ｔ２＝（Ｒ１＋Ｒｘ）×｛（Ｃ１１＋Ｃ１２）／２＋（Ｃ２＋Ｃｉ２＋Ｃ３＋ Ｃｉ３）｝＋Ｒ２×（Ｃ２／２＋Ｃｉ２） ・・・（３） （１）式、（２）式よりＴ１＝Ｔ２となる抵抗値Ｒｘを
求めると、 Ｒ１×｛Ｃ１／２＋（Ｃ２＋Ｃｉ２＋Ｃ３＋Ｃｉ３）｝＋Ｒ２×（Ｃ２／２＋ Ｃｉ２）＝（Ｒ１＋Ｒｘ）×｛（Ｃ１１＋Ｃ１２）／２＋（Ｃ２＋Ｃｉ２＋Ｃ３ ＋Ｃｉ３）｝＋Ｒ２×（Ｃ２／２＋Ｃｉ２） ・・・（４） となる。計算の便宜上、Ｃ２＋Ｃｉ２＋Ｃ３＋Ｃｉ３＝
Ａとすると（４）式から、次の（５）式を得る。 Ｒｘ＝Ｒ１×｛（Ｃ１＋２Ａ）／（Ｃ１＋２Ａ）−１｝・・（５） （５）式から容易にわかるように、配線容量で遅延させ
た信号を配線容量を減らした割合に応じたフィルセル抵
抗１０３を用いることで、配線容量と同等の遅延を生じ
させることが可能である。すなわり、迂回配線を短く
し、その分、減少した容量に応じたフィルセル抵抗１０
３を用いることでクロックスキューの調整が可能であ
る。

【００３４】次に、図４に示すフローチャートを参照し
て、本発明の半導体集積回路の自動配置配線方法の設計
フローについて説明する。

【００３５】図４に示すように、自動配置工程Ｓ１１
で、セルライブラリ（図示せず）に用意されている複数
の機能セルが、半導体集積回路の回路接続情報とタイミ
ング制約に基づいて、水平方向に自動配置され、次に水
平方向に配置された複数の機能セルを含むセル行を複数
行自動配置される。このとき、自動配置された機能セル
に電源を供給するために、フィルセルが水平方向に配列
された各セル列内の空き領域全面に渡って配置可能な分
だけ配置される。

【００３６】次にクラスタ作成工程Ｓ１２で、相互に関
連している機能セルを幾つかのクラスタと呼ばれるグル
ープに分割する。

【００３７】負荷容量見積もり工程Ｓ１３では、各クラ
スタ毎に負荷（配線容量＋入力容量）を見積もり、クロ
ックバッファ挿入工程Ｓ１４において、見積った負荷に
応じて配線遅延が均等になるようにクロックバッファを
挿入する。

【００３８】遅延時間の算出工程Ｓ１５では、クロック
バッファ挿入工程Ｓ１４で挿入されたクロックバッファ
も含めて配線の配線経路を決定し、その配線経路の遅延
時間を（１）式１又はＳＰＩＣＥシミュレーションによ
り算出する。

【００３９】遅延時間の算出工程Ｓ１５で算出された遅
延時間により生じるクロックスキューを減らすために、
等遅延配線工程Ｓ１６で遅延時間が最大になる配線に負
荷を合わせるようにし、他の配線は迂回させて配線長を
増やしクロックスキューの調整を行う。

【００４０】次に図５、図６を用いて等遅延配線工程Ｓ
１６のより詳細な説明をする。

【００４１】図５は、遅延時間の算出工程Ｓ１５が完了
した状態での回路図を表している。すなわち、ルートク
ロックバッファ５０１からフリップフロップ回路５０
６，５０７，５０８，５０９にクロック信号配線を配線
した場合、ルートクロックバッファ５０１からフリップ
フロップ回路５０６，５０７までの負荷に応じてクロッ
クバッファ５０２，５０４が挿入される。

【００４２】同様にルートクロックバッファ５０１から
フリップフロップ回路５０８，５０９までの負荷に応じ
てクロックバッファ５０３，５０５が挿入される。挿入
されたクロックバッファ５０２からクロックバッファ５
０４までの配線容量５１０と、クロックバッファ５０３
からクロックバッファ５０５までの配線容量５１１はク
ロックスキューを最小にするために、等遅延配線工程Ｓ
１６を実行する。

【００４３】図６は、上記の等遅延配線工程Ｓ１６を実
行した後のレイアウト図である。図６に示されているよ
うに、ルートクロックバッファ５０１からフリップフロ
ップ回路５０６，５０７までの配線経路とルートクロッ
クバッファ５０１からフリップフロップ回路５０８，５
０９までの配線経路を比べると、図５に示したように挿
入されたクロックバッファ５０２からクロックバッファ
５０４までの配線６０１の配線負荷に合わせるために、
クロックバッファ５０３からクロックバッファ５０５ま
での配線６０２は、クロックバッファ５０３とクロック
バッファ５０５が近接配置されているにも関わらず、迂
回配線されて配線６０１と同じ配線長になるように配線
される。

【００４４】次に、迂回配線の遅延時間算出工程Ｓ１７
において、クロック信号配線のスキュー調整のために配
線された図６の迂回配線６０２の遅延時間を算出した
後、抵抗の選定工程Ｓ１８で算出された遅延時間を満足
するような抵抗値を（５）式又はＳＰＩＣＥシミュレー
ションにより計算し、回路の接続情報の対応箇所にフィ
ルセル抵抗１０３を追加する。

【００４５】すなわち、図６に示す迂回配線６０２の配
線長を短くし、かつフィルセル抵抗１０３を挿入して遅
延時間が変化しないようなフィルセル抵抗１０３の抵抗
値を算出し、回路上にこのフィルセル抵抗１０３を追加
挿入する。

【００４６】ここで、フィルセル抵抗１０３の抵抗値が
異なるフィルセル１００を、予めライブラリーに複数登
録しておき、抵抗の選定工程Ｓ１８で算出された抵抗値
に最も近いフィルセル抵抗１０３を有するフィルセル１
００を選定し、ルートクロックバッファ５０１の所定内
の距離、例えば３００μ〜５００μの距離以内にあるフ
ィルセルのレイアウト情報を選定したレイアウトフィル
セル１００のレイアウト情報に置き換える。

【００４７】最小配線長の配線経路決定工程Ｓ１９で
は、フィルセル１００と配線を用いて、配線長が最小に
なる配線経路を決定する。

【００４８】遅延時間計算工程Ｓ２０では、最小配線長
の配線経路決定工程Ｓ１９で決定した配線経路での遅延
時間を計算し、クロックスキュー値の判定工程Ｓ２１に
よりクロックスキュー値が設定値より小さいか否かを判
定し、クロックスキュー値が設定値より小さければ、ス
テップＳ２２で、本発明の半導体集積回路の自動配置配
線方法の設計フローを終了し、クロックスキュー値が設
定値よりも大きい場合は、抵抗の選定工程Ｓ１８に戻っ
て前に選定したフィルセル抵抗１０３と異なる抵抗値を
有するフィルセル１００を選定し、最小配線長の配線経
路決定工程Ｓ１９からクロックスキュー値の判定工程Ｓ
２１までの工程を実行する。

【００４９】次に、本発明の半導体集積回路の自動配置
配線方法における抵抗の選定工程Ｓ１８を説明する図７
と、最小配線長の配線経路決定工程Ｓ１９を説明する図
８を参照して、両工程について説明する。

【００５０】図７は、図５に示す回路図において、クロ
ックバッファ５０３とクロックバッファ５０５間とにフ
ィルセル抵抗７０１を挿入した回路図を示している。配
線容量５１０によって生じる遅延時間と同じ遅延時間を
得るために、抵抗の選定工程Ｓ１８で選定したフィルセ
ル抵抗７０１を有するフィルセルを選び、クロックバッ
ファ５０３とクロックバッファ５０５の間に挿入する。

【００５１】図８は、図７に示す回路図を元に最小配線
長の配線経路決定工程Ｓ１９で、フィルセル１００と配
線を用いて配線長が最小になる配線経路を決定した後の
各セルの配置と、クロック信号配線のレイアウトを示し
ている。ここで、フィルセル抵抗８０１は、図７のフィ
ルセル抵抗７０１のレイアウトをシンボル化して示して
いる。

【００５２】ここで、フィルセル抵抗８０１は前に説明
したように、自動配置工程Ｓ１１で自動的にセル領域内
の空き領域に配置されたフィルセル１００が選択されて
使用される。

【００５３】クロックバッファ５０３とクロックバッフ
ァ５０５との間を接続する配線８０２は、最小配線長で
配線され、配線８０２に付随する配線容量とフィルセル
抵抗８０１の抵抗値で、クロックバッファ５０３とクロ
ックバッファ５０５間のクロックスキューを、クロック
バッファ５０２とクロックバッファ５０４間のクロック
スキューに等しくなるように調整している。配線８０２
は図６の配線６０２と比較すると、大幅に迂回する配線
の配線長が短くなっている。このため、本発明の半導体
集積回路の自動配置配線方法は、同期回路においてクロ
ックスキューの調整が自動的に可能であり、冗長の配線
面積又は冗長のセル面積が小さいという効果がある。

【００５４】さらに、フィルセル内のフィルセル抵抗を
用いて遅延調整を行うので、チップ面積の縮小が可能で
ある。

【００５５】また、迂回配線が減少し、かつ配線長も短
くなることで配線領域の混雑度が減少し、配線の収束性
が向上する。このため、自動配線における設計期間が短
縮するという効果が得られる。

【００５６】次に、本発明の半導体集積回路の自動配置
配線方法及び半導体集積回路の第２の実施の形態につい
て、図９を参照して説明する。

【００５７】図９において、９０１，９０２は、クロッ
クバッファ５０３とクロックバッファ５０５間に挿入し
たフィルセル抵抗であり、これらのフィルセル抵抗９０
１，９０２を並列接続して、回路上の１抵抗素子を形成
し、この抵抗でクロック信号配線のクロックスキューを
調整している点が図８と異なっている。

【００５８】本発明の半導体集積回路の自動配置配線方
法及び半導体集積回路の第２の実施の形態は、図４の抵
抗の選定工程Ｓ１８で、ライブラリ登録されている標準
のフィルセル抵抗１０３を組み合わせた抵抗を用いる点
が特徴である。

【００５９】自動配置配線用のライブラリーに登録され
ているフィルセル１００を構成するフィルセル抵抗単体
だけでクロックスキューの調整が困難な場合、図９に示
すフィルセル抵抗９０１，９０２を並列又は直列に接続
して、クロックスキューを調整する。

【００６０】このように、複数のフィルセル抵抗１０３
を直列接続又は並列接続あるいは直列接続と並列接続の
組み合わせにより、任意の抵抗値を有する抵抗が形成可
能となるため、（５）式又はＳＰＩＣＥシミュレーショ
ンにより計算した抵抗値に殆ど等しく、複数のフィルセ
ル抵抗１０３を合成することが可能である。これによ
り、図６に示す迂回配線６０２の長さをより短くするこ
とができる。

【００６１】また、本発明の半導体集積回路の自動配置
配線方法及び半導体集積回路で用いるフィルセルとして
は、図１０（ａ）に示すフィルセル１００Ａを用いるこ
とも可能である。

【００６２】図１０（ａ）に示すフィルセル１００Ａ
は、図１に示すフィルセル１００と同様に、電源配線部
１０１，ＧＮＤ配線部１０２、Ｎウェル１０４、Ｐウェ
ル１０５を備えている他、抵抗本体部１００３ａ、抵抗
コンタクト部１００３ｂ，１００３ｄからなるフィルセ
ル抵抗１００３Ａと、抵抗本体部１００３ａ’、抵抗コ
ンタクト部１００３ｃ，１００３ｄからなるフィルセル
抵抗１００３Ｂとを備えている。

【００６３】図１０（ａ）〜（ｄ）に示すように、フィ
ルセル１００Ａ内に複数のフィルセル抵抗１００３Ａ，
１００３Ｂを用意し、１つのフィルセル１００Ａで複数
の抵抗値を作成することができる。これにより、クロッ
クスキューを調整するフィルセル抵抗の可変幅を広げる
ことができる。例えば、図１０（ｂ）の、フィルセル抵
抗１００３Ａとフィルセル抵抗１００３Ｂとを配線で並
列接続する方法、図１０（ｃ）のフィルセル抵抗１００
３Ａとフィルセル抵抗１００３Ｂとを配線で直列接続す
る方法、図１０（ｄ）のフィルセル抵抗１００３Ａとフ
ィルセル抵抗１００３Ｂとをそれぞれ単独で使用する方
法など、配線の接続方法により種々の抵抗値を作成する
ことができる。

【００６４】なお上記の説明では、１つのフィルセル内
に１本又は２本のフィルセル抵抗をレイアウトした場合
について説明したが、これに限らず、１つのフィルセル
内に複数のフィルセル抵抗を用意しておき、これらのフ
ィルセル抵抗を直列接続又は並列接続あるいは直列接続
と並列接続の任意に組み合わせることも可能である。さ
らに、フィルセル抵抗を折り曲げてレイアウトしても良
い。

【００６５】また、ルートクロックバッファが２系統の
クロック信号配線を駆動する場合についてのみ説明した
が、Ｎ（Ｎは３以上の整数）系統の場合に拡張すること
は容易に可能である。この場合、クロック信号配線長が
最大のクロック信号配線に対しては、本発明によるフィ
ルセルを挿入せず、他のＭ（Ｍは（Ｎ−１）以下の整
数）系統のクロック信号配線に本発明によるフィルセル
を挿入して、各クロック信号配線の遅延調整を行う。

【００６６】また、フィルセルは自動配置工程Ｓ１１
で、水平方向に配列された複数のセル間の空き領域に配
置されるとして説明したが、最小配線長の配線経路決定
工程Ｓ１９で、図８のクロックバッファ５０３，５０５
に近い水平方向に連続して配列された２つのセルを選択
し、この２つのセル間を広げてこの間にフィルセルを挿
入することも可能である。この方法によれば、フィルセ
ルがクロックバッファ５０３とクロックバッファ５０５
の直ぐ近くに配置されるので、配線８０２を確実に短く
することができる。

【００６７】なお、フィルセルを上記のようにセル間に
挿入した場合、配線の遅延時間が変化してしまうが、フ
ィルセルが挿入されることにより移動するセルの移動距
離は、高々フィルセルの横幅程度であるため短く、配線
の遅延時間の変化量は少ない。

【００６８】

【発明の効果】以上説明したように、本発明による半導
体集積回路の自動配置配線方法及び半導体集積回路は、
同期回路においてクロックスキューの調整が自動的に可
能であり、冗長の配線面積又は冗長のセル面積が小さい
という効果がある。

【００６９】さらに、フィルセル内のフィルセル抵抗を
用いて遅延調整を行うので、チップ面積の縮小が可能で
ある。

【００７０】また、迂回配線が減少し、かつ配線長も短
くなることで配線領域の混雑度が減少し、配線の収束性
が向上する。このため、自動配線における設計期間が短
縮するという効果が得られる。

【００７１】また、フィルセル抵抗単体は、標準化され
てライブラリ登録されているが、ライブラリから標準化
されたフィルセル抵抗を複数選択して組み合わせること
により、精度良くクロックスキューを調整することがで
きる。

【００７２】また、１つのフィルセル内に複数のフィル
セル抵抗を用意しておき、これらのフィルセル抵抗を直
列接続又は並列接続あるいは直列接続と並列接続の任意
の組み合わせることで、多様な抵抗値を小さい面積で構
成することができる。

【００７３】このように抵抗を組み合わせることによ
り、多数の抵抗値を有する抵抗を生成する技術思想は従
来からあるが、本発明では、従来の半導体集積回路の自
動配置配線方法及び半導体集積回路において、デッドス
ペース化していたフィルセル内にフィルセル抵抗を設け
て、さらに面積効率を向上させている。

【図面の簡単な説明】

【図１】図１（ａ）は、本発明の半導体集積回路の自動
配置配線方法及び半導体集積回路で用いるフィルセル１
００のレイアウト図であり、図１（ｂ）は、本発明によ
るフィルセルを同一高さを有するセル１１１〜１１７の
間にレイアウトしたレイアウト図である。

【図２】Ｅｌｍｏｒｅ遅延モデルによる遅延時間の計算
方法を説明するための等価回路図である。

【図３】本発明の半導体集積回路の自動配置配線方法及
び半導体集積回路において、フィルセル３０１を図２の
等価回路に挿入した回路図である。

【図４】本発明の半導体集積回路の自動配置配線方法を
表すフローチャートである。

【図５】本発明の半導体集積回路の自動配置配線方法に
おける遅延時間の算出工程Ｓ１５が完了した状態での回
路図である。

【図６】遅延時間の算出工程Ｓ１５が完了した後の図５
に示す回路図のレイアウト図である。

【図７】図５に示す回路図において、クロックバッファ
５０３とクロックバッファ５０５間とにフィルセル抵抗
７０１を挿入した回路図である。

【図８】図７に示す回路図を元に最小配線長の配線経路
決定工程Ｓ１９で、フィルセル抵抗８０１と配線を用い
て配線長が最小になる配線経路を決定した後の各セルの
配置と、クロック信号配線の配置を表すレイアウト図で
ある。

【図９】本発明の半導体集積回路の自動配置配線方法及
び半導体集積回路の第２の実施の形態を表すレイアウト
図である。

【図１０】図１０（ａ）は本発明による他のフィルセル
を示すレイアウト図であり、図１０（ｂ）〜図１０
（ｄ）は、図１０（ａ）に示すフィルセル抵抗を用い配
線の接続方法を変えたレイアウト図である。

【図１１】第１の従来の半導体集積回路の自動配置配線
方法を説明するためのレイアウト図である。

【符号の説明】

１００，１００Ａ，１００Ｂ，１００Ｃ，３０１ フ
ィルセル １０１ 電源配線部 １０２ ＧＮＤ配線部 １０３，７０１，８０１，９０１，９０２ フィルセ
ル抵抗 １０３ａ，１００３ａ，１００３ａ’ 抵抗本体部 １０３ｂ，１０３ｃ，１００３ｂ，１００３ｃ，１００
３ｄ 抵抗コンタクト部 １０４ Ｎウェル １０５ Ｐウェル １１１〜１１７ 同一高さを有するセル ２０１〜２０３，５０２〜５０５ クロックバッファ ２０４〜２０６，２０４ａ，２０４ｂ 配線抵抗 ２０７〜２０９，２０７ａ，２０７ｂ，５１０，５１１
配線容量 ５０１ ルートクロックバッファ ５０６〜５０９ フリップフロップ回路 ６０１，６０２，８０２ 配線

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B046 AA08 BA05 BA06 JA02 5F064 BB26 BB28 CC22 DD02 DD10 DD14 DD26 EE02 EE03 EE08 EE43 EE47 EE52 EE54 HH10 HH12

Claims (11)

【特許請求の範囲】
1. 【請求項１】 高電位の電源配線部と低電位の電源配線
   部が配置された複数の機能セルと、複数のクロック信号
   配線を駆動するルートクロックバッファと、前記機能セ
   ルのクロック端子にクロック信号を出力するクロックバ
   ッファとを含むセルのレイアウト情報が格納されている
   セルライブラリを参照して、前記セルを自動的に配置
   し、配置した前記セル間を自動的に配線する半導体集積
   回路の自動配置配線方法において、 前記複数の機能セルを水平方向に配置し、次に水平方向
   に配置された複数の前記機能セルを含むセル行を複数行
   配列する第１のステップと、 前記セル行を構成する前記複数の機能セル間の前記セル
   行内の空き領域に、高電位の電源配線部と低電位の電源
   配線部とが配置されさらに抵抗であるフィルセル抵抗が
   設けられたフィルセルを配置する第２のステップと、 前記半導体集積回路の回路接続情報に基づき、前記機能
   セル間及び、前記ルートクロックバッファの出力端子か
   ら複数の前記クロックバッファの入力端子までの複数の
   クロック信号配線とを配線する第３のステップと、 前記クロック信号配線の配線情報と前記ルートクロック
   バッファ及び前記クロックバッファの電気的特性とか
   ら、前記複数のクロック信号配線の遅延時間と前記複数
   のクロック信号配線に対応したクロックスキュー値を算
   出する第４のステップと、 前記複数のクロック信号配線に対応した前記ルートクロ
   ックバッファの出力端子と前記各クロックバッファの入
   力端子とのクロック信号接続情報のうち、前記遅延時間
   の最大値を有する前記クロック信号接続情報を除き、他
   の前記クロック信号接続情報にそれぞれ遅延調整用の抵
   抗を挿入する第５のステップと、 前記クロックスキュー値が設定値以下となるように、前
   記遅延調整用の抵抗の抵抗値を設定する第６のステップ
   と、 前記ルートクロックバッファの配置位置から所定内の距
   離にある前記フィルセルを選択する第７のステップと、 前記第７のステップで選択された前記フィルセル内の前
   記フィルセル抵抗を、前記第６のステップで設定された
   抵抗値になるように前記フィルセル抵抗のレイアウトを
   行う第８のステップと、 前記第３のステップで配線されたクロック信号配線を削
   除し、前記回路接続情報と、前記第７のステップで選択
   した前記フィルセル抵抗を介して、前記ルートクロック
   バッファの出力端子から前記各クロックバッファの入力
   端子までのクロック信号配線を配線する第９のステップ
   とを含んで、前記クロックスキューの調整を行うことを
   特徴とする半導体集積回路の自動配置配線方法。
2. 【請求項２】 前記第３のステップにおいて、前記フィ
   ルセルの高電位の電源配線部と低電位の電源配線部と
   を、それぞれ前記フィルセルに隣接する前記機能セルの
   前記高電位の電源配線部と前記低電位の電源配線部とに
   配線することを特徴とする請求項１記載の半導体集積回
   路の自動配置配線方法。
3. 【請求項３】 前記第５のステップの後に、前記第３の
   ステップで配線されたクロック信号配線を削除し、前記
   遅延調整用の抵抗が挿入された前記クロック信号配線情
   報に対応した配線を最小の長さで配線し、前記第４のス
   テップを用いて前記クロックスキューを再度算出し、続
   いて前記第６のステップを実行することを特徴とする請
   求項１記載の半導体集積回路の自動配置配線方法。
4. 【請求項４】 前記抵抗の抵抗値が異なる複数の前記フ
   ィルセルを前記セルライブラリに登録しておき、このセ
   ルライブラリから前記第６のステップで定めた抵抗値に
   最も近い抵抗を設けた前記フィルセルを選択し、このフ
   ィルセルを前記第７のステップで選択した前記フィルセ
   ルに置換する前記第８のステップを含む請求項１記載の
   半導体集積回路の自動配置配線方法。
5. 【請求項５】 前記第の８ステップにおいて、前記フィ
   ルセルを複数用い、これらのフィルセルにそれぞれ設け
   られた前記抵抗を、直列接続又は並列接続あるいは直列
   接続と並列接続を組み合わせて配線することを特徴とす
   る請求項１記載の半導体集積回路の自動配置配線方法。
6. 【請求項６】 前記フィルセル内に複数の抵抗を設け、
   前記複数の抵抗の接続を変更することにより、複数の抵
   抗値を得るように構成した前記フィルセルを用いる請求
   項１記載の半導体集積回路の自動配置配線方法。
7. 【請求項７】 前記抵抗は、ポリシリコン抵抗又はタン
   グステン抵抗、モリブデン抵抗、シリコンクロム抵抗、
   クロム合金抵抗などの薄膜抵抗により形成されることを
   特徴とする請求項１記載の半導体集積回路の自動配置配
   線方法。
8. 【請求項８】 前記セル列を構成する複数の前記セルと
   前記フィルセルの高さは、等しいことを特徴とする請求
   項１記載の半導体集積回路の自動配置配線方法。
9. 【請求項９】 セルベースの半導体集積回路において、
   前記半導体集積回路の回路接続情報に基づいて配置され
   た機能セルと、前記配置された機能セルに電源を供給す
   るためにセル領域に挿入されたフィルセルを有し、この
   フィルセルに抵抗素子を設け、クロック信号のスキュー
   に応じてフィルセルの抵抗素子を用いて、前記クロック
   信号のスキューを調整するようにしたクロック信号配線
   を備えたことを特徴とする半導体集積回路。
10. 【請求項１０】 前記フィルセルは複数の抵抗値を有す
    ることを特徴とする請求項９記載の半導体集積回路。
11. 【請求項１１】 それぞれ異なる抵抗値を有する複数の
    前記フィルセルを備えたことを特徴とする請求項１記載
    の半導体集積回路。