JPS63103531A

JPS63103531A - デジタル信号中継制御方式

Info

Publication number: JPS63103531A
Application number: JP24899386A
Authority: JP
Inventors: Kazuhiko Takahara; 和彦高原; Nobuaki Minemura; 宜明峯村
Original assignee: AIHON KK; Aiphone Co Ltd
Current assignee: AIHON KK; Aiphone Co Ltd
Priority date: 1986-10-20
Filing date: 1986-10-20
Publication date: 1988-05-09
Also published as: JPH035099B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の技術分野］本発明はデジタル信号中継制御の方式に係わり、特に半
二重伝送路において伝送路拡張時に生じるループバック
現象を阻止するデジタル信号中継制御の方式に関する。

［発明の技術的背景］一般的に、半二１の伝送路には送信回路／受信回１１１
が双方向となフているｉ置が並列に接続される。従って
、送信回路の駆動能力、受信回路の受信感度の関係上、
伝送路の距龍及び装置の接続台数に制限が生じる。そこ
で、伝送路を拡張するための方法として従来から、コン
ピューター間のデータ伝送方式として、一方の伝送路か
ら送出された伝送情報信号をバッファ・メモリーに一旦
蓄積し、しかるのちに、他方の伝送路に送出する中継方
式があった。また、ループバック現象を阻止するために
、中継装置において伝送信号の中の特別なデータビット
パターンを検出することにより方向制御する方式がある
。また、同じ目的て伝送情報１言号とは別のアイドリン
グ・クロツク１言号、あるいは、伝送信号中に含まれる
クロック信号を用いて方向制御する方式も利用されてい
る。

［背景技術の問題点コしかしながら、伝送情報信号の解読、ｖｔ積低伝送処理
の、ソフトウェア、ハードウェアの負担が大きく、伝送
情報の蓄積伝送のため、一方の系統から他方の系統への
中継処理遅延を生じるという欠点があった。データ・ビ
ット・パターンを使用する方式では、本質的に方向制御
のための伝送情＋ＦＪ　ｉＮ号と区別でさる特別なデー
タ・ビット・パターンが必要であり、伝送信号のデータ
・フォーマットの制約を生じる。それに加えて、データ
・ビット・パターンの検出のため、一時的に伝送信号を
蓄積する必要があり、中継処理遅延が避けられない。ま
た、方向制御のためにアイドリング・クロック信号を利
用する場合、アイドリング・クロック信号が伝送信号の
オーバー・ヘッドとなり、伝送効率を低下させる。その
上、伝送信号中に方向制御のためのクロック信号を含ま
せる必要があり、伝送信号のデータ・フォーマットの制
約な生じる。−さらに、一方の系統からの伝送信号の、
方向制御のためのアイドリング・クロック信号は他方の
系統へ伝送されないので、中継ＨＲの人出力で伝送信号
に変化を生ずることになり、３系統以上を相互接続する
多段接続が不可能となる等の欠点があった。

［発明の目的］本発明は上記のような従来のものの欠点を除去するため
になされたもので、相互接続される両方の伝送路からの
伝送情報信号の送信のスタート・ビットまたは開始信号
の検出によって伝送路の方向制御をすることにより、中
継処理遅延を発生させることなく、また、方向制御のた
めの伝送信号のデータ・フォーマットの制約の必要もな
く、かつ多段接続可能なデジタル信号中継装置を筒車な
回路構成で安価に提供せんとするものである。

［発明の概要］以上の目的を達成するため、本発明によるデジタル信号
中継制御方式は、２系統以上の半二重伝送方式の双方向
伝送路の間に設けられ、送信回路／受信回路を介してデ
ジタル信号を交換するデジタル信号中継装置に於て、前
記伝送路の一方の側の受信回路の出力に接続される保持
回路と、前記筺持回路の出力により制御され、前記受信
回路の信号を前記伝送路の他方へと送出する送信回路と
、前記伝送路の他方に送信信号がある場合に前記保持回
路をリセットする制御回路と、前記１７持回路の出力に
接続され信号が送出されてから一定時間後に前記保持回
路をリセットする基準時間発生・制御回路とを具備し、
さらに前記伝送路の他方の剣の受信回路の出力側に前記
保持回路、前記送信回路、前記制御回路をそれぞれもう
１組対称的位置に具１−シてなるものである。

［ｌ′＠明の実施例］以下、本発明の好ましい実施例を第１図に基づき説明す
る。第１図に於て伝送路４と伝送路５とはそれぞれ複数
の通信端末が接続される半二重伝送方式の伝送路である
。通信端末１は伝送路４に接続され、通信端末３は伝送
路５に接続される。

デジタル信号中継装置２は伝送路４と伝送路５に接続さ
れる。次に、デジタル信号中継装置２の内部構成につい
て説明する。伝送路４は受信回路２０を介して制御回路
を構成するＡＮＤＮＯ論理回路素子２８持回路としての
ＲＳフリップフロップ２２のセット端子に接続されてい
る。ＡＮＤ論理回路素子２１の出力は送信回路２３を介
し、伝送路５に接続されている。また、伝送路５からは
、同様に受信回路２４を介し、制御回路を構成するＡＮ
Ｄ論理回路素子２５、保持回路としてのＲＳフリップフ
ロップ２６のセット端子に接続され、ＡＮＤ論理回路素
子２５の出力は送信回路２７を介し伝送路４に接続され
ている。ＲＳフリップフロップ２２．２６の出力端子は
それぞれＡＮＤ論理回路素子２１．２５及びＮＯＲ論理
回路素子２日、２９の一方の入力端子、ＯＲ論理回路素
子２１０の入力端子に接続されている。制御回路を構成
するＮＯＲ論理回路素子２８の出力はＲＳフリップフロ
ップ２２、制御回路を構成するＮＯＲ論理回路素子２９
の出力はＲＳフリップフロップ２６のリセット端子にそ
れぞれ接続されている。また、ＯＲ論理回路素子２１０
の出力は基準時間発生回路２１１の入力端子に接続され
る。ＮＯＲ論理回路素子２８．２９の他方の入力端子は
共通接続され、基準時間発生・制御回路を構成する基準
時間発生回路２１１のリセ・ソト端子に接続されている
。

次に、以上の構成によるデジタル信号中継装置２の動作
を説明する。第２図において、最上段に示すのは伝送路
４に送出される伝送信号であり、この信号は受信回路２
０て受けられ、信号２ａとしてＲＳフリップフロップ２
２０セット端子に人力される。このとき伝送路５に送出
信号がなければＲＳフリップフロップ２２はセットされ
、その出力信号２ｂは論理１　（ハイレベル）になり、
ＡＮＤ論理回路素子２１のゲートを開き、送出回路２３
を制御し、ＡＮＤ論理回′＃Ｊ塁子２１の出力信号２ｄ
、Ｉ！ＩＩち受信回路２０で受信した信号を伝送路５へ
送出する。また、ＲＳフリッププロップ２２の出力信号
２ｂは、同時にＮ　ＯＲ論理回路素子２９を介しＲＳフ
リップフロップ２６をリセットずろことにより受信回路
２４からの信号によってＲＳフリップフロップ２６がセ
ットされることを禁止する。

第３図にここで使用しているＲＳフリップフロップの真
理値表を示す。Ｓはセット端子、Ｒはリセット端子、Ｑ
は出力端子である。なお、セット端子Ｓ、リセット端子
Ｒは負論理入力である。ＲＳフリップフロップ２６の出
力信号２ｂ’はリセットされているので論理０（ローレ
ベル）となフておりＡＮＤＸＮＯＲ論理回路素子２８ト
が閉じられ、送出回路２７は高インピーダンスとなって
ループバック現゛象を防いでいる。ＲＳフリップフロッ
プ２２の出力信号２ｂはＯＲ論理回路素子２１０を介し
、基準時間発生回路２１１に人力され基準時間発生回路
は、その時点から１キャラクタ時間後にパルス信号２ｅ
を出力しＮＯＲ論理回路素子２８．２９を介しＲＳフリ
ップフロップ２２．２６をリセットし、ＡＮＤ論理回路
素子２１．２５のゲートを閉じ送出回路２７．２３を高
インピーダンス状態にし、最初の状態に戻る。また、信
号２ｃは基準時間発生回路２１１に入力される信号を示
す。

次に、伝送路５からの信号について説明する。

第２図において最下段に示すのは伝送路５に送出される
伝送信号を示すタイミングチャートである。

送出された信号は受信回路２４て受けられ、新゛う２ａ
’としてＲＳフリップフロップ２６のセット端子に入力
される。このとき伝送路４に送出信号がなければＲＳフ
リップフロップ２６はセットされその出力信号Ｑ　ｂ　
ｌは論理１（ハイレベル）になりＡＮＤ論理回路素子２
５のゲートを間き、また送出回路２７を制御しＡＮＤ論
理回路素子２５の出力信号Ｑ　ｄ＋、即ち受信回路２４
で受信した信号を伝送路４へ送出する。また、ＲＳフリ
ップフロップ２６の出力信号２ｂ″は、同時に、ＮＯＲ
論理回路素子２日を介し、ＲＳフリップフロップ２２を
リセットすることにより受信回路２０からの信号によっ
てＲＳフリップフロップ２２がセットされることを禁止
する。また、ＲＳフリップフロップ２２の出力信号２ｂ
はリセットされているのて論理０（ローレベル）となっ
ており、ＡＮＤ論理回路素子２１はゲートが閉じられ、
また送出回路２７は高インピーダンスとなってループバ
ック現象を防いている。また、ＲＳフリップフロップ２
６の出力信号２ｂ’はＯＲ論理回路素子２１０を介し、
基準時間発生回路２１１に人力され基準時間発生回路は
、その時点から、ｌキャラクタ時間後にパルス信号を出
力しＮＯＲ論理回路素子２８．２９を介しＲＳフリップ
フロップ２２．２６をリセットし、Ａ　Ｎ　Ｄ論理回路
素子２１．２５のゲートを閉じ送出回路２７．２３を高
インピーダンス状態にし、最初の状態に戻る。

なお、上記実施例では比較的低速の場合、すなわちスタ
ートビットの検出から他方の伝送路への送出制御までに
かかる時間が問題とならない程度の場合について説明し
たが、高速な信号であっても遅延回路を設けることによ
り上記実施例と同様の効果を奏する。第４図に示す回路
は、第１図の回路に遅延回路２１２．２１３を設けたも
のである。ここで、遅延回路２１２．２１３の遅延時間
は一方の伝送回路の送信信号のスタートビットまたは送
信開始信号が発生してから検出し、制御を行い、他方の
伝送路へ送出するまでの時間を設定したものである。

［発明の効果］以上のように、この発明によればｌキャラクタの単位長
が固定であること以外になんら制約がないので、適用範
囲が広く、符号伝送効率を劣化させたりするようなデー
タフォーマットの制約もなく、ループバック現象を阻止
でき、従って半二重伝送路のシステム効率を落とすこと
なく、かつ安価な回路にて提供可能である。

【図面の簡単な説明】

第１図は本発明の１実施例を示すブロック図、第２図は
同じく信号の時間間係を示すタイミングチャート、第３
図はＲＳフリップフロップの真理値表、第４図は本発明
の別の実施例の構成を示す回路図である。１９６通信端末２０．デジタル信号中継装置３３９通信端末４１．伝送路５９．伝送路２０、、、受信回路２１、、、制御回路（ＡＮＤ論理回路素子）２２、、、
保持回路（ＲＳフリップフロップ）２３、、、送信回路２４、、、受信回路２５、、、制御回路（ＡＮＤ論理回路素子）２６１．、
保持回路（ＲＳフリップフロップ）２７、、、送信回路２Ｂ、、、制御回路（ＮＯＲ論理回路素子）２９、、、
制御回路（ＮＯＲ論理回路素子）２１０’、、基準時間
発生・制御回路（ＯＲ論理回路素子）２１１、、基準時開発生・制御回路２１２、、遅延回路２１３、、遅延回路２ａ、、、受信信号２ｂ、、、ＲＳフリップフロップ２２出力信号２ｃ、、
、ＯＲ論理回路素子２１０出力信号２ｄ、、、ＡＮＤ論
理回路素子２１出力信号２ｅ、、、基準時間パルス信号２ａ’、、受信信号２ｂ’、、ＲＳフリッププロップ２６出力信号２ｄ’、
、ＡＮＤ論理回路素子２５出力信号代理人　弁理士　　
守　谷　−雄第１図

Claims

【特許請求の範囲】

２系統以上の半二重伝送方式の双方向伝送路の間に設け
られ、送信回路／受信回路を介してデジタル信号を交換
するデジタル信号中継装置に於て、前記伝送路の一方の
側の受信回路の出力に接続される保持回路と、前記保持
回路の出力により制御され、前記受信回路の信号を前記
伝送路の他方へと送出する送信回路と、前記伝送路の他
方に送信信号がある場合に前記保持回路をリセットする
制御回路と、前記保持回路の出力に接続され信号が送出
されてから一定時間後に前記保持回路をリセットする基
準時間発生・制御回路とを具備し、さらに前記伝送路の
他方の側の受信回路の出力側に前記保持回路、前記送信
回路、前記制御回路をそれぞれもう１組対称的位置に具
備してなることを特徴とするデジタル信号中継制御装置
。