JPH035099B2

JPH035099B2 -

Info

Publication number: JPH035099B2
Application number: JP24899386A
Authority: JP
Inventors: Kazuhiko Takahara; Nobuaki Minemura
Original assignee: Aiphone Co Ltd
Current assignee: Aiphone Co Ltd
Priority date: 1986-10-20
Filing date: 1986-10-20
Publication date: 1991-01-24
Also published as: JPS63103531A

Description

【発明の詳細な説明】［発明の技術分野］本発明はデジタル信号中継制御の方式に係わ
り、特に半二重伝送路において伝送路拡張時に生
じるループバツク現象を阻止するデジタル信号中
継制御の方式に関する。

［発明の技術的背景］一般的に、半二重の伝送路には送信回路／受信
回路が双方向となつている装置が並列に接続され
る。従つて、送信回路の駆動能力、受信回路の受
信感度の関係上、伝送路の距離及び装置の接続台
数に制限が生じる。そこで、伝送路を拡張するた
めの方法として従来から、コンピユーター間のデ
ータ伝送方式として、一方の伝送路から送出され
た伝送情報信号をバツフア・メモリーに一旦蓄積
し、しかるのちに、他方の伝送路に送出する中継
方式があつた。また、ループバツク現象を阻止す
るために、中継装置において伝送信号の中の特別
なデータビツトパターンを検出することにより方
向制御する方式がある。また、同じ目的で伝送情
報信号とは別のアイドリンク・クロツク信号、あ
るいは、伝送信号中に含まれるクロツク信号を用
いて方向制御する方式も利用されている。

［背景技術の問題点］しかしなながら、伝送情報信号の解読、蓄積伝
送の処理の、ソフトウエア、ハードウエアの負担
が大きく、伝送情報の蓄積伝送のため、一方の系
統から他方の系統への中継処理遅延を生じるとい
う欠点があつた。データ・ビツト・パターンを使
用する方式では、本質的に方向制御のための伝送
情報信号と区別できる特別なデータ・ビツト・パ
ターンが必要であり、伝送信号のデータ・フオー
マツトの制約を生じる。それに加えて、データ・
ビツト・パターンの検出のため、一時的に伝送信
号を蓄積する必要があり、中継処理遅延が避けら
れない。また、方向制御のためにアイドリンク・
クロツク信号を利用する場合、アイドリンク・ク
ロツク信号が伝送信号のオーバー・ヘツドとな
り、伝送効率を低下させる。その上、伝送信号中
に方向制御のためのクロツク信号を含ませる必要
があり、伝送信号のデータ・フオーマツトの制約
を生じる。さらに、一方の系統からの伝送信号
の、方向制御のためのアイドリンク・クロツク信
号は他方の系統へ伝送されないので、中継装置の
入出力で伝送信号に変化を生ずることになり、３
系統以上を相互接続する多段接続が不可能となる
等の欠点があつた。

［発明の目的］本発明は上記のような従来のものの欠点を除去
するためになされたもので、相互接続される両方
の伝送路からの伝送情報信号の送信のスタート・
ビツトまたは開始信号の検出によつて伝送路の方
向制御をすることにより、中継処理遅延を発生さ
せることなく、また、方向制御のための伝送信号
のデータ・フオーマツトの制約の必要もなく、か
つ多段接続可能なデジタル信号中継装置を簡単な
回路構成で安価に提供せんとするものである。

［発明の概要］以上の目的を達成するため、本発明によるデジ
タル信号中継制御方式は、２系統以上の半二重伝
送方式の双方向伝送路の間に設けられ、送信回
路／受信回路を介してデジタル信号を交換するデ
ジタル信号中継装置に於て、前記伝送路の一方の
側の受信回路の出力に接続される保持回路と、前
記保持回路の出力により制御され、前記受信回路
の信号を前記伝送路の他方へと送出する送信回路
と、前記伝送路の他方に送信信号がある場合に前
記保持回路をリセツトする制御回路と、前記保持
回路の出力に接続され信号が送出されてから一定
時間後に前記保持回路をリセツトする基準時間発
生・制御回路とを具備し、さらに前記伝送路の他
方の側の受信回路の出力側に前記保持回路、前記
送信回路、前記制御回路をそれぞれもう１組対称
的位置に具備してなるものである。

［発明の実施例］以下、本発明の好ましい実施例を第１図に基づ
き説明す。第１図に於て伝送路４と伝送路５とは
それぞれ複数の通信端末が接続される半二重伝送
方式の伝送路である。通信端末１は伝送路４に接
続され、通信端末３は伝送路５に接続される。デ
ジタル信号中継装置２は伝送路４と伝送路５に接
続される。次に、デジタル信号中継装置２の内部
構成について説明する。伝送４は受信回路２０を
介して制御回路を構成するAND論理回路素子２
１、保持回路としてのRSフリツプフロツプ２２
のセツト端子に接続されている。AND論理回路
素子２１の出力は送信回路２３を介し、伝送路５
に接続されている。また、伝送路５からは、同様
に受信回路２４を介し、制御回路を構成する
AND論理回路素子２５、保持回路としてのRSフ
リツプフロツプ２６のセツト端子に接続され、
AND論理回路素子２５の出力は送信回路２７を
介し伝送路４に接続されている。RSフリツプフ
ロツプ２２，２６の出力端子はそれぞれAND論
理回路素子２１，２５及びNOR論理回路素子２
８，２９の一方の入力端子、OR論理回路素子２
１０の入力端子に接続されている。制御回路を構
成するNOR論理回路素子２８の出力はRSフリツ
プフロツプ２２、制御回路を構成するNOR論理
回路素子２９の出力はRSフリツプフロツプ２６
のリセツト端子にそれぞれ接続されている。ま
た、OR論理回路素子２１０の出力は基準時間発
生回路２１１の入力端子に接続される。NOR論
理回路素子２８，２９の他方の入力端子は共通接
続され、基準時間発生・制御回路を構成する基準
時間発生回路２１１のリセツト端子に接続されて
いる。

次に、以上の構成によるデジタル信号中継装置
２の動作を説明する。第２図において、最上段に
示すのは伝送路４に送出される伝送信号であり、
この信号は受信回路２０で受けられ、信号２ａと
してRSフリツプフロツプ２２のセツト端子に入
力される。このとき伝送路５に送出信号がなけれ
ばRSフリツプフロツプ２２はセツトされ、その
出力信号２ｂは論理１（ハイレベル）になり、
AND論理回路素子２１のゲートを開き、送出回
路２３を制御し、AND論理回路素子２１の出力
信号２ｄ、即ち受信回路２０で受信した信号を伝
送路５へ送出する。また、RSフリツプフロツプ
２２の出力信号２ｂは、同時にNOR論理回路素
子２９を介しRSフリツプフロツプ２６をリセツ
トすることにより受信回路２４からの信号によつ
てRSフリツプフロツプ２６がセツトされること
を禁止する。

第３図にここで使用しているRSフリツプフロ
ツプの真理値表を示す。Ｓはセツト端子、Ｒはリ
セツト端子、Ｑは出力端子である。なお、セツト
端子Ｓ、リセツト端子Ｒは負論理入力である。
RSフリツプフロツプ２６の出力信号２b′はリセ
ツトされているので論理０（ローレベル）となつ
ておりAND論理回路素子２５はゲートが閉じら
れ、送出回路２７は高インピーダンスとなつてル
ープバツク現象を防いでいる。RSフリツプフロ
ツプ２２の出力信号２ｂはOR論理回路素子２１
０を介し、基準時間発生回路２１１に入力され基
準時間発生回路は、その時点から１キヤラクタ時
間後にパルス信号２ｅを出力してNOR論理回路
素子２８，２９を介しRSフリツプフロツプ２２，
２６をリセツトし、AND論理回路素子２１，２
５のゲートを閉じ送出回路２７，２３を高インピ
ーダンス状態にし、最初の状態に戻る。また、信
号２ｃは基準時間発生回路２１１に入力される信
号を示す。

次に、伝送路５からの信号について説明する。
第２図において最下段に示すのは伝送路５に送出
される伝送信号を示すタイミングチヤートであ
る。送出された伝送は受信回路２４で受けられ、
信号２a′としてRSフリツプフロツプ２６のセツ
ト端子に入力される。このとき伝送路４に送出信
号がなければRSフリツプフロツプ２６はセツト
されその出力信号２b′は論理１（ハイレベル）に
なりAND論理回路素子２５のゲートを開き、ま
た送出回路２７を制御しAND論理回路素子２５
の出力信号２d′、即ち受信回路２４で受信した信
号を伝送路４へ送出する。また、RSフリツプフ
ロツプ２６の出力信号２b′は、同時に、NOR論
理回路素子２８を介し、RSフリツプフロツプ２
２をリセツトすることにより受信回路２０からの
信号によつてRSフリツプフロツプ２２がセツト
されることを禁止する。また、RSフリツプフロ
ツプ２２の出力信号２ｂはリセツトされているの
で論理０（ローレベル）となつており、AND論理
回路素子２１はゲートが閉じられ、また送出回路
２７は高インピーダンスとなつてループバツク現
象を防いでいる。また、RSフリツプフロツプ２
６の出力信号２b′はOR論理回路素子２１０を介
し、基準時間発生回路２１１に入力され基準時間
発生回路は、その時点から、１キヤラクタ時間後
にパルス信号を出力しNOR論理回路素子２８，
２９を介しRSフリツプフロツプ２２，２６をリ
セツトし、AND論理回路素子２１，２５のゲー
トを閉じ送出回路２７，２３を高インピーダンス
状態にし、最初の状態に戻る。

なお、上記実施例では比較的低速の場合、すな
わちスタートビツトの検出から他方の伝送路への
送出制御までにかかる時間が問題とならない程度
の場合について説明したが、高速な信号であつて
も遅延回路を設けることにより上記実施例と同様
の効果を奏する。第４図に示す回路は、第１図の
回路に遅延回路２１２，２１３を設けたものであ
る。ここで、遅延回路２１２，２１３の遅延時間
は一方の伝送回路の送信信号のスタートビツトま
たは送信開始信号が発生してから検出し、制御を
行い、他方の伝送路へ送出するまでの時間を設定
したものである。

［発明の効果］以上のように、この発明によれば１キヤラクタ
の単位長が固定であること以外になんら制約がな
いので、適用範囲が広く、符号伝送効率を劣化さ
せたりするようなデータフオーマツトの制約もな
く、ループバツク現象を阻止でき、従つて半二重
伝送路のシステム効率を落とすことなく、かつ安
価な回路にて提供可能である。

【図面の簡単な説明】

第１図は本発明の１実施例を示すブロツク図、
第２図は同じく信号の時間関係を示すタイミング
チヤート、第３図はRSフリツプフロツプの真理
値表、第４図は本発明の別の実施例の構成を示す
回路図である。１……通信端末、２……デジタル信号中継装
置、３……通信端末、４……伝送路、５……伝送
路、２０……受信回路、２１……制御回路
（AND論理回路素子）、２２……保持回路（RSフ
リツプフロツプ）、２３……送信回路、２４……
受信回路、２５……制御回路（AND論理回路素
子）、２６……保持回路（RSフリツプフロツプ）、
２７……送信回路、２８……制御回路（NOR論
理回路素子）、２９……制御回路（NOR論理回路
素子）、２１０……基準時間発生・制御回路
（OR論理回路素子）、２１１……基準時間発生・
制御回路、２１２……遅延回路、２１３……遅延
回路、２ａ……受信信号、２ｂ……RSフリツプ
フロツプ２２出力信号、２ｃ……OR論理回路素
子２１０出力信号、２ｄ……AND論理回路素子
２１出力信号、２ｅ……基準時間パルス信号、２
a′……受信信号、２b′……RSフリツプフロツプ
２６出力信号、２d′……AND論理回路素子２５
出力信号。

Claims

【特許請求の範囲】

１２系統以上の半二重伝送方式の双方向伝送路
の間に設けられ、送信回路／受信回路を介してデ
ジタル信号を交換するデジタル信号中継装置に於
て、前記伝送路の一方の側の受信回路の出力に接
続される保持回路と、前記保持回路の出力により
制御され、前記受信回路の信号を前記伝送路の他
方へと送出する送信回路と、前記伝送路の他方に
送信信号がある場合に前記保持回路をリセツトす
る制御回路と、前記保持回路の出力に接続され信
号が送出されてから一定時間後に前記保持回路を
リセツトする基準時間発生・制御回路とを具備
し、さらに前記伝送路の他方の側の受信回路の出
力側に前記保持回路、前記送信回路、前記制御回
路をそれぞれもう１組対称的位置に具備してなる
ことを特徴とするデジタル信号中継制御装置。