JPS62157399A - 逐次アクセスメモリ - Google Patents
逐次アクセスメモリInfo
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- JPS62157399A JPS62157399A JP60299414A JP29941485A JPS62157399A JP S62157399 A JPS62157399 A JP S62157399A JP 60299414 A JP60299414 A JP 60299414A JP 29941485 A JP29941485 A JP 29941485A JP S62157399 A JPS62157399 A JP S62157399A
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- cell
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、電子楽器の音程、音色データ等を記憶する
のに好適な逐次アクセスメモリに関する。
のに好適な逐次アクセスメモリに関する。
［従来の技術］
この種の逐次アクセスメモリとして、本出願人は、先に
、特願昭５８−２１４８９８号（特開昭６０−１０７７
９５号）を提案した。
、特願昭５８−２１４８９８号（特開昭６０−１０７７
９５号）を提案した。
これは、隣接するダイナミック・メモリセルの続出し選
択線と書込み選択線とを順次共通接続して構成したもの
で、この共通接続端を逐次アクセスすることにより、前
回データを読み出したメモリセルに今回データを書き込
むようにしたものである。
択線と書込み選択線とを順次共通接続して構成したもの
で、この共通接続端を逐次アクセスすることにより、前
回データを読み出したメモリセルに今回データを書き込
むようにしたものである。
こうすることにより、メモリセルをＮ個直列接続したと
きには、Ｎクロック分、データを遅延させることができ
る。また、総てのメモリセルは、一定の周期（Ｎクロッ
ク周期）で逐次アクセスされ、書き込みが行なわれるか
ら、メモリリフレッソユが自動的に行なわれ、極めて好
都合である。
きには、Ｎクロック分、データを遅延させることができ
る。また、総てのメモリセルは、一定の周期（Ｎクロッ
ク周期）で逐次アクセスされ、書き込みが行なわれるか
ら、メモリリフレッソユが自動的に行なわれ、極めて好
都合である。
［発明が解決しようとする問題点］
ところで、上述した従来の逐次アクセスメモリにおいて
、メモリセルの直列接続数Ｎを増やすと、アクセス周期
が次第に増加し、メモリリフレッシュに適当な時間を超
えてしまい、メモリリフレッシュが適切に行なわれなく
なるおそれがあった。
、メモリセルの直列接続数Ｎを増やすと、アクセス周期
が次第に増加し、メモリリフレッシュに適当な時間を超
えてしまい、メモリリフレッシュが適切に行なわれなく
なるおそれがあった。
また、メモリを検査する場合、上記共通接続端の１つ１
つに信号を供給して、データの書込み、読出しを行い、
書込みデータと続出しデータとの照合を行イつなげれば
ならず、極めて繁雑であった。
つに信号を供給して、データの書込み、読出しを行い、
書込みデータと続出しデータとの照合を行イつなげれば
ならず、極めて繁雑であった。
この発明は、このような背景の下になされたもので、メ
モリリフレッシュの周期を短縮して、リフレッシュを確
実にするとともに、セルの検査ノ手数を簡潔にすること
のできる逐次アクセスメモリを提供することを目的とす
る。
モリリフレッシュの周期を短縮して、リフレッシュを確
実にするとともに、セルの検査ノ手数を簡潔にすること
のできる逐次アクセスメモリを提供することを目的とす
る。
［問題点を解決するための手段］
上記問題点を解決するためにこの発明は、隣接ずろセル
の読出し選択線と書込み選択線とが共通接続され、萌回
アクセス時にデータ読出しをしたセルに今回アクセス時
のデータを書込むようにしたセル・アレイと、該セル・
アレイを逐次アクセスするアクセス手段とからなるダイ
ナミック・メモリユニットを、遅延手段を介して直列に
接続して構成したことを特徴とする。
の読出し選択線と書込み選択線とが共通接続され、萌回
アクセス時にデータ読出しをしたセルに今回アクセス時
のデータを書込むようにしたセル・アレイと、該セル・
アレイを逐次アクセスするアクセス手段とからなるダイ
ナミック・メモリユニットを、遅延手段を介して直列に
接続して構成したことを特徴とする。
また、面記逐次アクセスメモリの出力端と入力端との間
に、一定の遅延時間を有する論理回路を接続したことを
特徴とする。
に、一定の遅延時間を有する論理回路を接続したことを
特徴とする。
［作用］
上記構成によれば、各ダイナミック・メモリユニットを
構成する直列セル数Ｎに、クロック周期（アクセス間隔
）Ｔを乗じた時間ＮＴが、ｌメモリユニットの遅延時間
およびリフレッシュ周期となる。また、逐次アクセスメ
モリ全体の遅延時間は、各メモリユニットの遅延時間Ｎ
Ｔに、メモリユニット数Ｍをかけた値ＭＮＴとなる。そ
して、メモリユニットのアクセスは、各メモリユニット
で独立に行なわれるから、メモリユニットをＭ個直列接
続して、メモリ全体の遅延時間ＭＮＴを増やしても、リ
フレッシュ周期ＮＴは不変であり、短く保つことかでき
る。
構成する直列セル数Ｎに、クロック周期（アクセス間隔
）Ｔを乗じた時間ＮＴが、ｌメモリユニットの遅延時間
およびリフレッシュ周期となる。また、逐次アクセスメ
モリ全体の遅延時間は、各メモリユニットの遅延時間Ｎ
Ｔに、メモリユニット数Ｍをかけた値ＭＮＴとなる。そ
して、メモリユニットのアクセスは、各メモリユニット
で独立に行なわれるから、メモリユニットをＭ個直列接
続して、メモリ全体の遅延時間ＭＮＴを増やしても、リ
フレッシュ周期ＮＴは不変であり、短く保つことかでき
る。
また、論理回路を持つ構成においては、メモリユニット
の１つのセルに書込まれたデータは、メモリと論理回路
とを一巡する毎に、論理回路の遅延ビット分ずれたセル
に書込まれるので、メモリと論理回路とを何回も循環さ
せることにより、複数のセルへの書込みと読出しが行な
われることになる。従って、１つのセルにデータを書込
んで、これを循環させれば、複数のセルを検査すること
ができる。これによって、セル検査の手数を簡単化上る
ことかできる。
の１つのセルに書込まれたデータは、メモリと論理回路
とを一巡する毎に、論理回路の遅延ビット分ずれたセル
に書込まれるので、メモリと論理回路とを何回も循環さ
せることにより、複数のセルへの書込みと読出しが行な
われることになる。従って、１つのセルにデータを書込
んで、これを循環させれば、複数のセルを検査すること
ができる。これによって、セル検査の手数を簡単化上る
ことかできる。
［実施例］
以下、図面を参照して、本発明の詳細な説明する。
第１図は、この発明の一実施例の構成を示すブロック図
であり、２つのメモリユニットＲＡＭ Ｉ 。
であり、２つのメモリユニットＲＡＭ Ｉ 。
ＲＡＭ２を直列接続した例である。図において、５１．
５２はセル・アレイである。各セル・アレイ５１．５２
は、例えば、２４行×４５列からなり、各列の２４ビツ
トが一語を構成している。また、各行は４５個のメモリ
セルを直列接続してなり、第２図に示す構成をとってい
る。
５２はセル・アレイである。各セル・アレイ５１．５２
は、例えば、２４行×４５列からなり、各列の２４ビツ
トが一語を構成している。また、各行は４５個のメモリ
セルを直列接続してなり、第２図に示す構成をとってい
る。
第２図（ａ）において、符号１〜４５はダイナミック・
メモリセルであり、３トランジスタ・ダイナミック・メ
モリセルとして知られているものである。各セルは、第
２図（ｂ）に示すように、３個のトランジスタＴＩ−Ｔ
３と、コンデンサＣとからなっている。ここで、トラン
ジスタＴ２が情報記憶素子であり、ゲート・コンデンサ
Ｃに蓄えられた電荷がトランジスタＴ２のオン／オフ状
態を決定する。また、トランジスタＴ３は、読出し選択
線ＲＤに加えられた読出し信号よってオンとされたとき
に、トランジスタＴ２を続出しデータラインＤＲに接続
する。一方、トランジスタＴＩは書込み選択線ＷＲに加
えられた書込み信号によってオンとされ、書込みデータ
ラインＤＷにトランジスタＴ２のゲートを接続する。
メモリセルであり、３トランジスタ・ダイナミック・メ
モリセルとして知られているものである。各セルは、第
２図（ｂ）に示すように、３個のトランジスタＴＩ−Ｔ
３と、コンデンサＣとからなっている。ここで、トラン
ジスタＴ２が情報記憶素子であり、ゲート・コンデンサ
Ｃに蓄えられた電荷がトランジスタＴ２のオン／オフ状
態を決定する。また、トランジスタＴ３は、読出し選択
線ＲＤに加えられた読出し信号よってオンとされたとき
に、トランジスタＴ２を続出しデータラインＤＲに接続
する。一方、トランジスタＴＩは書込み選択線ＷＲに加
えられた書込み信号によってオンとされ、書込みデータ
ラインＤＷにトランジスタＴ２のゲートを接続する。
上記構成のメモリセル！〜４５は、第２図（ａ）に示す
ように、隣接するメモリセルの書込み選択線ＷＲと、読
出し選択線ＲＤとが共通接続され、これらの共通接続端
（以下、単に選択線という）に、選択信号Ｓ １（ｉ＝
１〜４５）が供給されている。すなわち、メモリセル
ｌの書込み選択線ＷＲとメモリセル２の読出し選択線Ｒ
Ｄとが共通接続され、この選択線に選択信号Ｓ２が供給
され、メモリセル２の書込み選択線ＷＲとメモリセル３
の続出し選択線ＲＤとが共通接続され、この選択線に選
択信号Ｓ３が供給され、・・・・・・メモリセル４５の
書込み選択線ＷＲとメモリセルｌの続出し選択線Ｆ（Ｄ
とが共通接続され、この選択線に選択信号Ｓ＋が供給さ
れるという具合である。
ように、隣接するメモリセルの書込み選択線ＷＲと、読
出し選択線ＲＤとが共通接続され、これらの共通接続端
（以下、単に選択線という）に、選択信号Ｓ １（ｉ＝
１〜４５）が供給されている。すなわち、メモリセル
ｌの書込み選択線ＷＲとメモリセル２の読出し選択線Ｒ
Ｄとが共通接続され、この選択線に選択信号Ｓ２が供給
され、メモリセル２の書込み選択線ＷＲとメモリセル３
の続出し選択線ＲＤとが共通接続され、この選択線に選
択信号Ｓ３が供給され、・・・・・・メモリセル４５の
書込み選択線ＷＲとメモリセルｌの続出し選択線Ｆ（Ｄ
とが共通接続され、この選択線に選択信号Ｓ＋が供給さ
れるという具合である。
従って、選択信号Ｓｌ、Ｓ２・・・・・・Ｓ４５．ＳＬ
・・・・・を選択線に順次供給して、セル１〜４５を逐
次アクセスすると、メモリセル１，２・・・・・・４５
．ｌ・・・・の内容が逐次読出されて、続出しデータラ
インＤＲに送られるとともに、前回データが読出された
メモリセル４５．１．２・・・・・・４４．４５・・・
・・・に、書込みデータラインＤＷから供給される書込
みデータか逐次書込まれていく。
・・・・・を選択線に順次供給して、セル１〜４５を逐
次アクセスすると、メモリセル１，２・・・・・・４５
．ｌ・・・・の内容が逐次読出されて、続出しデータラ
インＤＲに送られるとともに、前回データが読出された
メモリセル４５．１．２・・・・・・４４．４５・・・
・・・に、書込みデータラインＤＷから供給される書込
みデータか逐次書込まれていく。
上記読出しデータラインＤＲに送られたデータは、ラン
チ回路４６にラッチされ、次のクロックタイミングでＤ
フリップ・フロップ４７に取り込まれ、アンプ４８を介
して出力される。ここで、Ｄフリップ・フロップ４７は
、ｌクロック周期Ｔの遅延素子として機能する。
チ回路４６にラッチされ、次のクロックタイミングでＤ
フリップ・フロップ４７に取り込まれ、アンプ４８を介
して出力される。ここで、Ｄフリップ・フロップ４７は
、ｌクロック周期Ｔの遅延素子として機能する。
なお、第２図（ａ）の符号４９は、読出しデータライン
ＤＲをプリチャージして“■（”レベルにするブリヂャ
ージ用のトランジスタで、そのゲートに印加されるパル
スＰＣによって、オン７才）される。また、上記構成要
素４６〜４８が第１図に示す遅延回路５３．５４を構成
している。
ＤＲをプリチャージして“■（”レベルにするブリヂャ
ージ用のトランジスタで、そのゲートに印加されるパル
スＰＣによって、オン７才）される。また、上記構成要
素４６〜４８が第１図に示す遅延回路５３．５４を構成
している。
再び、第１図に戻り、各セル・アレイ５１，５２は、第
２図（ａ）に示す回路を、２４行並べて構成したもので
あり、セル・アレイ５１の続出しデータラインＤＲ（２
４ビツト）は、遅延回路５３を介して、セル・アレイ５
２の書込みデータラインＤＷに接続されている。
２図（ａ）に示す回路を、２４行並べて構成したもので
あり、セル・アレイ５１の続出しデータラインＤＲ（２
４ビツト）は、遅延回路５３を介して、セル・アレイ５
２の書込みデータラインＤＷに接続されている。
また、５５．５６は、上述した選択信号Ｓｌ〜Ｓ４５出
力する、アドレス逐次アクセス回路である。このアドレ
ス逐次アクセス回路５５．５６の各入力端には、Ｄフリ
ップ・フロップ５７を介して、４５進カウンタ５８の出
力が供給されている。
力する、アドレス逐次アクセス回路である。このアドレ
ス逐次アクセス回路５５．５６の各入力端には、Ｄフリ
ップ・フロップ５７を介して、４５進カウンタ５８の出
力が供給されている。
そして、カウンタ５８が０．１．２・・・・・・４３，
４４゜１．２・・・・・・と計数すると、これにともな
って、アドレス逐次アクセス回路５５．５６が、選択信
号Ｓｌ、Ｓ２．Ｓ３・・・・・・Ｓ４．４．Ｓ４５．Ｓ
ｌ・・・・・・を出力するようになっている。このよう
な動作をなすアドレス逐次アクセス回路５５．５６は、
具体的には、デコーダおよびシフトレジスタで構成する
ことができろ。
４４゜１．２・・・・・・と計数すると、これにともな
って、アドレス逐次アクセス回路５５．５６が、選択信
号Ｓｌ、Ｓ２．Ｓ３・・・・・・Ｓ４．４．Ｓ４５．Ｓ
ｌ・・・・・・を出力するようになっている。このよう
な動作をなすアドレス逐次アクセス回路５５．５６は、
具体的には、デコーダおよびシフトレジスタで構成する
ことができろ。
以上を要約すると、２５行×４５列のセル・アレイ５１
、およびセル・アレイ５１への選択信号を逐次発生する
アドレス逐次アクセス回路５５から（Ｒ成されたダイナ
ミック・メモリユニットＲＡＭ１と、同様のセル・アレ
イ５２およびアドレス逐次アクセス回路５６から構成さ
れたダイナミック・メモリユニットＲＡ Ｍ ２とを、
遅延回路５３を介して直列に接続して、逐次アクセスメ
モリを構成し、カウンタ５８から出力されろ信号によっ
て、メモリユニットＲＡＭＩとＲＡＭ２とを同時に並列
的にアクセスするようにしたということである。この場
合、メモリユニットｒ（ＡＭＩとＲＡＭ２とを直列に接
続するとは、メモリユニットＲＡ Ｍ １の続出しデー
タラインＤＲを、遅延回路５３を介して、メモリユニッ
トＲＡ Ｍ ２の書込みデータラインＤＷに接続するこ
とを意味している。
、およびセル・アレイ５１への選択信号を逐次発生する
アドレス逐次アクセス回路５５から（Ｒ成されたダイナ
ミック・メモリユニットＲＡＭ１と、同様のセル・アレ
イ５２およびアドレス逐次アクセス回路５６から構成さ
れたダイナミック・メモリユニットＲＡ Ｍ ２とを、
遅延回路５３を介して直列に接続して、逐次アクセスメ
モリを構成し、カウンタ５８から出力されろ信号によっ
て、メモリユニットＲＡＭＩとＲＡＭ２とを同時に並列
的にアクセスするようにしたということである。この場
合、メモリユニットｒ（ＡＭＩとＲＡＭ２とを直列に接
続するとは、メモリユニットＲＡ Ｍ １の続出しデー
タラインＤＲを、遅延回路５３を介して、メモリユニッ
トＲＡ Ｍ ２の書込みデータラインＤＷに接続するこ
とを意味している。
次に、メモリユニットＲＡＭ２の出力端、すなわち、続
出しデータラインＤＲ（２４ビツト）は、１クロック周
期Ｔの遅延時間を有する遅延回路５４を介して、論理回
路６０の入力端に接続されている。この論理回路６０は
、遅延回路５４から送られてきた２４ビツトの信号Ｓａ
と、図示せぬ池の回路から送られてきた２４ビツトの信
号ｓｂとに一定の演算を施すもので、例えば、第３図の
構成となっている。
出しデータラインＤＲ（２４ビツト）は、１クロック周
期Ｔの遅延時間を有する遅延回路５４を介して、論理回
路６０の入力端に接続されている。この論理回路６０は
、遅延回路５４から送られてきた２４ビツトの信号Ｓａ
と、図示せぬ池の回路から送られてきた２４ビツトの信
号ｓｂとに一定の演算を施すもので、例えば、第３図の
構成となっている。
第３図において、各２４ビツトの信号Ｓａ、Ｓｂは、４
ビツトずつ６系列に分けられ、各系列毎に所定の演算（
ここでは、加算）が行なわれる。
ビツトずつ６系列に分けられ、各系列毎に所定の演算（
ここでは、加算）が行なわれる。
まず、第１系列６１は、・１ビツトの全加算器Ａ１１個
と、それぞれか１クロック周期Ｔの遅延時間を有する４
ビツトのディレィＤ、６個とか−ら構成され、信号Ｓａ
、Ｓｂの最下位４ビツトの加算を行う。ここで、第１系
列６Ｉの全加算器Ａは、最前列にあり、加算結果は６個
のディレィＤを通して外部出力となり、メモリユニット
ＲＡＭＩの入力端に供給される。また、全加算器Ａから
出力されたキャリイＣＩが１ビツトのディレィＤＩ（遅
延時間Ｔ）を介して、第２系列６２の全加算器Ａに送ら
れる。
と、それぞれか１クロック周期Ｔの遅延時間を有する４
ビツトのディレィＤ、６個とか−ら構成され、信号Ｓａ
、Ｓｂの最下位４ビツトの加算を行う。ここで、第１系
列６Ｉの全加算器Ａは、最前列にあり、加算結果は６個
のディレィＤを通して外部出力となり、メモリユニット
ＲＡＭＩの入力端に供給される。また、全加算器Ａから
出力されたキャリイＣＩが１ビツトのディレィＤＩ（遅
延時間Ｔ）を介して、第２系列６２の全加算器Ａに送ら
れる。
第２系列６２の全加算器Ａには、信号Ｓａ、Ｓｂの第２
の下位４ビツトが、１個のディレィＤを介して供給され
て加算され、その加算結果が５個のディレィＤを介して
外部出力となる。また、キャリイＣ２がディレィＤＩを
介して、第３系列６３の全加算器Ａに供給されろ。
の下位４ビツトが、１個のディレィＤを介して供給され
て加算され、その加算結果が５個のディレィＤを介して
外部出力となる。また、キャリイＣ２がディレィＤＩを
介して、第３系列６３の全加算器Ａに供給されろ。
第３系列６３の全加算器Ａには、信号Ｓａ、Ｓｂの第３
の下位４ビツトが、２つのディレィＤを介して供給され
て加算され、その出力が４個のディレィＤを通して外部
出力となる。また、キャリイＣ３がディレィＤＩを通し
て、第４系列６４の全加算器Ａに供給される。
の下位４ビツトが、２つのディレィＤを介して供給され
て加算され、その出力が４個のディレィＤを通して外部
出力となる。また、キャリイＣ３がディレィＤＩを通し
て、第４系列６４の全加算器Ａに供給される。
以下、同様に、第４、第５、第６系列６４，６５．６６
においては、全加算器Ａの前にディレィＤが、各々３
、４． 、５個前置され、各系列で、１クロック周期Ｔ
ずつずらして加算が行なわれる。そして、加算結果が、
それぞれ、３，２．１個のディレィＤを通して、外部に
出力されるようになっている。また、キャリイＣ４、Ｃ
５がディレィＤ１を通して、上位系列の全加算器Ａに供
給される。
においては、全加算器Ａの前にディレィＤが、各々３
、４． 、５個前置され、各系列で、１クロック周期Ｔ
ずつずらして加算が行なわれる。そして、加算結果が、
それぞれ、３，２．１個のディレィＤを通して、外部に
出力されるようになっている。また、キャリイＣ４、Ｃ
５がディレィＤ１を通して、上位系列の全加算器Ａに供
給される。
こうして、論理回路６０によれば、Ｉクロック周期Ｔの
間に４ビツトずつ、すなわち、６クロツク周期の間に、
計２４ビットの加算が行なわれる。
間に４ビツトずつ、すなわち、６クロツク周期の間に、
計２４ビットの加算が行なわれる。
この場合、各全加算器Ａは、４ビツトのもので済むので
、高速化が図れる利点がある。
、高速化が図れる利点がある。
なお、上記構成において、Ｄフリップ・フロップ４７．
５７および論理回路６０は、周期がＴで位相の異なる２
相クロブクφ１．φ２によって駆動され、ラッチ回路４
６は、クロックφ２によって駆動される。
５７および論理回路６０は、周期がＴで位相の異なる２
相クロブクφ１．φ２によって駆動され、ラッチ回路４
６は、クロックφ２によって駆動される。
次に、第４図を参照して、この実施例の動作を説明する
。
。
第４図において、横方向は時間軸であり、選択信号Ｓｉ
によってアクセスされるメモリセルの番号を時間に沿っ
て示している。例えば、図の時刻ｔ１には、メモリユニ
ットＲＡＭＩ、ＲＡＭ２の第１セルＩの書込み選択線Ｗ
Ｒと、第２セル２の続出し選択線ＲＤとに選択信号Ｓ２
が供給され、各第１セルｌへの書込みが行なわれるとと
もに、各第２セル２からの読出しが行なわれろ。
によってアクセスされるメモリセルの番号を時間に沿っ
て示している。例えば、図の時刻ｔ１には、メモリユニ
ットＲＡＭＩ、ＲＡＭ２の第１セルＩの書込み選択線Ｗ
Ｒと、第２セル２の続出し選択線ＲＤとに選択信号Ｓ２
が供給され、各第１セルｌへの書込みが行なわれるとと
もに、各第２セル２からの読出しが行なわれろ。
また、１クロック周期Ｔ後の時刻ｔ２には、選択信号Ｓ
３によって、メモリユニットｒ（ＡＭ １およびＲＡＭ
２の各第２セル２への書込みと、各第３セル３からの読
出しとが行なわれる。このように、ｌクロック周期Ｔ毎
に、選択信号Ｓｉが１ずつ進み、４５クロック周期（−
４５Ｔ）で、メモリユニットＲＡＭＩおよびＲＡＭ２の
アクセスが一巡するようになっている（第４図（ａ）〜
（ｄ）参照）。
３によって、メモリユニットｒ（ＡＭ １およびＲＡＭ
２の各第２セル２への書込みと、各第３セル３からの読
出しとが行なわれる。このように、ｌクロック周期Ｔ毎
に、選択信号Ｓｉが１ずつ進み、４５クロック周期（−
４５Ｔ）で、メモリユニットＲＡＭＩおよびＲＡＭ２の
アクセスが一巡するようになっている（第４図（ａ）〜
（ｄ）参照）。
そｊ５て、時刻ｔｌに、メモリユニットＲＡＭ １の第
１セル１に書込まれたデータは、４ ／ｌクロック周期
後の時刻ｔ３ （＝ｔｌ ＋ ４４ Ｔ）に、上記セル
１から読出され、遅延回路５３のラッチ回路４６にラッ
チされ、４５クロック周期後の時刻ｔ４（＝ｔ＋＋４５
Ｔ）に、Ｄフリップ・フロップ４７を介して、メモリユ
ニットＲＡＭ２の第１セル１に書込まれる。
１セル１に書込まれたデータは、４ ／ｌクロック周期
後の時刻ｔ３ （＝ｔｌ ＋ ４４ Ｔ）に、上記セル
１から読出され、遅延回路５３のラッチ回路４６にラッ
チされ、４５クロック周期後の時刻ｔ４（＝ｔ＋＋４５
Ｔ）に、Ｄフリップ・フロップ４７を介して、メモリユ
ニットＲＡＭ２の第１セル１に書込まれる。
更に、上記時刻ｔ４に、メモリユニットＲＡＭ２の第１
セルＩに書込まれたデータは、４４クロック周期後の時
刻Ｌ５ （−ｕ ＋ ４４ Ｔ）に、上記セルｌから読
出され、遅延回路５４のラッチ回路４６にラッチされ、
４５クロック周期後の時刻ｔ６（−Ｌ４＋４５Ｔ）に、
Ｄフリップ・フロップ４７を通して、論理回路６０の入
力端に供給される。
セルＩに書込まれたデータは、４４クロック周期後の時
刻Ｌ５ （−ｕ ＋ ４４ Ｔ）に、上記セルｌから読
出され、遅延回路５４のラッチ回路４６にラッチされ、
４５クロック周期後の時刻ｔ６（−Ｌ４＋４５Ｔ）に、
Ｄフリップ・フロップ４７を通して、論理回路６０の入
力端に供給される。
以上は、第１セルＩに書込まれたデータについて説明し
たが、他のセルに書込まれたデータも同様である。すな
わち、メモリユニットＲＡ Ｍ Ｉの各セル１〜４５に
書込まれたデータは、９０クロック周期後に、メモリユ
ニットＲＡＭ２から出力され、論理回路６０の入力端に
供給される。言い替えれば、メモリユニットＲＡ Ｍ
ｊおよびＲＡＭ２からなる逐次アクセスメモリは、９０
クロック周期分の遅延時間を有する遅延回路として作用
する。
たが、他のセルに書込まれたデータも同様である。すな
わち、メモリユニットＲＡ Ｍ Ｉの各セル１〜４５に
書込まれたデータは、９０クロック周期後に、メモリユ
ニットＲＡＭ２から出力され、論理回路６０の入力端に
供給される。言い替えれば、メモリユニットＲＡ Ｍ
ｊおよびＲＡＭ２からなる逐次アクセスメモリは、９０
クロック周期分の遅延時間を有する遅延回路として作用
する。
次に、時刻Ｌ６に論理回路６０に供給された信号Ｓａは
、他の回路から同時に供給された信号ｓｂと加算され、
６クロツク周期後の時刻Ｌ７に出力され、メモリユニッ
トＲＡＭ１の第７セル７に書込まれる（第４図（ｅ）〜
（ｇ））。更に詳述すると、論理回路６０内では、信号
Ｓａ、Ｓｂは、４ビツトずつ６系統に分けられ、最下位
の４ビツトから始めて、４ビツトずつ順次上位に進んで
加算を行い、６クロツク周期後に、論理回路６０の出力
端から、２４ビット−斉に出力され、これらがメモリユ
ニットＲΔＭ１の第７セル（２４ビツト）に書込まれる
。
、他の回路から同時に供給された信号ｓｂと加算され、
６クロツク周期後の時刻Ｌ７に出力され、メモリユニッ
トＲＡＭ１の第７セル７に書込まれる（第４図（ｅ）〜
（ｇ））。更に詳述すると、論理回路６０内では、信号
Ｓａ、Ｓｂは、４ビツトずつ６系統に分けられ、最下位
の４ビツトから始めて、４ビツトずつ順次上位に進んで
加算を行い、６クロツク周期後に、論理回路６０の出力
端から、２４ビット−斉に出力され、これらがメモリユ
ニットＲΔＭ１の第７セル（２４ビツト）に書込まれる
。
つまり、時刻ｔ１にメモリユニットｒ（ＡＭ １の第１
セルｌから出たデータは、９６クロツク周期後の時刻Ｌ
７に、メモリユニットＲＡＭＩの第７セル７に達するこ
ととなる。こうして、上記構成によれば、信号Ｓａを遅
延させながら、信号ｓｂとの論理演算を行うことができ
る。
セルｌから出たデータは、９６クロツク周期後の時刻Ｌ
７に、メモリユニットＲＡＭＩの第７セル７に達するこ
ととなる。こうして、上記構成によれば、信号Ｓａを遅
延させながら、信号ｓｂとの論理演算を行うことができ
る。
このように、各メモリユニットＲＡＭ！、ＲＡＭ２は、
４５クロック周期で動作するが、論理回路６０を含めた
回路全体は、９６クロツク周期で動作する。従って、第
４図に示すステージＡの時刻ｔｌに、メモリユニットＲ
ＡＭＩの第１セルに書込まれたデータは、９０クロック
周期後の時刻Ｌ６に論理回路６０に人力され、回路全体
を一巡した後、すなわち９６クロツク周期後のステージ
Ｂには、メモリユニットＲＡＭ１の第７セル７に入る。
４５クロック周期で動作するが、論理回路６０を含めた
回路全体は、９６クロツク周期で動作する。従って、第
４図に示すステージＡの時刻ｔｌに、メモリユニットＲ
ＡＭＩの第１セルに書込まれたデータは、９０クロック
周期後の時刻Ｌ６に論理回路６０に人力され、回路全体
を一巡した後、すなわち９６クロツク周期後のステージ
Ｂには、メモリユニットＲＡＭ１の第７セル７に入る。
また、回路全体を２巡した後、すなわち１９２クロック
周期後のステージＣでは、メモリユニットＲＡＭＩの第
１３セルＩ３に入り、３巡後（すなわち、２８８クロッ
ク周期後）のステージＤでは、メモリユニットＲＡＭ１
の第１９セル１９に入り、以後、セル２５→セル３１→
セル３７・・・・・・という具合に、６ずつ後方のセル
に入ることになる。
周期後のステージＣでは、メモリユニットＲＡＭＩの第
１３セルＩ３に入り、３巡後（すなわち、２８８クロッ
ク周期後）のステージＤでは、メモリユニットＲＡＭ１
の第１９セル１９に入り、以後、セル２５→セル３１→
セル３７・・・・・・という具合に、６ずつ後方のセル
に入ることになる。
こうして、本実施例では、メモリユニットＲＡＭ１およ
びメモリユニットＲＡＭ２において、独立にアクセスが
行なわれ、それぞれ４５クロック周期で、メモリアクセ
スが一巡するから、各セルのリフレッシュ周期を４５ク
ロック周期（＝４５Ｔ）に保ったままで、メモリ全体の
容量を増やすことができる。
びメモリユニットＲＡＭ２において、独立にアクセスが
行なわれ、それぞれ４５クロック周期で、メモリアクセ
スが一巡するから、各セルのリフレッシュ周期を４５ク
ロック周期（＝４５Ｔ）に保ったままで、メモリ全体の
容量を増やすことができる。
また、時刻ｔｌにメモリユニットＲＡ Ｍ ｌの第１セ
ルｌに書込んだ“１”データは、信号５ｂ＝０の状態で
は“ビを維持しながら、上述したように、９６クロツク
周期毎に、セルフ→１３→１９→２５・・・・・と順次
転移していくから、９６進のカウンタを設け、９６クロ
ツク周期毎に論理回路６ｏの出力を検査すれば、上記各
セル１．７．１３・・・・・・の良否のテストができろ
。
ルｌに書込んだ“１”データは、信号５ｂ＝０の状態で
は“ビを維持しながら、上述したように、９６クロツク
周期毎に、セルフ→１３→１９→２５・・・・・と順次
転移していくから、９６進のカウンタを設け、９６クロ
ツク周期毎に論理回路６ｏの出力を検査すれば、上記各
セル１．７．１３・・・・・・の良否のテストができろ
。
これを、１本１本の選択線毎に、データの書込み、読出
しを行って検査していた、従来の検査方法と比べると、
書込み回数を大幅に減少させることができ、検査の簡単
化を図ることができろ。特に、論理回路６０に変えて、
遅延時間が１クロック周期の回路を接続すれば、セル１
に書込まれたデータは一巡する毎にｌセルずつずれ、セ
ル２→３−＞４・・・・・・→４５と移動するから、１
回の書込みて全敗のセルの良否を検査でさ、大幅な簡単
化が可能となる。
しを行って検査していた、従来の検査方法と比べると、
書込み回数を大幅に減少させることができ、検査の簡単
化を図ることができろ。特に、論理回路６０に変えて、
遅延時間が１クロック周期の回路を接続すれば、セル１
に書込まれたデータは一巡する毎にｌセルずつずれ、セ
ル２→３−＞４・・・・・・→４５と移動するから、１
回の書込みて全敗のセルの良否を検査でさ、大幅な簡単
化が可能となる。
また、セルＩ〜４５に、少数のトランジスタで構成され
たものを使用しているので、省スペース化と省電力化と
を図ることができる。
たものを使用しているので、省スペース化と省電力化と
を図ることができる。
なお、上記実施例では、ＲＡＭ１ 、ＲＡＶＬ２という
２個のメモリユニットを直列接続したが、これに限らず
、任意数のメモリユニットを直列接続して容量を増やし
ても、リフレッシュ周期を短く保つことが可能である。
２個のメモリユニットを直列接続したが、これに限らず
、任意数のメモリユニットを直列接続して容量を増やし
ても、リフレッシュ周期を短く保つことが可能である。
また、各メモリユニットは４５語に限定されず、適正な
リフレッシュ周期の範囲で任意の語長にすることができ
る。更に、論理回路の遅延時間も、一定の範囲で任意に
設定することかできる。
リフレッシュ周期の範囲で任意の語長にすることができ
る。更に、論理回路の遅延時間も、一定の範囲で任意に
設定することかできる。
更に、上記実施例では、同時にアクセスするデータのビ
ット数を２４ビツトとしているが、このビット数を増加
して、別の機能を有する論理回路を複数個用いる回路構
成とし、Ｎ進カウンタ、アドレス逐次アクセス回路等を
共通回路として用いることら可能である。
ット数を２４ビツトとしているが、このビット数を増加
して、別の機能を有する論理回路を複数個用いる回路構
成とし、Ｎ進カウンタ、アドレス逐次アクセス回路等を
共通回路として用いることら可能である。
［発明の効果］
以上説明したように、この発明は、隣接するセルの続出
し選択線と書込み選択線とが共通接続され、前回アクセ
ス時にデータ読出しをしたセルに今回アクセス時のデー
タを書込むようにしたセル・アレイと、該セル・アレイ
を逐次アクセスするアクセス手段とからなるダイナミッ
ク・メモリユニットを、遅延手段を介して直列に接続し
て構成したので、メモリリフレッシュ周期を短時間に保
っｆこままで、メモリの容量を任意に増やすことができ
る。また、少ない電力で動作し、少ない面積に実装する
ことが可能である。
し選択線と書込み選択線とが共通接続され、前回アクセ
ス時にデータ読出しをしたセルに今回アクセス時のデー
タを書込むようにしたセル・アレイと、該セル・アレイ
を逐次アクセスするアクセス手段とからなるダイナミッ
ク・メモリユニットを、遅延手段を介して直列に接続し
て構成したので、メモリリフレッシュ周期を短時間に保
っｆこままで、メモリの容量を任意に増やすことができ
る。また、少ない電力で動作し、少ない面積に実装する
ことが可能である。
更に、逐次アクセスメモリの出力端と入力端との間に、
一定の遅延時間を有する論理回路を接続したので、セル
の検査時に、書込み回数を減らすことができ、検査の簡
単化を図ることができる。
一定の遅延時間を有する論理回路を接続したので、セル
の検査時に、書込み回数を減らすことができ、検査の簡
単化を図ることができる。
第１図はこの発明による逐次アクセスメモリの一実施例
の構成を示すブロック図、第２図（ａ）は同逐次アクセ
スメモリの一行分の構成を示すブロック図、第２図（ｂ
）はメモリセルの構成を示す回路図、第３図は論理回路
６０の構成例示すブロック図、第４図は同実施例の動作
を説明するための図である。 １〜４５・・・・・・セル、５１．５２・・・・・・セ
ル・アレイ、５３．５４・・・・・・遅延回路（遅延手
段）、５５．５６・・・・・・アドレス逐次アクセス回
路（アクセス手段）、６０・・・・・・論理回路、ＲＡ
ＭＩ、ＲＡＭ２・・・・・ダイナミック・メモリユニッ
ト、ＲＤ・・・・・・読出し選択線、ＷＲ・・・・・・
書込み選択線。
の構成を示すブロック図、第２図（ａ）は同逐次アクセ
スメモリの一行分の構成を示すブロック図、第２図（ｂ
）はメモリセルの構成を示す回路図、第３図は論理回路
６０の構成例示すブロック図、第４図は同実施例の動作
を説明するための図である。 １〜４５・・・・・・セル、５１．５２・・・・・・セ
ル・アレイ、５３．５４・・・・・・遅延回路（遅延手
段）、５５．５６・・・・・・アドレス逐次アクセス回
路（アクセス手段）、６０・・・・・・論理回路、ＲＡ
ＭＩ、ＲＡＭ２・・・・・ダイナミック・メモリユニッ
ト、ＲＤ・・・・・・読出し選択線、ＷＲ・・・・・・
書込み選択線。
Claims (2)
- （１）隣接するセルの読出し選択線と書込み選択線とが
共通接続され、前回アクセス時にデータ読出しをしたセ
ルに今回アクセス時のデータを書込むようにしたセル・
アレイと、該セル・アレイを逐次アクセスするアクセス
手段とからなるダイナミック・メモリユニットを、遅延
手段を介して直列に接続して構成したことを特徴とする
逐次アクセスメモリ。 - （２）前記逐次アクセスメモリの出力端と入力端との間
に、一定の遅延時間を有する論理回路を接続したことを
特徴とする特許請求の範囲第１項記載の逐次アクセスメ
モリ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60299414A JPS62157399A (ja) | 1985-12-28 | 1985-12-28 | 逐次アクセスメモリ |
| US06/945,789 US4779228A (en) | 1985-12-28 | 1986-12-23 | Sequential-access memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60299414A JPS62157399A (ja) | 1985-12-28 | 1985-12-28 | 逐次アクセスメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62157399A true JPS62157399A (ja) | 1987-07-13 |
Family
ID=17872249
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60299414A Pending JPS62157399A (ja) | 1985-12-28 | 1985-12-28 | 逐次アクセスメモリ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4779228A (ja) |
| JP (1) | JPS62157399A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4953130A (en) * | 1988-06-27 | 1990-08-28 | Texas Instruments, Incorporated | Memory circuit with extended valid data output time |
| JP2662822B2 (ja) * | 1990-03-20 | 1997-10-15 | 三菱電機株式会社 | 半導体記憶装置 |
| US7448089B2 (en) | 2006-06-02 | 2008-11-11 | Chez Shea Baby, Llc | Baby bib with protective neckline |
| US8208314B2 (en) | 2010-06-01 | 2012-06-26 | Aptina Imaging Corporation | Sequential access memory elements |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58121197A (ja) * | 1982-01-12 | 1983-07-19 | Nippon Texas Instr Kk | Ｍｏｓシフトレジスタ型記憶装置 |
| JPS60107795A (ja) * | 1983-11-15 | 1985-06-13 | Nippon Gakki Seizo Kk | Ｍｏｓ逐次アクセス・メモリ |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3555521A (en) * | 1967-12-15 | 1971-01-12 | Wilcox Electric Co Inc | Digital delay register |
-
1985
- 1985-12-28 JP JP60299414A patent/JPS62157399A/ja active Pending
-
1986
- 1986-12-23 US US06/945,789 patent/US4779228A/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58121197A (ja) * | 1982-01-12 | 1983-07-19 | Nippon Texas Instr Kk | Ｍｏｓシフトレジスタ型記憶装置 |
| JPS60107795A (ja) * | 1983-11-15 | 1985-06-13 | Nippon Gakki Seizo Kk | Ｍｏｓ逐次アクセス・メモリ |
Also Published As
| Publication number | Publication date |
|---|---|
| US4779228A (en) | 1988-10-18 |
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