JPS60107795A - Ｍｏｓ逐次アクセス・メモリ - Google Patents
Ｍｏｓ逐次アクセス・メモリInfo
- Publication number
- JPS60107795A JPS60107795A JP58214898A JP21489883A JPS60107795A JP S60107795 A JPS60107795 A JP S60107795A JP 58214898 A JP58214898 A JP 58214898A JP 21489883 A JP21489883 A JP 21489883A JP S60107795 A JPS60107795 A JP S60107795A
- Authority
- JP
- Japan
- Prior art keywords
- cell
- data
- read
- time
- write
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、ＩＩ子子容器音程、音色データなどを記憶
するのに好適なＭＯＳ 逐次アクセス・メモリに関する
７ 第１図はこの種のメモリの１ピッ１分の記憶セル−の構
成を示す回路図であり、２相ダイナミツク・シフト・レ
ジスタ・セルと呼ばれているものである。この図におい
て、クロックφ、とφ２ とは所定のクロック周期Ｔを
有し１位相を具にするクロックであり、まずクロックφ
□ がゲー）Ｔ１をオンにすると、前段セルの出力デー
タがコンデンサＣに記憶されるとともに１本セル１の出
力データがコンデンサＣ２からインバーターＮＶ １を
介して次段のコンデンサＣ０に記憶される。次に、クロ
ックφ２がゲートＴ２ をオンにすると、先にコンデン
サＣ□に記憶されたデータがインノく一タＩＮＶ２を介
してコンデンサＣ２に移される。
するのに好適なＭＯＳ 逐次アクセス・メモリに関する
７ 第１図はこの種のメモリの１ピッ１分の記憶セル−の構
成を示す回路図であり、２相ダイナミツク・シフト・レ
ジスタ・セルと呼ばれているものである。この図におい
て、クロックφ、とφ２ とは所定のクロック周期Ｔを
有し１位相を具にするクロックであり、まずクロックφ
□ がゲー）Ｔ１をオンにすると、前段セルの出力デー
タがコンデンサＣに記憶されるとともに１本セル１の出
力データがコンデンサＣ２からインバーターＮＶ １を
介して次段のコンデンサＣ０に記憶される。次に、クロ
ックφ２がゲートＴ２ をオンにすると、先にコンデン
サＣ□に記憶されたデータがインノく一タＩＮＶ２を介
してコンデンサＣ２に移される。
こうして％１クロック周期Ｔ毎に記憶データが１ビツト
ずつシフトされていくようになっている。
ずつシフトされていくようになっている。
ところで、上述した従来のＭＯＳ 逐次アクセス・メモ
’） ｆ）インバー Ｉ ＩＮＶ １ 、ＩＮＶ ２
ハ、 負荷トランジスタと駆動１ランジスタの直列回路
からなシ、これらの接続点から出力が叡り出される一方
、駆動１ランジスタのゲートに前記コンデンサＣ１，Ｃ
２が接続されている。そして、コンデンサＣ１，Ｃ２に
は、極性の異なるｔＥＥが充電されるため、２つのイン
バータＩＮＶ １ 、ＩＮＶ２のいずれか一方には常に
直流電流が流れ、この結果、多数のセルからなる大容１
メモリでは、消費電力が嵩み１発熱量が多くなるという
欠点があった。また、前述したように、インバータ１個
につき２個のトランジスタが要るので、各セル１には６
個のトランジスタが含まれ、１ピツ１当シのスペースが
大きくなるという欠点があった。
’） ｆ）インバー Ｉ ＩＮＶ １ 、ＩＮＶ ２
ハ、 負荷トランジスタと駆動１ランジスタの直列回路
からなシ、これらの接続点から出力が叡り出される一方
、駆動１ランジスタのゲートに前記コンデンサＣ１，Ｃ
２が接続されている。そして、コンデンサＣ１，Ｃ２に
は、極性の異なるｔＥＥが充電されるため、２つのイン
バータＩＮＶ １ 、ＩＮＶ２のいずれか一方には常に
直流電流が流れ、この結果、多数のセルからなる大容１
メモリでは、消費電力が嵩み１発熱量が多くなるという
欠点があった。また、前述したように、インバータ１個
につき２個のトランジスタが要るので、各セル１には６
個のトランジスタが含まれ、１ピツ１当シのスペースが
大きくなるという欠点があった。
この発明は、上記の事情に鑑み、省電力化および省スペ
ース化を図ったＭＯＳ 逐次アクセス・メモリを提供す
るもので、メモリ・セルに少数のトランジスタで構成さ
れたダイナミック嗜セルを使用し、各セルの読出し選択
線を逐次アクセスしてデータを読出すとともに、書込み
データまたは前回読出したデータを今回の読出しタイミ
ングで。
ース化を図ったＭＯＳ 逐次アクセス・メモリを提供す
るもので、メモリ・セルに少数のトランジスタで構成さ
れたダイナミック嗜セルを使用し、各セルの読出し選択
線を逐次アクセスしてデータを読出すとともに、書込み
データまたは前回読出したデータを今回の読出しタイミ
ングで。
前回アクセスしたセルに書込み、メモリーリフレッシュ
を行うことを特徴とする。
を行うことを特徴とする。
以下１図面に基づいて本発明の詳細な説明する。
第２図は、本発明の一実施例の構成を示すブロック図で
ある。図において、１０・・・は、逐次アクセス・メモ
リであり、最下段にその構成を示した。
ある。図において、１０・・・は、逐次アクセス・メモ
リであり、最下段にその構成を示した。
最下段において、１１−１ （１＝１，２・・・ｎ）は
１周知の３トランジスタ◆ダイナミックＲＡＭセル（以
下、墓にセルという）であり、各セル１１−五鴬は、）
ランジスタＴ３． Ｔ４． Ｔ５ およびコンデンサＣ
からなっている。ここで、トランジスタＴ４ が情報記
憶素子であり、ゲート・コンデンサＣに蓄えられ＋ｍ荷
がＩＨルベルのときオン、ＩＬルベルのときオフとなる
。トランジスタＴ５ のゲートは読出し選択線Ｒｉ に
接続され、これから供給される続出し信号Ｓ１ によっ
てオンとされたとき、トランジスタＴ４ を読出しライ
ン１２に接続し、これに読出しデータＤＲを供給する。
１周知の３トランジスタ◆ダイナミックＲＡＭセル（以
下、墓にセルという）であり、各セル１１−五鴬は、）
ランジスタＴ３． Ｔ４． Ｔ５ およびコンデンサＣ
からなっている。ここで、トランジスタＴ４ が情報記
憶素子であり、ゲート・コンデンサＣに蓄えられ＋ｍ荷
がＩＨルベルのときオン、ＩＬルベルのときオフとなる
。トランジスタＴ５ のゲートは読出し選択線Ｒｉ に
接続され、これから供給される続出し信号Ｓ１ によっ
てオンとされたとき、トランジスタＴ４ を読出しライ
ン１２に接続し、これに読出しデータＤＲを供給する。
また、トランジスタＴ３のゲートは書込み選択線Ｗｔ
を介して次のセル１１−１＋１のトランジスタＴ、のゲ
ー１１すなわち読出し選択線Ｒ１＋１に一続され、読出
し信号５ｌ−１−１によってオンとされ之ときに、セル
１１−１の、コンデンサＣとトランジスタＴ４ のゲー
トを書込みライン１３に接続するようになっている。
を介して次のセル１１−１＋１のトランジスタＴ、のゲ
ー１１すなわち読出し選択線Ｒ１＋１に一続され、読出
し信号５ｌ−１−１によってオンとされ之ときに、セル
１１−１の、コンデンサＣとトランジスタＴ４ のゲー
トを書込みライン１３に接続するようになっている。
次に、前記読出しライン１２はラッチ回路１４に接続さ
れ、各セル１１−１から逐次読出される読出しデータＤ
Ｒがラッチされる。ここで、ラッチ回路１４は１例えば
第１図に示すゲート回路Ｔ１と、コンデンサＣ０と、イ
ンバータＩＮＶ２Ｘ２とから構成されるもので、コンデ
ンサ０１に記憶された読出しデータＤＲが２回反転さ、
れて出力端Ｑから出力され、この出力がインバータ１５
を介してセレクタ１６の第２入力端Ｄ２に印加される。
れ、各セル１１−１から逐次読出される読出しデータＤ
Ｒがラッチされる。ここで、ラッチ回路１４は１例えば
第１図に示すゲート回路Ｔ１と、コンデンサＣ０と、イ
ンバータＩＮＶ２Ｘ２とから構成されるもので、コンデ
ンサ０１に記憶された読出しデータＤＲが２回反転さ、
れて出力端Ｑから出力され、この出力がインバータ１５
を介してセレクタ１６の第２入力端Ｄ２に印加される。
このセレクタ１６の第１入力端Ｄ０ には、書込みデー
タＤＷが供給されておシ、セレクＦ端Ｓに供給される書
込みパルスＷがＩＨＩレベルのトキニは書込みデータＤ
Ｗが、１Ｌルベルのときには第２入力端Ｄ２に供給され
たデータが選択され。
タＤＷが供給されておシ、セレクＦ端Ｓに供給される書
込みパルスＷがＩＨＩレベルのトキニは書込みデータＤ
Ｗが、１Ｌルベルのときには第２入力端Ｄ２に供給され
たデータが選択され。
選択されたデータがディレィ回路１７の入力端りに供給
される。このディレィ回路１７は、第１図に示すセル１
と同一の構成を有し、２つのりａツクφ□ 、φ２ に
よって駆動され、前記セレクタ１６の出力を１クロック
周期Ｔ遅延させ、書込みライン１３に供給する。次に、
図中、１８は続出しライン１２をプリチャージして―Ｈ
ルベルにするプリチャージ用の１ランジスタで、そのゲ
ートに印加されるパルスＰＣによってオン／オフされる
。また、本実施例の出力は、インバーター５の出力端か
ら信号ＯＵＴ １として、ｔた。Ｖ込みライン１３から
信号ＯＵＴ ２として得られるようになっている。なお
、１９は書込みデータＩ）Ｗを伝送するためのバスであ
る。
される。このディレィ回路１７は、第１図に示すセル１
と同一の構成を有し、２つのりａツクφ□ 、φ２ に
よって駆動され、前記セレクタ１６の出力を１クロック
周期Ｔ遅延させ、書込みライン１３に供給する。次に、
図中、１８は続出しライン１２をプリチャージして―Ｈ
ルベルにするプリチャージ用の１ランジスタで、そのゲ
ートに印加されるパルスＰＣによってオン／オフされる
。また、本実施例の出力は、インバーター５の出力端か
ら信号ＯＵＴ １として、ｔた。Ｖ込みライン１３から
信号ＯＵＴ ２として得られるようになっている。なお
、１９は書込みデータＩ）Ｗを伝送するためのバスであ
る。
次に、第３図の波形図を参照して本実施例の動作を説明
する。
する。
まず、読出し選択線Ｒ□、Ｒ２・・・Ｒｎ には、１ク
ロック周期Ｔ毎に読出し信号Ｓ１．Ｓ２・・・Ｓｎが逐
次印加され、第１セル１１−１の記憶データから始めて
１次々と記憶データが読出され、読出しデータＤＲ，Ｄ
Ｒ２・・・ＤＲｎとして、読出しライン１２を介してラ
ッチ回路１４にラッチされる（第３図に）〜（ト））６
例えば、第３図の時刻ｔ１に、プリチャージ用）ランジ
スタ１８のゲートにパルスＰＣが印加されて、読出しラ
イン１２が＠Ｈルベルにチャージされた後１時刻ｔ′、
に読出し選択線Ｒに読出し信号Ｓ１ が供給されると。
ロック周期Ｔ毎に読出し信号Ｓ１．Ｓ２・・・Ｓｎが逐
次印加され、第１セル１１−１の記憶データから始めて
１次々と記憶データが読出され、読出しデータＤＲ，Ｄ
Ｒ２・・・ＤＲｎとして、読出しライン１２を介してラ
ッチ回路１４にラッチされる（第３図に）〜（ト））６
例えば、第３図の時刻ｔ１に、プリチャージ用）ランジ
スタ１８のゲートにパルスＰＣが印加されて、読出しラ
イン１２が＠Ｈルベルにチャージされた後１時刻ｔ′、
に読出し選択線Ｒに読出し信号Ｓ１ が供給されると。
セル１１−１のＹランジスタテ５ がオンとなシ。
読出しライン１２にはコンデンサＣのレベル＝ Ｈｗ
／ｌ ｉ、 ｗ ｒｃ従ッテ、 ｖ ヘルカ＠Ｌ ”
／ ”Ｈ”の読出しデータＤＲ１が供給され、これがク
ロックφ２によってラッチ回路１４にラッチされる。
／ｌ ｉ、 ｗ ｒｃ従ッテ、 ｖ ヘルカ＠Ｌ ”
／ ”Ｈ”の読出しデータＤＲ１が供給され、これがク
ロックφ２によってラッチ回路１４にラッチされる。
そして１時刻ｔ′□に読出されたセル１１−１の読出し
データＤＲ，は、１クロック周期Ｔ経過後の時刻ｔ′２
に同セル１１−１に書込まれ、メモリ・リフレッシュが
行われる。すなわち１時刻ｔ７、にラッチ回路１４にラ
ッチされたデータは、インバーター５．セレクタ１６を
介してディレィ回路１７に供給され１時刻１２．１／２
にディレィ回路１７に各々供給されるりａツク−１，φ
２ によって、１クロック周期Ｔだけ遅延されて書込み
ライン１３へ出力される。そして１時刻ｔ′２に読出し
信号Ｓ２が読出し選択線Ｒ２に印加されると、書込み選
択線Ｗ□を介してセル１１−１のトランジスタＴ３ が
オンとなってコンデンサＣが書込みライン１３に接続さ
れ、前記出力がこのコンデンサＣに供給される。こうし
て、読出しデータＤＲ１がセル１１−１’に書込まれる
。この場合、読出しデータＤＲ□ の反転信号、すなわ
ちセル１１−１の記憶データは、インバータ１５の出力
端から信号ＯＵＴ １として取シ出されるとともに、１
りａツク周期Ｔ連れて書込みライン１３から信号０ＵＴ
２として出力嘔れる（第３図（ホ）ｔ（”）））。以下
、同様にして、各セル１１−１の記憶データが逐次読出
され、読出されたデータが１クロック周期Ｔ後にセル１
１−１のコンデンサＣに再び書込まれ、メモリ・リフレ
ッシュが行われる、 次に、＠込みデータＤＷがある場合の動作について説明
する。今１時刻１ｎ−１にパルスＰＣがＩＨ＠レベルに
なって読出しライン１２のプリチャージが行われ、時刻
ｔ／−０に第ｆｉ−１番目のセル１ｌ−ｎ−１の読出し
データＤＲｎ−１がラッチ回路１４に記憶されたとき、
＠込みデータがｍ−、がセレクタ１６の第１入力端Ｄ１
に供給されるとともに書込みパルスＷが同セレクタ１
６のセレク）端Ｓに供給されたとすると（第３図に）、
に））セレクタ１６からは、書込みデータＤＷｎ−、が
出力され、ディレィ回路１７に供給される。そして、１
りａツク周期Ｔ経過後の時刻ｔＬには、この書込みデー
タＤＷｎ−□がディレィ回路１７から書込みライン１３
へ供給され、読出し選択線Ｒｎに印加された読出し信号
Ｓｎによってセル１ｌ−ｎ−１に書込まれ、メモリ・フ
１１’レツシュが行われる、この場合１時刻ｔ′ 直後
にインバータ１５から出力される信号ＯＵＴ１は読出し
データＤＲｎ であ、ａ、Ｓ込みライン１３から出力嘔
れる信号ＯＵＴ ２は書込みデータＤ％−０である。
データＤＲ，は、１クロック周期Ｔ経過後の時刻ｔ′２
に同セル１１−１に書込まれ、メモリ・リフレッシュが
行われる。すなわち１時刻ｔ７、にラッチ回路１４にラ
ッチされたデータは、インバーター５．セレクタ１６を
介してディレィ回路１７に供給され１時刻１２．１／２
にディレィ回路１７に各々供給されるりａツク−１，φ
２ によって、１クロック周期Ｔだけ遅延されて書込み
ライン１３へ出力される。そして１時刻ｔ′２に読出し
信号Ｓ２が読出し選択線Ｒ２に印加されると、書込み選
択線Ｗ□を介してセル１１−１のトランジスタＴ３ が
オンとなってコンデンサＣが書込みライン１３に接続さ
れ、前記出力がこのコンデンサＣに供給される。こうし
て、読出しデータＤＲ１がセル１１−１’に書込まれる
。この場合、読出しデータＤＲ□ の反転信号、すなわ
ちセル１１−１の記憶データは、インバータ１５の出力
端から信号ＯＵＴ １として取シ出されるとともに、１
りａツク周期Ｔ連れて書込みライン１３から信号０ＵＴ
２として出力嘔れる（第３図（ホ）ｔ（”）））。以下
、同様にして、各セル１１−１の記憶データが逐次読出
され、読出されたデータが１クロック周期Ｔ後にセル１
１−１のコンデンサＣに再び書込まれ、メモリ・リフレ
ッシュが行われる、 次に、＠込みデータＤＷがある場合の動作について説明
する。今１時刻１ｎ−１にパルスＰＣがＩＨ＠レベルに
なって読出しライン１２のプリチャージが行われ、時刻
ｔ／−０に第ｆｉ−１番目のセル１ｌ−ｎ−１の読出し
データＤＲｎ−１がラッチ回路１４に記憶されたとき、
＠込みデータがｍ−、がセレクタ１６の第１入力端Ｄ１
に供給されるとともに書込みパルスＷが同セレクタ１
６のセレク）端Ｓに供給されたとすると（第３図に）、
に））セレクタ１６からは、書込みデータＤＷｎ−、が
出力され、ディレィ回路１７に供給される。そして、１
りａツク周期Ｔ経過後の時刻ｔＬには、この書込みデー
タＤＷｎ−□がディレィ回路１７から書込みライン１３
へ供給され、読出し選択線Ｒｎに印加された読出し信号
Ｓｎによってセル１ｌ−ｎ−１に書込まれ、メモリ・フ
１１’レツシュが行われる、この場合１時刻ｔ′ 直後
にインバータ１５から出力される信号ＯＵＴ１は読出し
データＤＲｎ であ、ａ、Ｓ込みライン１３から出力嘔
れる信号ＯＵＴ ２は書込みデータＤ％−０である。
このように１本実施例におりては、１１込み選択線Ｗト
□が読出し選択線Ｒ１に接続され、読出し選択線Ｒ１に
印加される読出し信号Ｓｉによってデータの読出しとメ
モリ・リフレッシュとが回路になされるので、曹込み選
択線Ｗ、 −、が続出し選択線Ｒ１に吸収される。また
、メモリ・リフレッシュは短時間（＝ｎ−Ｔ）の間に行
われるので、各セル１１−１のコンデンサＣの容量が小
さくて済み、リーク電流も殆んど問題にならない。
□が読出し選択線Ｒ１に接続され、読出し選択線Ｒ１に
印加される読出し信号Ｓｉによってデータの読出しとメ
モリ・リフレッシュとが回路になされるので、曹込み選
択線Ｗ、 −、が続出し選択線Ｒ１に吸収される。また
、メモリ・リフレッシュは短時間（＝ｎ−Ｔ）の間に行
われるので、各セル１１−１のコンデンサＣの容量が小
さくて済み、リーク電流も殆んど問題にならない。
さらに、セル１１−１として、少数１ランジスタで構成
されたダイナミック・セルを使用しているので、消スペ
ース化が図れるとともに、従来のように直流電流が連続
的に流れることがなく、消電力比を図ることができる。
されたダイナミック・セルを使用しているので、消スペ
ース化が図れるとともに、従来のように直流電流が連続
的に流れることがなく、消電力比を図ることができる。
なお、プリチャージ用１ランジスタ１８に代えて、第４
図に示す負荷）ランジヌタ１８ａを使用してもよい。こ
の場合は、セル１１−１のコンデンサＣの電位がＩＨＩ
レベルの時のみ直流電流が流れる。そして、１つの）ラ
イジスタ１８ａに多数のセル１１−１が接続されている
ときには、このような回路でも充分に省電力化を図るこ
とが可能である。
図に示す負荷）ランジヌタ１８ａを使用してもよい。こ
の場合は、セル１１−１のコンデンサＣの電位がＩＨＩ
レベルの時のみ直流電流が流れる。そして、１つの）ラ
イジスタ１８ａに多数のセル１１−１が接続されている
ときには、このような回路でも充分に省電力化を図るこ
とが可能である。
以上説明したように、この発明は、メモリ・セルに少数
の１ランジスタで構成されたダイナミック・セルを使用
し、各セルの読出し選択線を逐次アクセスしてデータを
読出すとともに、書込みデ−タオたは前回読出したデー
タを今回の読出しタイミングで、前回アクセスしたセル
に書込み、メモリ・リフレッシュを行うようにしたので
、消電力比と消スペース化とを実現した逐次アクセス・
メモリを提供することができる。
の１ランジスタで構成されたダイナミック・セルを使用
し、各セルの読出し選択線を逐次アクセスしてデータを
読出すとともに、書込みデ−タオたは前回読出したデー
タを今回の読出しタイミングで、前回アクセスしたセル
に書込み、メモリ・リフレッシュを行うようにしたので
、消電力比と消スペース化とを実現した逐次アクセス・
メモリを提供することができる。
第１図は従来のＭＯＳ 逐次アクセス・メモリのセルの
構成を示す回路図、第２図は本発明の一実施例の構成を
示すブロック図、第３図は同実施例の動作を説明するた
めの波形図、第４図はプリチャージ用１ランジスタ１８
の変形例１８ａを示す回路図である。 １ｌ−１（ｉ＝’ｌ、２・・・ｎ）・・・・・・ダイナ
ミック・セル（セル）、１２・・・・・・読出Ｌう（７
，１３・・・・・・書込みライン、１４・・・・・・ラ
ッチ回路、１６・・・・・・セレクタ（選択手段）、１
７・・・・・・ディレィ回路（遅延手段）、ＤＲ、ＤＲ
ｉ・・・・・・読出しデータ、ＤＷ。 ＤＷｓ ・・・・・・書込みデータ、Ｒ１・・・・・・
読出し選択線。 Ｔ・・・・・・１クロック周期、Ｗ１・・・・・・書込
み選択線。
構成を示す回路図、第２図は本発明の一実施例の構成を
示すブロック図、第３図は同実施例の動作を説明するた
めの波形図、第４図はプリチャージ用１ランジスタ１８
の変形例１８ａを示す回路図である。 １ｌ−１（ｉ＝’ｌ、２・・・ｎ）・・・・・・ダイナ
ミック・セル（セル）、１２・・・・・・読出Ｌう（７
，１３・・・・・・書込みライン、１４・・・・・・ラ
ッチ回路、１６・・・・・・セレクタ（選択手段）、１
７・・・・・・ディレィ回路（遅延手段）、ＤＲ、ＤＲ
ｉ・・・・・・読出しデータ、ＤＷ。 ＤＷｓ ・・・・・・書込みデータ、Ｒ１・・・・・・
読出し選択線。 Ｔ・・・・・・１クロック周期、Ｗ１・・・・・・書込
み選択線。
Claims (1)
- 次回アクセスされるセ化の読出し選択線が今回アクセス
されるセルの書込み堺択線に接続されてなる複数のダイ
ナミックセルと、前記各セルの読出しラインが入力端に
共通接続され該読出しラインから供給される読出しデー
タをラッチするラッチ回路と、書込みデータと前記ラッ
チ回路から供給される読出しデータとを択一選択する選
択手段と、前記選択手段の出力を１クロック周期の間遅
延し共通接続された前記各セルの書込みラインに供給す
る遅延手段とを具備してなるＭＯＳ 逐次アクセス・メ
モリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58214898A JPS60107795A (ja) | 1983-11-15 | 1983-11-15 | Ｍｏｓ逐次アクセス・メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58214898A JPS60107795A (ja) | 1983-11-15 | 1983-11-15 | Ｍｏｓ逐次アクセス・メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60107795A true JPS60107795A (ja) | 1985-06-13 |
Family
ID=16663384
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58214898A Pending JPS60107795A (ja) | 1983-11-15 | 1983-11-15 | Ｍｏｓ逐次アクセス・メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60107795A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62157399A (ja) * | 1985-12-28 | 1987-07-13 | Nippon Gakki Seizo Kk | 逐次アクセスメモリ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56140596A (en) * | 1980-03-31 | 1981-11-02 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Memory device |
| JPS58121197A (ja) * | 1982-01-12 | 1983-07-19 | Nippon Texas Instr Kk | Ｍｏｓシフトレジスタ型記憶装置 |
-
1983
- 1983-11-15 JP JP58214898A patent/JPS60107795A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56140596A (en) * | 1980-03-31 | 1981-11-02 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Memory device |
| JPS58121197A (ja) * | 1982-01-12 | 1983-07-19 | Nippon Texas Instr Kk | Ｍｏｓシフトレジスタ型記憶装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62157399A (ja) * | 1985-12-28 | 1987-07-13 | Nippon Gakki Seizo Kk | 逐次アクセスメモリ |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5075886A (en) | Refresh control circuit of pseudo static random access memory and pseudo static random access memory apparatus | |
| US5535169A (en) | Semiconductor memory device | |
| JPH06103781A (ja) | メモリセル回路 | |
| US4570242A (en) | Dynamic random-access memory | |
| JPH07254278A (ja) | 自動プリチャージ機能を有する同期式メモリ装置 | |
| JPH10162572A (ja) | データ転送システム及びデータ転送方法 | |
| US6175533B1 (en) | Multi-port memory cell with preset | |
| JP2000156079A (ja) | マルチバンク構造を有する半導体メモリ装置 | |
| US5732042A (en) | Dram array with local latches | |
| US4563598A (en) | Low power consuming decoder circuit for a semiconductor memory device | |
| US7764548B2 (en) | Semiconductor memory device which delays refreshment signal for performing self-refreshment | |
| KR0150499B1 (ko) | 동기형 메모리 | |
| JPH07192461A (ja) | 半導体記憶装置 | |
| JPS61165884A (ja) | 半導体メモリ装置 | |
| JPS60107795A (ja) | Ｍｏｓ逐次アクセス・メモリ | |
| KR19990036585A (ko) | 반도체 기억장치 | |
| JPH0636557A (ja) | ダイナミック型半導体記憶装置 | |
| JPH04265598A (ja) | 半導体メモリ装置 | |
| US5654934A (en) | Semiconductor memory employing a block-write system | |
| JP2002184180A (ja) | クロック同期型ダイナミックメモリ | |
| JPS60254488A (ja) | 半導体記憶装置 | |
| JP2616724B2 (ja) | 半導体メモリ装置 | |
| JPH06103779A (ja) | 半導体集積回路 | |
| JP2910249B2 (ja) | 逐次アクセス・メモリ | |
| JP2776088B2 (ja) | 半導体記憶装置 |