JPS58121197A - Ｍｏｓシフトレジスタ型記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は高集積度のＭＯＳシフトレジスタ型記憶装置に
関し、特にメモリセルにデータやアドレスを与えるパス
ラインの数を減少できる３トランジスタ型セルを有する
ＭＯＳダイナミック・シフトレジスタに関するものであ
る。

曳−在多く使用されているＭＯＳダイナミック・シフト
レジスタセルは、６個のＭＯ８１Ｆ］ｌ［ｔＴをもって
１セルとする６トランジスタセルと、６個のＭＯＳＦＥ
Ｔと４本のパスラインを必要とする３トランジスタ・ダ
イナミックメモリ・セルとがある。まず、６トランジス
タセルは、２相クロツク、２１Ｍ、源および入出力に２
モードを必要とする為、標準的なＰＭＯ８技術を用いた
場合６〜８平方ミル（３８７０〜５１６０μｍ２）とい
う大きなセルサイズとなり、集積度が低いという欠点を
有している。また上述の６トランジスタＤＲＡＭセルを
用いると、６トランジスタセルに比較して集積度は向上
するが、各セルに４本のパスラインを必要とし、そのセ
ルサイズも６〜４平方ミル（１９３５〜２５８０μｍ２
）以上となり集積度にも限界があった。

本発明は上述の様な従来例の問題点を解決し、絶縁デー
ト型Ｆｌ！ｉＴの意味で使用される。

まず第１図に従来のシフトレジスタに用いられる６トラ
ンジスタセル１を示す。入力端子２にデータが入ると、
クロック信号φ１を高レベルのりイミノジ（このときφ
２は低レベル）で、第１トランジスタ３がオンとなυ、
データは第２トランジスタ４のデートに与えられる。同
時に、インバータ形六の第２トランジスタ４及び第６ト
ランジスタ５の接続ノード６には、データが反転した形
で税われ、クロック信号φ２が与えられるまでの時間、
ここにデータは保持される。クロック信号φ１が低レベ
ルになった後、第４トランジスタＴのｒ−）に与えられ
るクロック信号φ２が高しペルノとなるタイミングで、
反転データは第５トランジスタ８のｅ−）に与えられ、
インバータ形式に接続された第５トランジスタ８及び第
６トランジスタ９の接続ノード１０に元の極性に戻った
データが出力される。データは次のセルに入り、同様に
して次々と転送される。この形式のシフトレジスタは、
セル当りの面積が大で、集積度が低い１次の第２図に、
従来の６トランジスタ型式のダイナミックメモリセル１
１を示す。第１トランジスタ１２に−ＩＩＦ＠込み用デ
ータ岬１３がらデータが人力され、且つ膏き込み用アド
レス線１４に第１トランジスタ１２をアクティブにする
アドレス信号が入ると、データは第１トランジスタ１２
を通過して第２トランジスタ１５のゲート及びその近傍
の容量に蓄積される。絖出し操作に先立ち、データ線１
８は、例えばｖＤＤの電位にプリチャージされる。そし
て所定のタイミングで、読み出し用アドレス線１６に第
６トランジスタ１７をアクティブにするアドレス信号が
入ると、第２トランジスタ１５の？−）及び近傍に形成
される容量に蓄積されていたデータは第２トランジスタ
１５のドレインから第６トランジスタ１７を通って右側
の読み出し用データ線１８に出力される。

この様な６トランジスタＤＲＡＭセルは、第１図の例に
比較しＭＯ８ＦＦ：Ｔの数が少いのでその分だけセルサ
イズは小さくなるが、２本のデータライン１３及び１８
は半導体基板内の拡散領域で形成される為、依然として
集積度に制限がある。更に、この第２図のセルでＩｌ！
、ＤＲムＭセルをリフレッシュする為にデータを一時蓄
積する周辺回路（図示せず）がセルマトリクスの外側に
要求され、また読み出しアドレス信号を与える周辺回路
（図示せず）も必安とな９、この意味からもシフトレジ
スタ全体のサイズが大きなものとなる。

これら従来例の問題点を解決する本発明の実施例を第６
図と第４図に示す。まず第６図に本発明実施例の基本セ
ル２０を示す。第１トランジスタ２１と第２トランジス
タ２２はカスケード型に接続された１組のＭＯ８ＦＫＴ
であり、第１トランジスタ２１のソース２３はｖ８ｓラ
インまたはグラウンドライン２４に接続され、第２トラ
ンジスタ２２のＰレイン２５はプリチャージされるデー
タライフ２６に接続される。第２のトランジスタ２２と
第６のトランジスタ２Ｔの’Ｆ’−）は共通接続されシ
ーケンシャル・アドレス線２８に接続される。

第６トランジスタ２Ｔの一方の拡散領域３１は、第２ト
ランジスタ２２のドレイン２５と同様にデータライン２
６に接続される。第６トランジスタ２７の他方の拡散領
域２８は、出力端子３０を有し、この端子３０は次段の
セルへの入力となる。

このとき、拡散領域２８とＩＣ基板との間に形成される
接合容量および次段セルのＭＯ８Ｂ″ＥＴのデート容量
等のいわゆる寄生容量によって、カップリング容量２９
が形成される。

この構成から明らかな様に、本発明の基本セル２０は、
６個のＭｏ５ｙｒｒ　２１　、２２　、２７と、６本の
パスライン２４．２６．２８とによって構成されるので
、セル当りの面積は第１図、第２図のセルより減少し２
平方ミル（１２９０μｍ２　）以下となった。

次に本発明のＭＯＳダイナミック・シフトレジスタの全
体を第４図に示す。このシフトレジスタは、データ入力
端子３２、データセレクタ３３、アドレス回路３４と、
３２Ｘ８４ビツトのメモリブロック３５、インバータ形
式のセンスアンゾ３６、出力端子３７および循環ライン
３８を有している。

ここでメモリブロック３５の基本メモリセルは第６図に
示したセルと同じで、各々６個のＭＯ８ＦＢＩＴより＃
ｌ成される。

ここで注意すべき事は、アドレス回￥６３４からの信号
によるセルアドレスは、図の上で右から左に走査される
のに対し、データは逆に左のセルから右のセルに転送さ
れ、しかも１回の転送毎に、データの極性が反転されな
がら（ＤＸ−＋可→ＤＸ・・・）転送されるということ
である。以下このシフトレジスタの動作につき説明する
。

第４図のメモリブロック３５ではＸ方向に６２個（即ち
６２列）のセルが、またＹ方向に８４個（即ち８４行）
のセルが並んでいる。これはトポロジカルには、３２ｘ
８４個の一連のセルであるが、これらのセルをアドレス
するのに３２＋８４本のアドレスラインを用いず６２本
のアドレスラインですませる為、この様なマトリクス構
造のレイアウトが採用されている。アドレス回路３４か
らのアドレス信号φ０．φ１．・・・φ３１の付与に先
立ち、セルにアクセスする毎にデータライン３９を、プ
リチャージトランジスタ４０を用いてｖＤＤレベルにプ
リチャージする。これはプリチャージトランジスタ４０
のデートにプリチャージクロックＯＫ’をアドレス回路
３４から与えることにより達成される。

データのセルからセルへの転送の一例を説明する。アド
レス信号φ２の与えられるアドレスライン４１に接続さ
れたメモリセル４２の容量４３にｖｓｓレベルに相当す
るデータ「０」が蓄積されている場合、データライン３
９のプリチャージ動作の直後に、アドレスライン４４に
信号φ１がセル４５に与えられると、セル４５の第２ト
ランジスタ（第６図の２２）はオンしても、第１トラン
ジスタ（第６図の２１）は、ひとつ前のセルの＄ｔ４３
のデータ「０」によってオフ状態を保っている。従って
、信号φ１によってデータライン３９のｖＤＤレベルは
変化せずセル４５の第６トランジスタ（このｒ−トにも
φ１が与えられオン状態になる）を介して、セル４５の
容量４６にｖＤＤレベルに相当するデータ「１」が蓄槓
される。もし、セル４５の容１ｔ４６にデータ「０」が
蓄槓されていれば、これを「１」に書きかえ、逆にデー
タ「１」が蓄積されていたとすればこれｔ　ＩＪフレッ
シュするのである。即ちセル４２からセル４５へのデー
タ転送により、データの極性は反転する。

また、アドレス信号φ１は前のセル４２の読み出しとそ
の次のセル４５の簀き込みの両方の作用を同時に行うこ
とにもなるのである。

またメモリセル４２の容量４３にｖＤＤレベルに相当す
るデータ［１］が蓄積されている場合には、上述の信号
φ１がセル４５に与えられると、第２トランジスタ２２
がオンとなシ、且つ第１トランジスタ２１も前のセルの
容量４３のデータ「１」によってオン状態となっている
ので、データライン３９はグラウンｒレベルｖｓｓにデ
ィスチャージされる。従って、信号φ１がデートに与え
られてオン状態にある第６トランジスタ２７を介し、セ
ル４６の容量４６にはデータ「０」が蓄槓される。

即ち、もし容量４６にデータ「１」が蓄積されていたの
であれは、この電荷は、第６トランジスタ２７、データ
ライン３９、第２トランジスタ２２および第１トランジ
スタ２１を介してディスチャージさせられる。この場合
も前の場合と同様、セル４２からセル４５へのデータ転
送により、データの極性は反転する。

尚、ここで容量４３あるいは４６は、独立した素子とし
て形成する必要はなく、第６トランジスタ２７の出力側
の拡散領域２８とＸＣの半導体基板とで形成されるＰＮ
接合の接合容量および次段トランジスタのデート容量等
のいわゆる寄生容量を用いるのが高集積度を得る上で好
ましい。その意味で図面上、容量２９，４３．４６等は
点線で示されている。

以上のような基本的データ転送がアドレスラインφ０．
φ１．φ２・・・φ３１　　によυ次々と繰り返し行わ
れる。このことから、アドレス信号の走査は図上布から
左に向ってなされるのに対し、データは左から右に向っ
て流れる様子が理解できるでありう。

データは、入力端子３２から入りアドレス１Ｎ号φ。が
与えられる半分のセル（基本セルの第６トランジスタ２
７と容量２９）に与えられ、アドレスφ３１の与えられ
るセル、φ３０の与えられるセル・・・と次々右方向に
転送される。

第４図の実施例のようにマトリクス構造のメモリゾロツ
ク３５を有するシフトレジスタでは、デ−夕はまず図面
め最上性の３２個のセル中を右方向に転送され、アドレ
スφ０の与えられる第１行右端のセルから第２行左端の
セルへ転送され、次いで第２行のセル中を転送される。

このようにしてデータは、３２ｘ８４個のセルを次々転
送され最下行（第８４行）の右端のセルに至り、インバ
ータ形式のセンスアンプ３６に入る。更にデータは、セ
ンスアンプ３６から出力端子３７に与えられると共に、
循環ライン３８を経て、データセレクタ３３にも入力さ
れる。シフトレジスタの使用にあたり、３２Ｘ８４ピッ
ト以上の長さのデータ蓄積時間が必要な場合、この循環
ライン３８の使用により、メモリブロック３５に蓄積さ
れたデータを、所望の回数だけメモリブロック３５の中
で循環させ、長時間にわたり蓄積することができる。

第５図に、本発明シフトレジスタによるデータ転送を一
般化して示す。第１、行は、Ｍ行Ｎ列のメモリブロック
（第４図の３５）が第ｍ行第ｎ列のセルＯｍＨによって
構成され１セルＯｍＨにデータＤＸが蓄積されていると
き、アドレス信号φ、がセルＯｍｎの次のＣｍ（ｎ＋１
）に与えられた状態を示す。

セル０ｎ（ｎ＋１）には、実際はデータＤＸのひとつ前
のデータＤや−０と同一のデータが入っているが、すで
にそのデータはセルＣｍ（ｎ＋ｚ）に転送されているの
で、ここでセルＣｍ（ｎ＋１）の状態を■（ｖａｃａｎ
ｔ）と示す。アドレス信号φ　でセルＣｍｎのデータＤ
Ｘは極性が反転してセル０ｎ（ｎ＋１）に転送される。

（その結果は同図第２行に示される。）次のアドレス信
号り刊がセルＣｒｎｎに与えられると、第５図第２行に
示されるように、セルＣｍ（ｎ−１）の反転データ）＋
、は極性が反転してセルＯｍＨに転送される。（その結
果は同図第６行に示される。） Ｍ行Ｎ列のメモリブロック３５において、データ入力端
子（第４図の３２）、データセレクタ３３から、セルＩ
）ｍｎ　ｔでのセルの数は、（Ｎｘ（ｍ−１）＋ｎ’Ｊ
個であるので、データをデータセレクタ３３からセルＯ
ｍｎにまで転送するのに必要なアドレス信号φｐの数は （ａｘ（ｍ−１）十ｎ）ｘ（Ｎ−１）と示される。この
第５図に示されるウィンドウを拡張することにより、全
メモリブロック３５におけるデータ転送を理解すること
ができるであろう。第４図のメモリブロック３５は、Ｍ
＝８４、Ｎ＝６２の場合を示したものである。

第６図に、データライン３９のプリチャージパルスｃ　
Ｋ’　（第４図）とアドレス信号φ１．φｐ＋１゜φｐ
＋２（第５図）との時間的関係を示す図である。

データライン３９は、アドレス信号＄ｐｖ与えられるに
先立ち、毎回ｖＤＤレベルにプリチャージされる。

第７図は、第４図に示したアドレス回路３４とメモリブ
ロック３５とを複数個配列し、よシ大きな記憶容量を可
能にしたメモリ装置である。６個のアドレス回路３４−
１．３４−２．３４−３はそれぞれ、第４図あアドレス
回路３４と同様に、アドレス信号ＡＯ−Ａ、を受け、こ
れをデコード１メモリブロック３５−１．３５−２．３
５−３のそれぞれに、３２本のセルアドレス信号（第５
゜６図のり等）を与える。

アドレス回路３４−１．３４−２．３４−３の近傍には
、それぞれデータセレクタ３３−１゜３３−２．３３−
３が設けられる。これらのそれぞれは、第４図のデータ
セレクタ３３に相当する。

データセレクタ３３−１．３３−２．３３−３は、外部
からの新しい入力Ａ（Ａは第５図のＤＸに相当する）と
、対応するメモリブロック３５−１゜３５−２．３５−
３の出力Ｅｌ、Ｂ２．Ｂ６（即ち循環されるべきデータ
の出力）およびメモリブロックの選択信号人力ｃ１．ａ
２．ｃ３とを受は取る。データセレクタ３３−１．３３
−２゜３３−３はそれぞれインバータ４７．２個のＡＮ
Ｄ？−）４８．４９及びＮＡＮＤ）ｙｓ−）　５０を図
ノ様に含んでおシ、次の論理式に従い出力を与える。

Ｄ＝ム・０＋Ｂ−０ ここでムは新しく外部より与えられる情報、Ｂは入力Ｂ
１．Ｂ２．Ｂ３の総称、Ｃは選択信号ｃ１゜ｏ　２　、
、　ａ　３の総称、Ｄはデータセレクタの出力ＤＩ、Ｄ
２．Ｄ３の総称である。この式よシ明らかな様に、０１
＝０のとき、ＤＩ＝Ａとなり、データセレクタ３３−１
は新しいデータＡをメモリブロック３５−１に与える。

また逆に０１＝１のとき、Ｄ　Ｉ　＝Ｂ　１となｐ１デ
ータセレクタ３３−１は、メモリブロック３５−１の中
に蓄えられた情報Ｂ１を循環させる。信号０２，０５に
応答し、他のブロックも同様に選択操作がなされる。第
７図では、６個のブロックを有する記憶装置を示したが
、本発明は任意の多数のブロックを有する大容量記憶装
置についても同様に応用可能であることが理解できるで
あろう。

第７図に示したように、メモリブロック３５、アドレス
回路３４及びデータセレクタ３３をそれぞれのブロック
に設ける事によシ、所望のブロックの中のメモリブロッ
クに新しい情報を入れること、所望のブロック中のメモ
リブロックの中に蓄積された情報を循環させる事が可能
となシ、大容量の記憶装置を構成する事ができる。

メモリブロック３５−１．３５−２．３５−３のセンス
アンプ３６−１．３６−２．３６−３は、第４図のセン
スアンプ３６に相当し、それぞれ２個の直列のインバー
タよシ構成される。センスアンプ３６−１．３６−２．
３６−３からの出力は、それぞれ独立に出力回路５１に
与えられ、必景に応じここで一時的に蓄えられ、出力端
子５２に更に出力される。この場合、センスアンプ３６
−１に連続して、３６−２．３６−３の出力を出力して
、６個のメモリブロック３５−１．３５−２゜３５−３
に蓄積されたそれぞれのブロック情報を連続した情報と
して出力することができる。また出力回路５１に対する
ブロック選択信号線５３により、所望のメモリブロック
３５に蓄積された情報のみを選択的に出力端子５２に出
力させる手もできる。

【図面の簡単な説明】

第１図は従来のシフトレジスタに用いられる６ト２ンジ
スタセルの回路線１図、 第２図は従来の６トランジスタ型式のダイナミックメモ
リセルの回路線図、 第６図は本発明によるメモリセルの基本構成の回路線図
、 第４図は本発明によるＭＯＳダイナミックシフトレジス
タ全体の回路図、 第５図は本発明のシフトレジスタによるデータ転送を説
明するための表図、 第６図はデータラインのブリチャージノぐルスとアドレ
ス信号との時間的関係を示すタイミング図、第７図は第
４図に示したアドレス回路とメモリブロックを複数個配
列したよシ大きな記憶容量を有するメモリ装置の回路図
である。 代理人　浅　村　　　皓 外４名

Claims (1)

【特許請求の範囲】
1. （ａ）データラインと、（ｂ）グラウンドラインと、（
   Ｃ）複数のアドレスラインと、（ｄ）上記データライン
   、グラウンドラインおよびアドレスラインに接続され、
   互いに直列に接続される複数のメモリセルを含むＭＯ８
   シフトレジスタとを有し、上記セルは上記アドレスライ
   ン上の信号に応答しひとつ前のセルに蓄積されていた情
   報を極性を反転した形で蓄積するようにしたＭＯＳシフ
   トレジスタ型記憶装置。