JPH0348597B2 - - Google Patents
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- JPH0348597B2 JPH0348597B2 JP57003128A JP312882A JPH0348597B2 JP H0348597 B2 JPH0348597 B2 JP H0348597B2 JP 57003128 A JP57003128 A JP 57003128A JP 312882 A JP312882 A JP 312882A JP H0348597 B2 JPH0348597 B2 JP H0348597B2
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- CIWBSHSKHKDKBQ-JLAZNSOCSA-N Ascorbic acid Chemical compound OC[C@H](O)[C@H]1OC(=O)C(O)=C1O CIWBSHSKHKDKBQ-JLAZNSOCSA-N 0.000 description 9
- 239000003990 capacitor Substances 0.000 description 8
- 238000010586 diagram Methods 0.000 description 8
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
Landscapes
- Shift Register Type Memory (AREA)
Description
【発明の詳細な説明】
本発明は高集積度のMOSシフトレジスタ型記
憶装置に関し、特にメモリセルにデータやアドレ
スを与えるバスラインの数を減少できる３トラン
ジスタ型セルを有するMOSダイナミツク・シフ
トレジスタに関するものである。
憶装置に関し、特にメモリセルにデータやアドレ
スを与えるバスラインの数を減少できる３トラン
ジスタ型セルを有するMOSダイナミツク・シフ
トレジスタに関するものである。
現在多く使用されているMOSダイナミツク・
シフトレジスタセルは、６個のMOSFETをもつ
て１セルとする６トランジスタセルと、３個の
MOSFETと４本のバスラインを必要とする３ト
ランジスタ・ダイナミツクメモリ・セルとがあ
る。まず、６トランジスタセルは、２相クロツ
ク、２電源および入出力に２モードを必要とする
為、標準的なPMOS技術を用いた場合６〜８平
方ミル（3870〜5160μm2）という大きなセルサイ
ズとなり、集積度が低いという欠点を有してい
る。また上述の３トランジスタDRAMセルを用
いると、６トランジスタセルに比較して集積度は
向上するが、各セルに４本のバスラインを必要と
し、そのセルサイズも３〜４平方ミル（1935〜
2580μm2）以上となり集積度にも限界があつた。
シフトレジスタセルは、６個のMOSFETをもつ
て１セルとする６トランジスタセルと、３個の
MOSFETと４本のバスラインを必要とする３ト
ランジスタ・ダイナミツクメモリ・セルとがあ
る。まず、６トランジスタセルは、２相クロツ
ク、２電源および入出力に２モードを必要とする
為、標準的なPMOS技術を用いた場合６〜８平
方ミル（3870〜5160μm2）という大きなセルサイ
ズとなり、集積度が低いという欠点を有してい
る。また上述の３トランジスタDRAMセルを用
いると、６トランジスタセルに比較して集積度は
向上するが、各セルに４本のバスラインを必要と
し、そのセルサイズも３〜４平方ミル（1935〜
2580μm2）以上となり集積度にも限界があつた。
本発明は上述の様な従来例の問題点を解決し、
集積度の高いMOSダイナミツク・シフトレジス
タを提供するものである。尚ここでMOSFETと
は、絶縁ゲート型FETの意味で使用される。
集積度の高いMOSダイナミツク・シフトレジス
タを提供するものである。尚ここでMOSFETと
は、絶縁ゲート型FETの意味で使用される。
まず第１図に従来のシフトレジスタに用いられ
る６トランジスタセル１を示す。入力端子２にデ
ータが入ると、クロツク信号φ1が高レベルのタ
イミング（このときφ2は低レベル）で、第１ト
ランジスタ３がオンとなり、データは第２トラン
ジスタ４のゲートに与えられる。同時に、インバ
ータ形式の第２トランジスタ４及び第３トランジ
スタ５の接続ノード６には、データが反転した形
で現われ、クロツク信号φ2が与えられるまでの
時間、ここにデータは保持される。クロツク信号
φ1が低レベルになつた後、第４トランジスタ７
のゲートに与えられるクロツク信号φ2が高レベ
ルとなるタイミングで、反転データは第５トラン
ジスタ８のゲートに与えられ、インバータ形式に
接続された第５トランジスタ８及び第６トランジ
スタ９の接続ノード１０に元の極性に戻つたデー
タが出力される。データは次のセルに入り、同様
にして次々と転送される。この形式のシフトレジ
スタは、セル当りの面積が大で、集積度が低い。
る６トランジスタセル１を示す。入力端子２にデ
ータが入ると、クロツク信号φ1が高レベルのタ
イミング（このときφ2は低レベル）で、第１ト
ランジスタ３がオンとなり、データは第２トラン
ジスタ４のゲートに与えられる。同時に、インバ
ータ形式の第２トランジスタ４及び第３トランジ
スタ５の接続ノード６には、データが反転した形
で現われ、クロツク信号φ2が与えられるまでの
時間、ここにデータは保持される。クロツク信号
φ1が低レベルになつた後、第４トランジスタ７
のゲートに与えられるクロツク信号φ2が高レベ
ルとなるタイミングで、反転データは第５トラン
ジスタ８のゲートに与えられ、インバータ形式に
接続された第５トランジスタ８及び第６トランジ
スタ９の接続ノード１０に元の極性に戻つたデー
タが出力される。データは次のセルに入り、同様
にして次々と転送される。この形式のシフトレジ
スタは、セル当りの面積が大で、集積度が低い。
次の第２図に、従来の３トランジスタ型式のダ
イナミツクメモリセル１１を示す。第１トランジ
スタ１２に書き込み用データ線１３からデータが
入力され、且つ書き込み用アドレス線１４に第１
トランジスタ１２をアクテイブにアドレス信号が
入ると、データは第１トランジスタ１２を通過し
て第２トランジスタ１５のゲート及びその近傍の
容量に蓄積される。読出し操作に先立ち、データ
線１８は、例えばVDDの電位にプリチヤージされ
る。そして所定のタイミングで、読み出し用アド
レス線１６に第３トランジスタ１７をアクテイブ
にするアドレス信号が入ると、第２トランジスタ
１５のゲート及び近傍に形成される容量に蓄積さ
れていたデータは第２トランジスタ１５のドレイ
ンから第３トランジスタ１７を通つて右側の読み
出し用データ線１８に出力される。
イナミツクメモリセル１１を示す。第１トランジ
スタ１２に書き込み用データ線１３からデータが
入力され、且つ書き込み用アドレス線１４に第１
トランジスタ１２をアクテイブにアドレス信号が
入ると、データは第１トランジスタ１２を通過し
て第２トランジスタ１５のゲート及びその近傍の
容量に蓄積される。読出し操作に先立ち、データ
線１８は、例えばVDDの電位にプリチヤージされ
る。そして所定のタイミングで、読み出し用アド
レス線１６に第３トランジスタ１７をアクテイブ
にするアドレス信号が入ると、第２トランジスタ
１５のゲート及び近傍に形成される容量に蓄積さ
れていたデータは第２トランジスタ１５のドレイ
ンから第３トランジスタ１７を通つて右側の読み
出し用データ線１８に出力される。
この様な３トランジスタDRAMセルは、第１
図の例に比較しMOSFETの数が少いのでその分
だけセルサイズは小さくなるが、２本のデータラ
イン１３及び１８は半導体基板内の拡散領域で形
成される為、依然として集積度に制限がある。更
に、この第２図のセルでは、DRAMセルをリフ
レツシユする為にデータを一時蓄積する周辺回路
（図示せず）がセルマトリクスの外側に要求され、
また読み出しアドレス信号を与える周辺回路（図
示せず）も必要となり、この意味からもシフトレ
ジスタ全体のサイズが大きなものとなる。
図の例に比較しMOSFETの数が少いのでその分
だけセルサイズは小さくなるが、２本のデータラ
イン１３及び１８は半導体基板内の拡散領域で形
成される為、依然として集積度に制限がある。更
に、この第２図のセルでは、DRAMセルをリフ
レツシユする為にデータを一時蓄積する周辺回路
（図示せず）がセルマトリクスの外側に要求され、
また読み出しアドレス信号を与える周辺回路（図
示せず）も必要となり、この意味からもシフトレ
ジスタ全体のサイズが大きなものとなる。
これら従来例の問題点を解決する本発明の実施
例を第３図と第４図に示す。まず第３図に本発明
実施例の基本セル２０を示す。第１トランジスタ
２１と第２トランジスタ２２はカスケード型に接
続された１組のMOSFETであり、第１トランジ
スタ２１のソース２３はVSSラインまたはグラウ
ンドライン２４に接続され、第２トランジスタ２
２のドレイン２５はプリチヤージされるデータラ
イン２６に接続される。第２のトランジスタ２２
と第３のトランジスタ２７のゲートは共通接続さ
れシーケンシヤル・アドレス線２８に接続され
る。第３トランジスタ２７の一方の拡散領域３１
は、第２トランジスタ２２のドレイン２５と同様
にデータライン２６に接続される。第３トランジ
スタ２７の他方の拡散領域２８は、出力端子３０
を有し、この端子３０は次段のセルへの入力とな
る。このとき、拡散領域２８とIC基板との間に
形成される接合容量および次段セルのMOSFET
のゲート容量等のいわゆる寄生容量によつて、カ
ツプリング容量２９が形成される。
例を第３図と第４図に示す。まず第３図に本発明
実施例の基本セル２０を示す。第１トランジスタ
２１と第２トランジスタ２２はカスケード型に接
続された１組のMOSFETであり、第１トランジ
スタ２１のソース２３はVSSラインまたはグラウ
ンドライン２４に接続され、第２トランジスタ２
２のドレイン２５はプリチヤージされるデータラ
イン２６に接続される。第２のトランジスタ２２
と第３のトランジスタ２７のゲートは共通接続さ
れシーケンシヤル・アドレス線２８に接続され
る。第３トランジスタ２７の一方の拡散領域３１
は、第２トランジスタ２２のドレイン２５と同様
にデータライン２６に接続される。第３トランジ
スタ２７の他方の拡散領域２８は、出力端子３０
を有し、この端子３０は次段のセルへの入力とな
る。このとき、拡散領域２８とIC基板との間に
形成される接合容量および次段セルのMOSFET
のゲート容量等のいわゆる寄生容量によつて、カ
ツプリング容量２９が形成される。
この構成から明らかな様に、本発明の基本セル
２０は、３個のMOSFET21、22、27と、３本の
バスライン24、26、28とによつて構成されるの
で、セル当りの面積は第１図、第２図のセルより
減少し２平方ミル（1290μm2）以下となつた。
２０は、３個のMOSFET21、22、27と、３本の
バスライン24、26、28とによつて構成されるの
で、セル当りの面積は第１図、第２図のセルより
減少し２平方ミル（1290μm2）以下となつた。
次に本発明のMOSダイナミツク・シフトレジ
スタの全体を第４図に示す。このシフトレジスタ
は、データ入力端子３２、データセレクタ３３、
アドレス回路３４と、32×84ビツトのメモリブロ
ツク３５、インバータ形式のセンスアンプ３６、
出力端子３７および循環ライン３８を有してい
る。ここでメモリブロツク３５の基本メモリセル
は第３図に示したセルと同じで、各々３個の
MOSFETより構成される。
スタの全体を第４図に示す。このシフトレジスタ
は、データ入力端子３２、データセレクタ３３、
アドレス回路３４と、32×84ビツトのメモリブロ
ツク３５、インバータ形式のセンスアンプ３６、
出力端子３７および循環ライン３８を有してい
る。ここでメモリブロツク３５の基本メモリセル
は第３図に示したセルと同じで、各々３個の
MOSFETより構成される。
ここで注意すべき事は、アドレス回路３４から
の信号によるセルアドレスは、図の上で右から左
に走査されるのに対し、データは逆に左のセルか
ら右のセルに転送され、しかも１回の転送毎に、
データの極性が反転されながら（DX→DX →DX
…）転送されるということである。つまり、デー
タの極性の反転時にプリチヤージされたデータラ
インのレベルを利用して次段に書き込むので（例
えば、第３図のトランジスタ２１のゲート電圧に
より決定されるデータライン２６のレベルが次段
の出力端子３０に書き込まれる。）、リーク等によ
る電圧降下が補償される。すなわち、リフレツシ
ユ動作が完了するのである。以下このシフトレジ
スタの動作につき説明する。
の信号によるセルアドレスは、図の上で右から左
に走査されるのに対し、データは逆に左のセルか
ら右のセルに転送され、しかも１回の転送毎に、
データの極性が反転されながら（DX→DX →DX
…）転送されるということである。つまり、デー
タの極性の反転時にプリチヤージされたデータラ
インのレベルを利用して次段に書き込むので（例
えば、第３図のトランジスタ２１のゲート電圧に
より決定されるデータライン２６のレベルが次段
の出力端子３０に書き込まれる。）、リーク等によ
る電圧降下が補償される。すなわち、リフレツシ
ユ動作が完了するのである。以下このシフトレジ
スタの動作につき説明する。
第４図のメモリブロツク３５ではＸ方向に32個
（即ち32列）のセルが、またＹ方向に84個（即ち
84行）のセルが並んでいる。これはトポロジカル
には、32×84個の一連のセルであるが、これらの
セルをアドレスするのに32＋84本のアドレスライ
ンを用いず32本のアドレスラインですませる為、
この様なマトリクス構造のレイアウトが採用され
ている。アドレス回路３４からのアドレス信号
φ0，φ，…φ31の付与に先立ち、セルにアクセス
する毎にデータライン３９を、プリチヤージトラ
ンジスタ４０を用いてVDDレベルにプリチヤージ
する。これはプリチヤージトランジスタ４０のゲ
ートにプリチヤージクロツクCK′をアドレス回路
３４から与えることにより達成される。
（即ち32列）のセルが、またＹ方向に84個（即ち
84行）のセルが並んでいる。これはトポロジカル
には、32×84個の一連のセルであるが、これらの
セルをアドレスするのに32＋84本のアドレスライ
ンを用いず32本のアドレスラインですませる為、
この様なマトリクス構造のレイアウトが採用され
ている。アドレス回路３４からのアドレス信号
φ0，φ，…φ31の付与に先立ち、セルにアクセス
する毎にデータライン３９を、プリチヤージトラ
ンジスタ４０を用いてVDDレベルにプリチヤージ
する。これはプリチヤージトランジスタ４０のゲ
ートにプリチヤージクロツクCK′をアドレス回路
３４から与えることにより達成される。
データのセルからセルへの転送の一例を説明す
る。アドレス信号φ2の与えられるアドレスライ
ン４１に接続されたメモリセル４２の容量43に
VSSレベルに相当するデータ「０」が蓄積されて
いる場合、データライン３９のプリチヤージ動作
の直後に、アドレスライン４４に信号φ1がセル
４５に与えられると、セル４５の第２トランジス
タ（第３図の２２）はオンしても、第１トランジ
スタ（第３図の２１）は、ひとつ前のセルの容量
43のデータ「０」によつてオフ状態を保つてい
る。従つて、信号φ1によつてデータライン３９
のVDDレベルは変化せずセル４５の第３トランジ
スタ（このゲートにもφ1が与えられオン状態に
なる）を介して、セル４５の容量46にVDDレベル
に相当するデータ「１」が蓄積される。もし、セ
ル４５の容量46にデータ「０」が蓄積されていれ
ば、これを「１」に書きかえ、逆にデータ「１」
が蓄積されていたとすればこれをリフレツシユす
るのである。即ちセル４２からセル４５へのデー
タ転送により、データの極性は反転する。またア
ドレス信号φ1は前のセル４２の読み出しとその
次のセル４５の書き込みの両方の作用を同時に行
うことにもなるのである。
る。アドレス信号φ2の与えられるアドレスライ
ン４１に接続されたメモリセル４２の容量43に
VSSレベルに相当するデータ「０」が蓄積されて
いる場合、データライン３９のプリチヤージ動作
の直後に、アドレスライン４４に信号φ1がセル
４５に与えられると、セル４５の第２トランジス
タ（第３図の２２）はオンしても、第１トランジ
スタ（第３図の２１）は、ひとつ前のセルの容量
43のデータ「０」によつてオフ状態を保つてい
る。従つて、信号φ1によつてデータライン３９
のVDDレベルは変化せずセル４５の第３トランジ
スタ（このゲートにもφ1が与えられオン状態に
なる）を介して、セル４５の容量46にVDDレベル
に相当するデータ「１」が蓄積される。もし、セ
ル４５の容量46にデータ「０」が蓄積されていれ
ば、これを「１」に書きかえ、逆にデータ「１」
が蓄積されていたとすればこれをリフレツシユす
るのである。即ちセル４２からセル４５へのデー
タ転送により、データの極性は反転する。またア
ドレス信号φ1は前のセル４２の読み出しとその
次のセル４５の書き込みの両方の作用を同時に行
うことにもなるのである。
またメモリセル４２の容量43にVDDレベルに相
当するデータ「１」が蓄積されている場合には、
上述の信号φ1がセル４５に与えられると、第２
トランジスタ２２がオンとなり、且つ第１トラン
ジスタ２１も前のセルの容量43のデータ「１」に
よつてオン状態となつているので、データライン
３９はグラウンドレベルVSSにデイスチヤージさ
れる。従つて、信号φ1がゲートに与えられてオ
ン状態にある第３トランジスタ２７を介し、セル
４６の容量46にはデータ「０」が蓄積される。即
ち、もし容量46にデータ「１」が蓄積されていた
のであれば、この電荷は、第３トランジスタ２
７、データライン３９、第２トランジスタ２２お
よび第１トランジスタ２１を介してデイスチヤー
ジさせられる。この場合も前の場合と同様、セル
４２からセル４５へのデータ転送により、データ
の極性は反転する。
当するデータ「１」が蓄積されている場合には、
上述の信号φ1がセル４５に与えられると、第２
トランジスタ２２がオンとなり、且つ第１トラン
ジスタ２１も前のセルの容量43のデータ「１」に
よつてオン状態となつているので、データライン
３９はグラウンドレベルVSSにデイスチヤージさ
れる。従つて、信号φ1がゲートに与えられてオ
ン状態にある第３トランジスタ２７を介し、セル
４６の容量46にはデータ「０」が蓄積される。即
ち、もし容量46にデータ「１」が蓄積されていた
のであれば、この電荷は、第３トランジスタ２
７、データライン３９、第２トランジスタ２２お
よび第１トランジスタ２１を介してデイスチヤー
ジさせられる。この場合も前の場合と同様、セル
４２からセル４５へのデータ転送により、データ
の極性は反転する。
尚、ここで容量43あるいは46は、独立した素子
として形成する必要はなく、第３トランジスタ２
７の出力側の拡散領域２８とICの半導体基板と
で形成されるPN接合の接合容量および次段トラ
ンジスタのゲート容量等のいわゆる寄生容量を用
いるのが高集積度を得る上で好ましい。その意味
で図面上、容量29、43、46等は点線で示されてい
る。
として形成する必要はなく、第３トランジスタ２
７の出力側の拡散領域２８とICの半導体基板と
で形成されるPN接合の接合容量および次段トラ
ンジスタのゲート容量等のいわゆる寄生容量を用
いるのが高集積度を得る上で好ましい。その意味
で図面上、容量29、43、46等は点線で示されてい
る。
以上のような基本的データ転送がアドレス信号
φ0，φ1，φ2…φ31により次々と繰り返し行われ
る。このことから、アドレス信号の走査は図上右
から左に向つてなされるのに対し、データは左か
ら右に向つて流れる様子が理解できるであろう。
データは、入力端子３２から入りアドレス信号
φ0が与えられる半分のセル（基本セルの第３ト
ランジスタ２７と容量29）に与えられ、アドレス
φ31の与えられるセル、φ30の与えられるセル…と
次々右方向に転送される。
φ0，φ1，φ2…φ31により次々と繰り返し行われ
る。このことから、アドレス信号の走査は図上右
から左に向つてなされるのに対し、データは左か
ら右に向つて流れる様子が理解できるであろう。
データは、入力端子３２から入りアドレス信号
φ0が与えられる半分のセル（基本セルの第３ト
ランジスタ２７と容量29）に与えられ、アドレス
φ31の与えられるセル、φ30の与えられるセル…と
次々右方向に転送される。
第４図の実施例のようにマトリクス構造のメモ
リブロツク３５を有するシフトレジスタでは、デ
ータはまず図面の最上行の32個のセル中を右方向
に転送され、アドレスφ0の与えられる第１行右
端のセルから第２行左端のセルへ転送され、次い
で第２行のセル中を転送される。このようにして
データは、32×84個のセルを次々転送され最下行
（第84行）の右端のセルに至り、インバータ形式
のセンスアンプ３６に入る。更にデータは、セン
スアンプ３６から出力端子３７に与えられると共
に、循環ライン３８を経て、データセレクタ３３
にも入力される。シフトレジスタの使用にあた
り、32×84ビツト以上の長さのデータ蓄積時間が
必要な場合、この循環ライン３８の使用により、
メモリブロツク３５に蓄積されたデータを、所望
の回数だけメモリブロツク３５の中で循環させ、
長時間にわたり蓄積することができる。
リブロツク３５を有するシフトレジスタでは、デ
ータはまず図面の最上行の32個のセル中を右方向
に転送され、アドレスφ0の与えられる第１行右
端のセルから第２行左端のセルへ転送され、次い
で第２行のセル中を転送される。このようにして
データは、32×84個のセルを次々転送され最下行
（第84行）の右端のセルに至り、インバータ形式
のセンスアンプ３６に入る。更にデータは、セン
スアンプ３６から出力端子３７に与えられると共
に、循環ライン３８を経て、データセレクタ３３
にも入力される。シフトレジスタの使用にあた
り、32×84ビツト以上の長さのデータ蓄積時間が
必要な場合、この循環ライン３８の使用により、
メモリブロツク３５に蓄積されたデータを、所望
の回数だけメモリブロツク３５の中で循環させ、
長時間にわたり蓄積することができる。
第５図に、本発明シフトレジスタによるデータ
転送を一般化して示す。第１行は、Ｍ行Ｎ列のメ
モリブロツク（第４図の３５）が第ｍ行第ｎ列の
セルCnoによつて構成され、セルCnoにデータDX
が蓄積されているとき、アドレス信号φpがセル
Cnoの次のCn(o+1)に与えられた状態を示す。セル
Cn(o+1)には、実際はデータDXのひとつ前のデー
タDX-1と同一のデータが入つているが、すでに
そのデータはセルCn(o+2)に転送されているので、
ここでセルCn(o+1)の状態を（vacant）と示す。
アドレス信号φpでセルCnoのデータDXは極性が反
転してセルCn(o+1)に転送される。（その結果は同
図第２行に示される。） 次のアドレス信号φp+1がセルCnoに与えられる
と、第５図第２行に示されるように、セルCn(o-1)
の反転データX+1は極性が反転してセルCnoに転
送される。（その結果は同図第３行に示される。） Ｍ行Ｎ列のメモリブロツク３５において、デー
タ入力端子（第４図の３２）、データセレクタ３
３から、セルDnoまでのセルの数は、〔Ｎ×（ｍ−
１）＋ｎ〕個であるので、データをデータセレク
タ３３からセルCnoにまで転送するのに必要なア
ドレス信号φpの数は〔Ｎ×（ｍ−１）＋ｎ〕×（Ｎ
−１）と示される。この第５図に示されるウイン
ドウを拡張することにより、全メモリブロツク３
５におけるデータ転送を理解することができるで
あろう。第４図のメモリブロツク３５は、Ｍ＝
84、Ｎ＝32の場合を示したものである。
転送を一般化して示す。第１行は、Ｍ行Ｎ列のメ
モリブロツク（第４図の３５）が第ｍ行第ｎ列の
セルCnoによつて構成され、セルCnoにデータDX
が蓄積されているとき、アドレス信号φpがセル
Cnoの次のCn(o+1)に与えられた状態を示す。セル
Cn(o+1)には、実際はデータDXのひとつ前のデー
タDX-1と同一のデータが入つているが、すでに
そのデータはセルCn(o+2)に転送されているので、
ここでセルCn(o+1)の状態を（vacant）と示す。
アドレス信号φpでセルCnoのデータDXは極性が反
転してセルCn(o+1)に転送される。（その結果は同
図第２行に示される。） 次のアドレス信号φp+1がセルCnoに与えられる
と、第５図第２行に示されるように、セルCn(o-1)
の反転データX+1は極性が反転してセルCnoに転
送される。（その結果は同図第３行に示される。） Ｍ行Ｎ列のメモリブロツク３５において、デー
タ入力端子（第４図の３２）、データセレクタ３
３から、セルDnoまでのセルの数は、〔Ｎ×（ｍ−
１）＋ｎ〕個であるので、データをデータセレク
タ３３からセルCnoにまで転送するのに必要なア
ドレス信号φpの数は〔Ｎ×（ｍ−１）＋ｎ〕×（Ｎ
−１）と示される。この第５図に示されるウイン
ドウを拡張することにより、全メモリブロツク３
５におけるデータ転送を理解することができるで
あろう。第４図のメモリブロツク３５は、Ｍ＝
84、Ｎ＝32の場合を示したものである。
第６図に、データライン３９のプリチヤージパ
ルスCK′（第４図）とアドレス信号φp，φp+1，
φp+2（第５図）との時間的関係を示す図である。
データライン３９は、アドレス信号φpが与えら
れるに先立ち、毎回VDDレベルにプリチヤージさ
れる。
ルスCK′（第４図）とアドレス信号φp，φp+1，
φp+2（第５図）との時間的関係を示す図である。
データライン３９は、アドレス信号φpが与えら
れるに先立ち、毎回VDDレベルにプリチヤージさ
れる。
第７図は、第４図に示したアドレス回路３４と
メモリブロツク３５とを複数個配列し、より大き
な記憶容量を可能にしたメモリ装置である。３個
のアドレス回路３４−１，３４−２，３４−３は
それぞれ、第４図のアドレス回路３４と同様に、
アドレス信号A0〜A4を受け、これをデコードし、
メモリブロツク３５−１，３５−２，３５−３の
それぞれに、32本のセルアドレス信号（第５，６
図のφp等）を与える。
メモリブロツク３５とを複数個配列し、より大き
な記憶容量を可能にしたメモリ装置である。３個
のアドレス回路３４−１，３４−２，３４−３は
それぞれ、第４図のアドレス回路３４と同様に、
アドレス信号A0〜A4を受け、これをデコードし、
メモリブロツク３５−１，３５−２，３５−３の
それぞれに、32本のセルアドレス信号（第５，６
図のφp等）を与える。
アドレス回路３４−１，３４−２，３４−３の
近傍には、それぞれデータセレクタ３３−１，３
３−２，３３−３が設けられる。これらのそれぞ
れは、第４図のデータセレクタ３３に相当する。
データセレクタ３３−１，３３−２，３３−３
は、外部からの新しい入力（Ａは第５図のDX
に相当する）と、対応するメモリブロツク３５−
１，３５−２，３５−３の出力B1、B2、B3（即
ち循環されるべきデータの出力）およびメモリブ
ロツクの選択信号入力C1、C2、C3とを受け取
る。データセレクタ３３−１，３３−２，３３−
３はそれぞれインバータ４７、２個のANDゲー
ト４８，４９及びNANDゲート５０を図の様に
含んでおり、次の論理式に従い出力を与える。
近傍には、それぞれデータセレクタ３３−１，３
３−２，３３−３が設けられる。これらのそれぞ
れは、第４図のデータセレクタ３３に相当する。
データセレクタ３３−１，３３−２，３３−３
は、外部からの新しい入力（Ａは第５図のDX
に相当する）と、対応するメモリブロツク３５−
１，３５−２，３５−３の出力B1、B2、B3（即
ち循環されるべきデータの出力）およびメモリブ
ロツクの選択信号入力C1、C2、C3とを受け取
る。データセレクタ３３−１，３３−２，３３−
３はそれぞれインバータ４７、２個のANDゲー
ト４８，４９及びNANDゲート５０を図の様に
含んでおり、次の論理式に従い出力を与える。
Ｄ＝・＋・Ｃ
ここでＡは新しく外部より与えられる情報、Ｂ
は入力Ｂ１，Ｂ２，Ｂ３の総称、Ｃは選択信号
C1、C2、C3の総称、Ｄはデータセレクタの出力
D1、D2、D3の総称である。この式より明らかな
様に、C1＝０のとき、D1＝Ａとなり、データセ
レクタ３３−１は新しいデータＡをメモリブロツ
ク３５−１に与える。また逆にC1＝１のとき、
D1＝B1となり、データセレクタ３３−１は、メ
モリブロツク３５−１の中に蓄えられた情報B1
を循環させる。信号C2、C3に応答し、他のブロ
ツクも同様に選択操作がなされる。第７図では、
３個のブロツクを有する記憶装置を示したが、本
発明は任意の多数のブロツクを有する大容量記憶
装置についても同様に応用可能であることが理解
できるであろう。
は入力Ｂ１，Ｂ２，Ｂ３の総称、Ｃは選択信号
C1、C2、C3の総称、Ｄはデータセレクタの出力
D1、D2、D3の総称である。この式より明らかな
様に、C1＝０のとき、D1＝Ａとなり、データセ
レクタ３３−１は新しいデータＡをメモリブロツ
ク３５−１に与える。また逆にC1＝１のとき、
D1＝B1となり、データセレクタ３３−１は、メ
モリブロツク３５−１の中に蓄えられた情報B1
を循環させる。信号C2、C3に応答し、他のブロ
ツクも同様に選択操作がなされる。第７図では、
３個のブロツクを有する記憶装置を示したが、本
発明は任意の多数のブロツクを有する大容量記憶
装置についても同様に応用可能であることが理解
できるであろう。
第７図に示したように、メモリブロツク３５、
アドレス回路３４及びデータセレクタ３３をそれ
ぞれのブロツクに設ける事により、所望のブロツ
クの中のメモリブロツクに新しい情報を入れるこ
と、所望のブロツク中のメモリブロツクの中に蓄
積された情報を循環させる事が可能となり、大容
量の記憶装置を構成する事ができる。
アドレス回路３４及びデータセレクタ３３をそれ
ぞれのブロツクに設ける事により、所望のブロツ
クの中のメモリブロツクに新しい情報を入れるこ
と、所望のブロツク中のメモリブロツクの中に蓄
積された情報を循環させる事が可能となり、大容
量の記憶装置を構成する事ができる。
メモリブロツク３５−１，３５−２，３５−３
のセンスアンプ３６−１，３６−２，３６−３
は、第４図のセンスアンプ３６に相当し、それぞ
れ２個の直列のインバータより構成される。セン
スアンプ３６−１，３６−２，３６−３からの出
力は、それぞれ独立に出力回路５１に与えられ、
必要に応じここで一時的に蓄えられ、出力端子５
２に更に出力される。この場合、センスアンプ３
６−１に連続して、３６−２，３６−３の出力を
出力して、３個のメモリブロツク３５−１，３５
−２，３５−３に蓄積されたそれぞれのブロツク
情報を連続した情報として出力することができ
る。また出力回路５１に対するブロツク選択信号
線５３により、所望のメモリブロツク３５に蓄積
された情報のみを選択的に出力端子５２に出力さ
せる事もできる。
のセンスアンプ３６−１，３６−２，３６−３
は、第４図のセンスアンプ３６に相当し、それぞ
れ２個の直列のインバータより構成される。セン
スアンプ３６−１，３６−２，３６−３からの出
力は、それぞれ独立に出力回路５１に与えられ、
必要に応じここで一時的に蓄えられ、出力端子５
２に更に出力される。この場合、センスアンプ３
６−１に連続して、３６−２，３６−３の出力を
出力して、３個のメモリブロツク３５−１，３５
−２，３５−３に蓄積されたそれぞれのブロツク
情報を連続した情報として出力することができ
る。また出力回路５１に対するブロツク選択信号
線５３により、所望のメモリブロツク３５に蓄積
された情報のみを選択的に出力端子５２に出力さ
せる事もできる。
本発明はメモリセルにアドレス信号を与えられ
るに先立ち、毎回VDDレベルにプリチヤージす
るので一連のメモリセルはデータラインを共通に
使用することでデータの移動が可能であり、シフ
トレジスタの段数を任意に変更できる点で設計の
自由度を増大することができる。
るに先立ち、毎回VDDレベルにプリチヤージす
るので一連のメモリセルはデータラインを共通に
使用することでデータの移動が可能であり、シフ
トレジスタの段数を任意に変更できる点で設計の
自由度を増大することができる。
第１図は従来のシフトレジスタに用いられる６
トランジスタセルの回路線図、第２図は従来の３
トランジスタ型式のダイナミツクメモリセルの回
路線図、第３図は本発明によるメモリセルの基本
構成の回路線図、第４図は本発明によるMOSダ
イナミツクシフトレジスタ全体の回路図、第５図
は本発明のシフトレジスタによるデータ転送を説
明するための表図、第６図はデータラインのプリ
チヤージパルスとアドレス信号との時間的関係を
示すタイミング図、第７図は第４図に示したアド
レス回路とメモリブロツクを複数個配列したより
大きな記憶容量を有するメモリ装置の回路図であ
る。
トランジスタセルの回路線図、第２図は従来の３
トランジスタ型式のダイナミツクメモリセルの回
路線図、第３図は本発明によるメモリセルの基本
構成の回路線図、第４図は本発明によるMOSダ
イナミツクシフトレジスタ全体の回路図、第５図
は本発明のシフトレジスタによるデータ転送を説
明するための表図、第６図はデータラインのプリ
チヤージパルスとアドレス信号との時間的関係を
示すタイミング図、第７図は第４図に示したアド
レス回路とメモリブロツクを複数個配列したより
大きな記憶容量を有するメモリ装置の回路図であ
る。
Claims (1)
- １ 入力端子と、出力端子と、データ線と、基準
電位線と、複数のアドレス線を有し、上記データ
線、基準電位線及びアドレス線に接続され、前段
の記憶セルの出力端子と後段の入力端子を相互接
続する複数の記憶セルを含むMOSシフトレジス
タであつて、前記アドレス線の信号に応答し、前
段のセルに蓄積された情報を反転記憶する前記記
憶セルと、前記アドレス線の信号によつて前記記
憶セルが選択される前に少なくとも前記データ線
を電源電位点に接続し、前記アドレス線の信号に
よつて前記記憶セルが選択される時は少なくとも
前記データ線と電源電位点を非導通となす予備充
電回路とを有するMOSシフトレジスタ型記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57003128A JPS58121197A (ja) | 1982-01-12 | 1982-01-12 | Ｍｏｓシフトレジスタ型記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57003128A JPS58121197A (ja) | 1982-01-12 | 1982-01-12 | Ｍｏｓシフトレジスタ型記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58121197A JPS58121197A (ja) | 1983-07-19 |
| JPH0348597B2 true JPH0348597B2 (ja) | 1991-07-24 |
Family
ID=11548717
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57003128A Granted JPS58121197A (ja) | 1982-01-12 | 1982-01-12 | Ｍｏｓシフトレジスタ型記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58121197A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60107795A (ja) * | 1983-11-15 | 1985-06-13 | Nippon Gakki Seizo Kk | Ｍｏｓ逐次アクセス・メモリ |
| JPS62157399A (ja) * | 1985-12-28 | 1987-07-13 | Nippon Gakki Seizo Kk | 逐次アクセスメモリ |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5173341A (ja) * | 1974-12-23 | 1976-06-25 | Casio Computer Co Ltd | |
| JPS5177044A (ja) * | 1974-12-27 | 1976-07-03 | Casio Computer Co Ltd | |
| JPS51136250A (en) * | 1975-05-21 | 1976-11-25 | Casio Comput Co Ltd | Memory |
-
1982
- 1982-01-12 JP JP57003128A patent/JPS58121197A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5173341A (ja) * | 1974-12-23 | 1976-06-25 | Casio Computer Co Ltd | |
| JPS5177044A (ja) * | 1974-12-27 | 1976-07-03 | Casio Computer Co Ltd | |
| JPS51136250A (en) * | 1975-05-21 | 1976-11-25 | Casio Comput Co Ltd | Memory |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58121197A (ja) | 1983-07-19 |
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