JPH11330924A - フリツプフロツプ - Google Patents
フリツプフロツプInfo
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- JPH11330924A JPH11330924A JP10349240A JP34924098A JPH11330924A JP H11330924 A JPH11330924 A JP H11330924A JP 10349240 A JP10349240 A JP 10349240A JP 34924098 A JP34924098 A JP 34924098A JP H11330924 A JPH11330924 A JP H11330924A
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- JP
- Japan
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- signal
- inverter stage
- controlled
- flip
- effect transistor
- Prior art date
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- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
Abstract
(57)【要約】 （修正有）
【課題】 クロック周期内において定義された状態にセ
ットができる、フリップフロップを提供する。 【解決手段】 インバータ段の出力信号レベルを一時記
憶するためにインバータ段１，３は、クロック信号によ
り、かつインバータ段２は、インバータ段１の出力信号
ＩＮＶ１により、遮断状態に切換え可能である。入力信
号に無関係にセット可能にする。フリップフロップをセ
ットするために、インバータ段３，２に、電界効果トラ
ンジスタＭ１０，Ｍ１１を設け、セット信号ＳＥＴ及び
相補的な信号ＳＥＴＮにより、インバータ段３の遮断を
阻止し、又はインバータ段１の出力信号ＩＮＶ１に無関
係にインバータ段２の遮断を可能にする。
ットができる、フリップフロップを提供する。 【解決手段】 インバータ段の出力信号レベルを一時記
憶するためにインバータ段１，３は、クロック信号によ
り、かつインバータ段２は、インバータ段１の出力信号
ＩＮＶ１により、遮断状態に切換え可能である。入力信
号に無関係にセット可能にする。フリップフロップをセ
ットするために、インバータ段３，２に、電界効果トラ
ンジスタＭ１０，Ｍ１１を設け、セット信号ＳＥＴ及び
相補的な信号ＳＥＴＮにより、インバータ段３の遮断を
阻止し、又はインバータ段１の出力信号ＩＮＶ１に無関
係にインバータ段２の遮断を可能にする。
Description
【０００１】
【発明の属する技術分野】本発明は、入力信号により制
御されかつクロック信号により遮断状態に切換え可能な
第１のインバータ段、クロック信号により制御されかつ
第１のインバータ段の出力信号により遮断状態に切換え
可能な第２のインバータ段、及び第２のインバータ段の
出力信号により制御されかつクロック信号により遮断状
態に切換え可能な第３のインバータ段を有する、フリッ
プフロップに関する。
御されかつクロック信号により遮断状態に切換え可能な
第１のインバータ段、クロック信号により制御されかつ
第１のインバータ段の出力信号により遮断状態に切換え
可能な第２のインバータ段、及び第２のインバータ段の
出力信号により制御されかつクロック信号により遮断状
態に切換え可能な第３のインバータ段を有する、フリッ
プフロップに関する。
【０００２】
【従来の技術】このようなフリップフロップは、刊行
物、“ＩＥＥＥ １９９３−Ｃｕｓｔｏｍ Ｉｎｔｅｇ
ｒａｔｅｄ Ｃｉｒｃｕｉｔ Ｃｏｎｆｅｒｅｎｃ
ｅ”、第２７．６，１〜２７．６．４頁から公知であ
る。ここにおいてダイナミックＤ−フリップフロップと
称するフリップフロップは、３つのインバータ段を有
し、これらのインバータ段のうち第１のものは入力信号
により、第２のものはクロック信号により、かつ第３の
ものは第２のインバータ段の出力信号により制御されて
いる。その際、第１のインバータ段は入力信号のハイ−
レベルにより、第２のインバータ段は第１のインバータ
段の出力信号のロー−レベルにより、かつ第３のインバ
ータ段はクロック信号のロー−レベルにより、遮断状態
に切換え可能であり、この遮断状態において、それぞれ
のインバータ段の出力端子における信号レベルが一時記
憶される。結果として、第３のインバータ段の出力端子
に、クロック信号に同期化された信号エッジを有する反
転された入力信号に相当する出力信号が得られる。
物、“ＩＥＥＥ １９９３−Ｃｕｓｔｏｍ Ｉｎｔｅｇ
ｒａｔｅｄ Ｃｉｒｃｕｉｔ Ｃｏｎｆｅｒｅｎｃ
ｅ”、第２７．６，１〜２７．６．４頁から公知であ
る。ここにおいてダイナミックＤ−フリップフロップと
称するフリップフロップは、３つのインバータ段を有
し、これらのインバータ段のうち第１のものは入力信号
により、第２のものはクロック信号により、かつ第３の
ものは第２のインバータ段の出力信号により制御されて
いる。その際、第１のインバータ段は入力信号のハイ−
レベルにより、第２のインバータ段は第１のインバータ
段の出力信号のロー−レベルにより、かつ第３のインバ
ータ段はクロック信号のロー−レベルにより、遮断状態
に切換え可能であり、この遮断状態において、それぞれ
のインバータ段の出力端子における信号レベルが一時記
憶される。結果として、第３のインバータ段の出力端子
に、クロック信号に同期化された信号エッジを有する反
転された入力信号に相当する出力信号が得られる。
【０００３】以前から公知のこのフリップフロップの重
大な欠点は、このフリップフロップが、入力信号に無関
係に定義された状態に切換え可能ではなく、すなわち第
３のインバータ段の出力端子における信号レベルが、入
力信号に無関係にあらかじめ決めることができないとい
う点にある。
大な欠点は、このフリップフロップが、入力信号に無関
係に定義された状態に切換え可能ではなく、すなわち第
３のインバータ段の出力端子における信号レベルが、入
力信号に無関係にあらかじめ決めることができないとい
う点にある。
【０００４】
【発明が解決しようとする課題】本発明の課題は、クロ
ック周期内において定義された状態にセットすることが
できる、特許請求の範囲第１項の上位概念に記載のフリ
ップフロップを提供することにある。
ック周期内において定義された状態にセットすることが
できる、特許請求の範囲第１項の上位概念に記載のフリ
ップフロップを提供することにある。
【０００５】
【課題を解決するための手段】課題は、次のようにして
解決される。すなわち第３のインバータ段が、第１のセ
ット信号により遮断不可能な状態に切換え可能であり、
かつ第２のインバータ段が、クロック信号の所定の信号
レベルの際に、第２のセット信号により遮断状態に切換
え可能である。有利な構成及び変形は、特許請求の範囲
従属請求項から明らかである。
解決される。すなわち第３のインバータ段が、第１のセ
ット信号により遮断不可能な状態に切換え可能であり、
かつ第２のインバータ段が、クロック信号の所定の信号
レベルの際に、第２のセット信号により遮断状態に切換
え可能である。有利な構成及び変形は、特許請求の範囲
従属請求項から明らかである。
【０００６】したがって本発明の本質は、次の点にあ
る。すなわち第１のセット信号により、第３のインバー
タ段が遮断状態に切換えられることを回避し、かつ第２
のセット信号により、クロック信号の所定のレベルの際
に、例えばハイ−レベルの際に、第２のインバータ段を
遮断状態に切換え、したがって第２のインバータ段の遮
断の前に有効なクロック信号の信号レベルが、第２のイ
ンバータ段の出力信号の信号レベルを、かつ遮断されな
い第３のインバータ段に基付いてその直後に、第３のイ
ンバータ段の出力信号の信号レベルを、例えばロー−レ
ベルに確定する。フリップフロップは、このようにして
クロック信号の周期内においてセットすることができ
る。
る。すなわち第１のセット信号により、第３のインバー
タ段が遮断状態に切換えられることを回避し、かつ第２
のセット信号により、クロック信号の所定のレベルの際
に、例えばハイ−レベルの際に、第２のインバータ段を
遮断状態に切換え、したがって第２のインバータ段の遮
断の前に有効なクロック信号の信号レベルが、第２のイ
ンバータ段の出力信号の信号レベルを、かつ遮断されな
い第３のインバータ段に基付いてその直後に、第３のイ
ンバータ段の出力信号の信号レベルを、例えばロー−レ
ベルに確定する。フリップフロップは、このようにして
クロック信号の周期内においてセットすることができ
る。
【０００７】有利な変形において、第２のインバータ段
は、リセット信号により遮断不可能な状態に切換え可能
である。第２のインバータ段の出力信号及びクロック信
号は、この時、逆相信号なので、第３のインバータ段の
出力信号は、クロック信号の周期内において、第３のイ
ンバータ段の遮断の前に有効なクロック信号の信号レベ
ルを取る。
は、リセット信号により遮断不可能な状態に切換え可能
である。第２のインバータ段の出力信号及びクロック信
号は、この時、逆相信号なので、第３のインバータ段の
出力信号は、クロック信号の周期内において、第３のイ
ンバータ段の遮断の前に有効なクロック信号の信号レベ
ルを取る。
【０００８】本発明によるフリップフロップは、その線
形の構造及び少数の必要な構成要素に基付いて、簡単か
つ望ましいコストで実現することができる。加えてこれ
は、わずかな電流消費量を有し、かつ迅速に動作するの
で、高周波構成ブロックにおける使用にきわめて良好に
適し、例えば通常位相制御ループに利用されるような高
速分周器−又はカウンタ構成ブロックの実現に適してい
る。
形の構造及び少数の必要な構成要素に基付いて、簡単か
つ望ましいコストで実現することができる。加えてこれ
は、わずかな電流消費量を有し、かつ迅速に動作するの
で、高周波構成ブロックにおける使用にきわめて良好に
適し、例えば通常位相制御ループに利用されるような高
速分周器−又はカウンタ構成ブロックの実現に適してい
る。
【０００９】
【発明の実施の形態】次に本発明を図面を参照しながら
実施例によって詳細に説明する。
実施例によって詳細に説明する。
【００１０】図１によれば、フリップフロップは、Ｍ１
・・・Ｍ１２によって示される全体で１２の電界効果ト
ランジスタを有し、これらのうち第１、第２、第４及び
第７のものＭ１又はＭ２又はＭ４又はＭ７は、ＰＭＯＳ
−トランジスタとして、かつ第３、第５、第６、第８、
第９、第１０、第１１及び第１２のものＭ３又はＭ５又
はＭ６又はＭ８又はＭ９又はＭ１０又はＭ１１又はＭ１
２は、ＮＭＯＳ−トランジスタとして構成されている。
その際、第１、第２及び第３の電界効果トランジスタＭ
１、Ｍ２、Ｍ３は、第１のインバータ段１を形成し、第
４、第５、第６、第１１及び第１２の電界効果トランジ
スタＭ４、Ｍ５、Ｍ６、Ｍ１１、Ｍ１２は、第２のイン
バータ段２を形成し、かつ第７、第８、第９及び第１０
の電界効果トランジスタＭ７、Ｍ８、Ｍ９、Ｍ１０は、
第３のインバータ段３を形成している。
・・・Ｍ１２によって示される全体で１２の電界効果ト
ランジスタを有し、これらのうち第１、第２、第４及び
第７のものＭ１又はＭ２又はＭ４又はＭ７は、ＰＭＯＳ
−トランジスタとして、かつ第３、第５、第６、第８、
第９、第１０、第１１及び第１２のものＭ３又はＭ５又
はＭ６又はＭ８又はＭ９又はＭ１０又はＭ１１又はＭ１
２は、ＮＭＯＳ−トランジスタとして構成されている。
その際、第１、第２及び第３の電界効果トランジスタＭ
１、Ｍ２、Ｍ３は、第１のインバータ段１を形成し、第
４、第５、第６、第１１及び第１２の電界効果トランジ
スタＭ４、Ｍ５、Ｍ６、Ｍ１１、Ｍ１２は、第２のイン
バータ段２を形成し、かつ第７、第８、第９及び第１０
の電界効果トランジスタＭ７、Ｍ８、Ｍ９、Ｍ１０は、
第３のインバータ段３を形成している。
【００１１】第１のインバータ段１においてその出力端
子１０は、第１及び第２の電界効果トランジスタＭ１、
Ｍ２の互いに直列に接続されたドレイン−ソース−区間
を介して、第１の給電電位にある第１の給電端子ＶＳに
接続され、かつ第３の電界効果トランジスタＭ３のドレ
イン−ソース−区間を介して、第２の給電電位に、例え
ばアース電位にある第２の給電端子ＧＮＤに接続されて
いる。第２のインバータ段２においてその出力端子２０
は、第４の電界効果トランジスタＭ４のドレイン−ソー
ス−区間を介して、第１の給電端子ＶＳに接続され、か
つ第５及び第１１の電界効果トランジスタＭ５、Ｍ１１
の互いに直列接続されたドレイン−ソース−区間を介
し、かつ第１２の電界効果トランジスタＭ１２のドレイ
ン−ソース−区間を介して、第６の電界効果トランジス
タＭ６のドレイン端子に接続され、かつそのドレイン−
ソース−区間を介して第２の給電端子ＧＮＤに接続され
ている。第３のインバータ段においてその出力端子３０
は、第７の電界効果トランジスタＭ７のドレイン−ソー
ス−区間を介して、第１の給電端子ＶＳに接続され、か
つ第８の電界効果トランジスタＭ８のドレイン−ソース
−区間を介し、かつ第１２の電界効果トランジスタＭ１
２のドレイン−ソース−区間を介して、第９の電界効果
トランジスタＭ９のドレイン端子に接続され、かつその
ドレイン−ソース−区間を介して第２の給電端子ＧＮＤ
に接続されている。
子１０は、第１及び第２の電界効果トランジスタＭ１、
Ｍ２の互いに直列に接続されたドレイン−ソース−区間
を介して、第１の給電電位にある第１の給電端子ＶＳに
接続され、かつ第３の電界効果トランジスタＭ３のドレ
イン−ソース−区間を介して、第２の給電電位に、例え
ばアース電位にある第２の給電端子ＧＮＤに接続されて
いる。第２のインバータ段２においてその出力端子２０
は、第４の電界効果トランジスタＭ４のドレイン−ソー
ス−区間を介して、第１の給電端子ＶＳに接続され、か
つ第５及び第１１の電界効果トランジスタＭ５、Ｍ１１
の互いに直列接続されたドレイン−ソース−区間を介
し、かつ第１２の電界効果トランジスタＭ１２のドレイ
ン−ソース−区間を介して、第６の電界効果トランジス
タＭ６のドレイン端子に接続され、かつそのドレイン−
ソース−区間を介して第２の給電端子ＧＮＤに接続され
ている。第３のインバータ段においてその出力端子３０
は、第７の電界効果トランジスタＭ７のドレイン−ソー
ス−区間を介して、第１の給電端子ＶＳに接続され、か
つ第８の電界効果トランジスタＭ８のドレイン−ソース
−区間を介し、かつ第１２の電界効果トランジスタＭ１
２のドレイン−ソース−区間を介して、第９の電界効果
トランジスタＭ９のドレイン端子に接続され、かつその
ドレイン−ソース−区間を介して第２の給電端子ＧＮＤ
に接続されている。
【００１２】さらにインバータ段１、２、３において２
つの電界効果トランジスタのゲート端子、しかも第１及
び第３の電界効果トランジスタＭ１、Ｍ３のもの、又は
第４及び第６の電界効果トランジスタＭ４、Ｍ６のも
の、又は第７及び第９の電界効果トランジスタＭ７、Ｍ
９のものは、それぞれのインバータ段１又は２又は３の
信号入力端子１１又は２１又は３１を形成するために互
いに接続されている。その他に第２の電界効果トランジ
スタＭ２のゲート端子は、第１のインバータ段１の制御
入力端子１２を形成し、第５の電界効果トランジスタＭ
５のゲート端子は、第２のインバータ段２の制御入力端
子２２を形成し、第８の電界効果トランジスタＭ８のゲ
ート端子は、第３のインバータ段３の制御入力端子３２
を形成し、第１０及び第１１の電界効果トランジスタＭ
１０、Ｍ１１のゲート端子は、フリップフロップの逆相
制御される２つのセット入力端子３３又は２３を形成
し、かつ第１２の電界効果トランジスタＭ１２のゲート
端子は、フリップフロップのリセット入力端子２４を形
成している。
つの電界効果トランジスタのゲート端子、しかも第１及
び第３の電界効果トランジスタＭ１、Ｍ３のもの、又は
第４及び第６の電界効果トランジスタＭ４、Ｍ６のも
の、又は第７及び第９の電界効果トランジスタＭ７、Ｍ
９のものは、それぞれのインバータ段１又は２又は３の
信号入力端子１１又は２１又は３１を形成するために互
いに接続されている。その他に第２の電界効果トランジ
スタＭ２のゲート端子は、第１のインバータ段１の制御
入力端子１２を形成し、第５の電界効果トランジスタＭ
５のゲート端子は、第２のインバータ段２の制御入力端
子２２を形成し、第８の電界効果トランジスタＭ８のゲ
ート端子は、第３のインバータ段３の制御入力端子３２
を形成し、第１０及び第１１の電界効果トランジスタＭ
１０、Ｍ１１のゲート端子は、フリップフロップの逆相
制御される２つのセット入力端子３３又は２３を形成
し、かつ第１２の電界効果トランジスタＭ１２のゲート
端子は、フリップフロップのリセット入力端子２４を形
成している。
【００１３】第１のインバータ段１の出力信号として出
力電圧ＩＮＶ１が生じる出力端子１０は、制御入力端子
２２に接続され、第２のインバータ段２の出力信号とし
て出力電圧ＩＮＶ２が生じる出力端子２０は、信号入力
端子３１に接続され、制御電圧としてクロック信号ＣＬ
Ｋが供給される制御入力端子１２は、信号入力端子２１
及び制御入力端子３２に接続されている。信号入力端子
１１は、入力電圧として入力信号Ｄが供給されるフリッ
プフロップの入力端子を形成し、かつ出力端子３０は、
出力電圧として出力信号ＱＮが準備されるフリップフロ
ップの出力端子を形成している。最後に第１０の電界効
果トランジスタＭ１０のゲート端子に、第１のセット信
号ＳＥＴが供給され、第１１の電界効果トランジスタＭ
１１のゲート端子に、第１のセット信号ＳＥＴに対して
相補的な第２のセット信号ＳＥＴＮが供給され、かつ第
１２の電界効果トランジスタＭ１２のゲート端子に、リ
セット信号ＲＥＳＥＴが供給される。
力電圧ＩＮＶ１が生じる出力端子１０は、制御入力端子
２２に接続され、第２のインバータ段２の出力信号とし
て出力電圧ＩＮＶ２が生じる出力端子２０は、信号入力
端子３１に接続され、制御電圧としてクロック信号ＣＬ
Ｋが供給される制御入力端子１２は、信号入力端子２１
及び制御入力端子３２に接続されている。信号入力端子
１１は、入力電圧として入力信号Ｄが供給されるフリッ
プフロップの入力端子を形成し、かつ出力端子３０は、
出力電圧として出力信号ＱＮが準備されるフリップフロ
ップの出力端子を形成している。最後に第１０の電界効
果トランジスタＭ１０のゲート端子に、第１のセット信
号ＳＥＴが供給され、第１１の電界効果トランジスタＭ
１１のゲート端子に、第１のセット信号ＳＥＴに対して
相補的な第２のセット信号ＳＥＴＮが供給され、かつ第
１２の電界効果トランジスタＭ１２のゲート端子に、リ
セット信号ＲＥＳＥＴが供給される。
【００１４】インバータ段１、２、３の信号入力端子１
１、２１、３１における所定の信号レベルの際、これら
は、それぞれその制御入力端子１２、２２、３２に供給
される制御電圧によって、遮断状態に切換えられ、この
状態において、その出力端子１０又は２０又は３０と両
方の給電端子ＶＳ、ＧＮＤとの間の電流レーンは、遮断
されている。このことは、それぞれの出力端子１０又は
２０又は３０の後に接続された電界効果トランジスタゲ
ート容量から電荷が取り除かれることがないようにし、
したがってこれらの出力端子１０又は２０又は３０にお
ける信号レベルが不変のままであり、すなわち一時記憶
される。
１、２１、３１における所定の信号レベルの際、これら
は、それぞれその制御入力端子１２、２２、３２に供給
される制御電圧によって、遮断状態に切換えられ、この
状態において、その出力端子１０又は２０又は３０と両
方の給電端子ＶＳ、ＧＮＤとの間の電流レーンは、遮断
されている。このことは、それぞれの出力端子１０又は
２０又は３０の後に接続された電界効果トランジスタゲ
ート容量から電荷が取り除かれることがないようにし、
したがってこれらの出力端子１０又は２０又は３０にお
ける信号レベルが不変のままであり、すなわち一時記憶
される。
【００１５】この例において、第１のインバータ段１
は、入力信号Ｄのロー−レベルの際にクロック信号ＣＬ
Ｋのハイ−レベルによって、第２のインバータ段２は、
クロック信号ＣＬＫのハイ−レベルの際に第１のインバ
ータ段１の出力信号ＩＮＶ１のロー−レベルによって、
かつ第３のインバータ段３は、第２のインバータ段２の
出力信号ＩＮＶ２のハイ−レベルの際にクロック信号Ｃ
ＬＫのロー−レベルによって、遮断状態に切換えられ
る。第２及び第３のインバータ段２、３の遮断は、リセ
ット信号ＲＥＳＥＴのハイ−レベルによって又は第１の
セット信号ＳＥＴのハイ−レベルによって阻止すること
ができる。その他に第１のインバータ段１は、入力信号
Ｄのハイ−レベルの際に、第２のインバータ段２は、ク
ロック信号ＣＬＫのロー−レベルの際に、かつ第３のイ
ンバータ段３は、第２のインバータ段２の出力信号ＩＮ
Ｖ２のロー−レベルの際に、遮断されない。さらに第２
のインバータ段２は、クロック信号ＣＬＫのハイレベル
の際に追加的に第２のセット信号ＳＥＲＮのハイレベル
によって遮断状態に切換えることができる。
は、入力信号Ｄのロー−レベルの際にクロック信号ＣＬ
Ｋのハイ−レベルによって、第２のインバータ段２は、
クロック信号ＣＬＫのハイ−レベルの際に第１のインバ
ータ段１の出力信号ＩＮＶ１のロー−レベルによって、
かつ第３のインバータ段３は、第２のインバータ段２の
出力信号ＩＮＶ２のハイ−レベルの際にクロック信号Ｃ
ＬＫのロー−レベルによって、遮断状態に切換えられ
る。第２及び第３のインバータ段２、３の遮断は、リセ
ット信号ＲＥＳＥＴのハイ−レベルによって又は第１の
セット信号ＳＥＴのハイ−レベルによって阻止すること
ができる。その他に第１のインバータ段１は、入力信号
Ｄのハイ−レベルの際に、第２のインバータ段２は、ク
ロック信号ＣＬＫのロー−レベルの際に、かつ第３のイ
ンバータ段３は、第２のインバータ段２の出力信号ＩＮ
Ｖ２のロー−レベルの際に、遮断されない。さらに第２
のインバータ段２は、クロック信号ＣＬＫのハイレベル
の際に追加的に第２のセット信号ＳＥＲＮのハイレベル
によって遮断状態に切換えることができる。
【００１６】図２は、第１０、第１１及び第１２の電界
効果トランジスタＭ１０、Ｍ１１、Ｍ１２が遮断してい
る場合について、すなわちリセット信号ＲＥＳＥＴ及び
第１のセット信号ＳＥＴがそれぞれロー−レベルを有
し、かつ第２のセット信号ＳＥＴＮがハイ−レベルを有
する場合について、入力信号Ｄ、クロック信号ＣＬＫ、
セット信号ＳＥＴ、ＳＥＴＮ、リセット信号ＲＥＳＥＴ
及び出力信号ＩＮＶ１、ＩＮＶ２、ＱＮのパルス線図を
示している。この場合、入力信号Ｄのローからハイへの
レベル変化は、その直後に、出力信号ＩＮＶ１のハイ−
ロー−レベル変化を引起こし、かつ出力信号ＩＮＶ２が
すでにハイ−レベルを持たない場合、クロック信号ＣＬ
Ｋの次のハイ−ロー−信号エッジの際に、出力信号ＩＮ
Ｖ２ロー−ハイ−レベル変化を引起こし、かつクロック
信号ＣＬＫの次のロー−ハイ−信号エッジの際に、ハイ
からローへの出力信号ＱＮのレベル変化を引起こす。そ
れに対して入力信号Ｄのハイからローへのレベル変化
は、クロック信号ＣＬＫのロー−レベルの際、さもなけ
ればクロック信号ＣＬＫの次のハイ−ロー−信号エッジ
の際に初めて、ローからハイへの出力信号ＩＮＶ１のレ
ベル変化を引起こし、かつクロック信号ＣＬＫの次のロ
ー−ハイ−信号エッジの際に、ハイからローへ又はロー
からハイへの出力信号ＩＮＶ２又はＱＮのレベル変化を
引起こす。
効果トランジスタＭ１０、Ｍ１１、Ｍ１２が遮断してい
る場合について、すなわちリセット信号ＲＥＳＥＴ及び
第１のセット信号ＳＥＴがそれぞれロー−レベルを有
し、かつ第２のセット信号ＳＥＴＮがハイ−レベルを有
する場合について、入力信号Ｄ、クロック信号ＣＬＫ、
セット信号ＳＥＴ、ＳＥＴＮ、リセット信号ＲＥＳＥＴ
及び出力信号ＩＮＶ１、ＩＮＶ２、ＱＮのパルス線図を
示している。この場合、入力信号Ｄのローからハイへの
レベル変化は、その直後に、出力信号ＩＮＶ１のハイ−
ロー−レベル変化を引起こし、かつ出力信号ＩＮＶ２が
すでにハイ−レベルを持たない場合、クロック信号ＣＬ
Ｋの次のハイ−ロー−信号エッジの際に、出力信号ＩＮ
Ｖ２ロー−ハイ−レベル変化を引起こし、かつクロック
信号ＣＬＫの次のロー−ハイ−信号エッジの際に、ハイ
からローへの出力信号ＱＮのレベル変化を引起こす。そ
れに対して入力信号Ｄのハイからローへのレベル変化
は、クロック信号ＣＬＫのロー−レベルの際、さもなけ
ればクロック信号ＣＬＫの次のハイ−ロー−信号エッジ
の際に初めて、ローからハイへの出力信号ＩＮＶ１のレ
ベル変化を引起こし、かつクロック信号ＣＬＫの次のロ
ー−ハイ−信号エッジの際に、ハイからローへ又はロー
からハイへの出力信号ＩＮＶ２又はＱＮのレベル変化を
引起こす。
【００１７】図３によれば、フリップフロップの出力信
号ＱＮは、第１のセット信号ＳＥＴのハイ−レベル及び
第２のセット信号ＳＥＴＮのローレベルによって、ロー
−レベルにセットされる。セット信号ＳＥＴ、ＳＥＴＮ
のこのレベルによって、第１０の電界効果トランジスタ
Ｍ１０は、導通状態に切換えられ、かつ第１１の電界効
果トランジスタＭ１１は、遮断状態に切換えられ、その
結果、第３のインバータ段３は、それ以上遮断されるこ
とはなく、第２のインバータ段３は、クロック信号ＣＬ
Ｋのハイ−レベルの際に遮断される。出力信号ＩＮＶ２
は、それ故にクロック信号ＣＬＫのそれに続くロー−レ
ベルの際に、ハイ−レベルを取り、かつその直後に、出
力信号ＱＮの信号レベルをローにセットする。
号ＱＮは、第１のセット信号ＳＥＴのハイ−レベル及び
第２のセット信号ＳＥＴＮのローレベルによって、ロー
−レベルにセットされる。セット信号ＳＥＴ、ＳＥＴＮ
のこのレベルによって、第１０の電界効果トランジスタ
Ｍ１０は、導通状態に切換えられ、かつ第１１の電界効
果トランジスタＭ１１は、遮断状態に切換えられ、その
結果、第３のインバータ段３は、それ以上遮断されるこ
とはなく、第２のインバータ段３は、クロック信号ＣＬ
Ｋのハイ−レベルの際に遮断される。出力信号ＩＮＶ２
は、それ故にクロック信号ＣＬＫのそれに続くロー−レ
ベルの際に、ハイ−レベルを取り、かつその直後に、出
力信号ＱＮの信号レベルをローにセットする。
【００１８】リセット信号ＲＥＳＥＴのハイレベルによ
り、第５及び第１１の電界効果トランジスタＭ５、Ｍ１
１のドレイン−ソース−区間は、第１２の電界効果トラ
ンジスタＭ１２を介して短絡されるので、第２のインバ
ータ段２は遮断されることはない。第３のインバータ段
３は、この時、クロック信号ＣＬＫのハイ−レベルの際
だけに、すなわち出力信号ＩＮＶ２のロー−レベルの際
に、導通するするので、出力信号ＱＮは、この処置によ
ってハイレベルにリセットされる。
り、第５及び第１１の電界効果トランジスタＭ５、Ｍ１
１のドレイン−ソース−区間は、第１２の電界効果トラ
ンジスタＭ１２を介して短絡されるので、第２のインバ
ータ段２は遮断されることはない。第３のインバータ段
３は、この時、クロック信号ＣＬＫのハイ−レベルの際
だけに、すなわち出力信号ＩＮＶ２のロー−レベルの際
に、導通するするので、出力信号ＱＮは、この処置によ
ってハイレベルにリセットされる。
【００１９】フリップフロップの確実なセット及びリセ
ットを保証するために、−これはロー−レベルへの出力
電圧のセット、又はハイ−レベルへのリセットとする
−、セット信号ＳＥＴ、ＳＥＴＮ又はリセット信号ＲＥ
ＳＥＴは、少なくともクロック信号ＣＬＫの１つの周期
の時間にわたって有効でなければならない。
ットを保証するために、−これはロー−レベルへの出力
電圧のセット、又はハイ−レベルへのリセットとする
−、セット信号ＳＥＴ、ＳＥＴＮ又はリセット信号ＲＥ
ＳＥＴは、少なくともクロック信号ＣＬＫの１つの周期
の時間にわたって有効でなければならない。
【００２０】電界効果トランジスタＭ１・・・Ｍ１２の
適当なチャネル幅−対−チャネル長さの比を選択するこ
とによって、フリップフロップは、高い信号処理速度の
達成に関して最適化することができる。この例において
これらの比は、第１の電界効果トランジスタＭ１に対し
て４０に等しく、第２及び第６の電界効果トランジスタ
Ｍ２、Ｍ６に対して２４に等しく、第３の電界効果トラ
ンジスタＭ３に対して１８に等しく、第７の電界効果ト
ランジスタＭ７に対して５０に等しく、第９の電界効果
トランジスタＭ９に対して３２に等しく、かつ残りのも
のに対して２０に等しく選択された。
適当なチャネル幅−対−チャネル長さの比を選択するこ
とによって、フリップフロップは、高い信号処理速度の
達成に関して最適化することができる。この例において
これらの比は、第１の電界効果トランジスタＭ１に対し
て４０に等しく、第２及び第６の電界効果トランジスタ
Ｍ２、Ｍ６に対して２４に等しく、第３の電界効果トラ
ンジスタＭ３に対して１８に等しく、第７の電界効果ト
ランジスタＭ７に対して５０に等しく、第９の電界効果
トランジスタＭ９に対して３２に等しく、かつ残りのも
のに対して２０に等しく選択された。
【図１】本発明によるフリップフロップの回路図であ
る。
る。
【図２】図１によるフリップフロップに対するパルス線
図である。
図である。
【図３】図１によるフリップフロップに対する別のパル
ス線図である。
ス線図である。
１ インバータ段 ２ インバータ段 ３ インバータ段 １０ 出力端子 １１ 信号入力端子 １２ 制御入力端子 ２０ 出力端子 ２１ 信号入力端子 ２２ 制御入力端子 ２３ セット入力端子 ２４ リセット入力端子 ３０ 出力端子 ３１ 信号入力端子 ３２ 制御入力端子 ３３ セット入力端子 Ｍ 電界効果トランジスタ
Claims (9)
- 【請求項１】 入力信号（Ｄ）により制御されかつクロ
ック信号（ＣＬＫ）により遮断状態に切換え可能な第１
のインバータ段（１）、クロック信号（ＣＬＫ）により
制御されかつ第１のインバータ段（１）の出力信号（Ｉ
ＮＶ１）により遮断状態に切換え可能な第２のインバー
タ段（２）、及び第２のインバータ段（２）の出力信号
（ＩＮＶ２）により制御されかつクロック信号（ＣＬ
Ｋ）により遮断状態に切換え可能な第３のインバータ段
（３）を有する、フリップフロップにおいて、第３のイ
ンバータ段（３）が、第１のセット信号（ＳＥＴ）によ
り遮断不可能な状態に切換え可能であり、かつ第２のイ
ンバータ段（２）が、クロック信号（ＣＬＫ）の所定の
信号レベルの際に、第２のセット信号（ＳＥＴＮ）によ
り遮断状態に切換え可能であることを特徴とする、フリ
ップフロップ。 - 【請求項２】 第２のインバータ段（２）が、リセット
信号（ＲＥＳＥＴ）により遮断不可能な状態に切換え可
能であることを特徴とする、請求項１に記載のフリップ
フロップ。 - 【請求項３】 第３のインバータ段（３）が、その出力
端子（３０）と第１の給電端子（ＶＳ）との間の電流レ
ーンに、ゲート側において第２のインバータ段（２）の
出力信号（ＩＮＶ２）により制御される第１のチャネル
タイプの電界効果トランジスタ（Ｍ７）を有し、その出
力端子（３０）と第２の給電端子（ＧＮＤ）との間の電
流レーンに、そのドレイン−ソース−区間に関して直列
接続されかつゲート側においてそれぞれクロック信号
（ＣＬＫ）又は第２のインバータ段（２）の出力信号
（ＩＮＶ２）により制御される第２のチャネルタイプの
２つの電界効果トランジスタ（Ｍ８，Ｍ９）を有し、か
つクロック信号（ＣＬＫ）により制御される電界効果ト
ランジスタ（Ｍ８）のドレイン−ソース−区間に対して
並列接続されたドレイン−ソース−区間を有しかつゲー
ト側において第１のセット信号（ＳＥＴ）により制御さ
れる第２のチャネルタイプの別の電界効果トランジスタ
（Ｍ１０）を有することを特徴とする、請求項１又は２
に記載のフリップフロップ。 - 【請求項４】 第２のインバータ段（２）が、その出力
端子（２０）と第１の給電端子（ＶＳ）との間の電流レ
ーンに、ゲート側においてクロック信号（ＣＬＫ）によ
り制御される第１のチャネルタイプの電界効果トランジ
スタ（Ｍ４）を有し、かつその出力端子（２０）と第２
の給電端子（ＧＮＤ）との間の電流レーンに、そのドレ
イン−ソース−区間に関して直列接続されかつゲート側
においてそれぞれクロック信号（ＣＬＫ）又は第２のセ
ット信号（ＳＥＴＮ）又は第１のインバータ段（１）の
出力信号（ＩＮＶ１）により制御される第２のチャネル
タイプの電界効果トランジスタ（Ｍ５，Ｍ１１，Ｍ６）
を有し、かつ第２のセット信号（ＳＥＴＮ）が、第１の
セット信号（ＳＥＴ）に対して相補的な信号であること
を特徴とする、請求項３に記載のフリップフロップ。 - 【請求項５】 第２のインバータ段（２）が、第１のイ
ンバータ段（１）の出力信号（ＩＮＶ２）により制御さ
れる電界効果トランジスタ（Ｍ５）のドレイン−ソース
−区間に対して並列接続されたドレイン−ソース−区間
を有しかつゲート側においてリセット信号（ＲＥＳＥ
Ｔ）により制御される第２のチャネルタイプの別の電界
効果トランジスタ（Ｍ１２）を有することを特徴とす
る、請求抗又は４に記載のフリップフロップ。 - 【請求項６】 第２のインバータ段（２）別の電界効果
トランジスタ（Ｍ１２）が、そのドレイン−ソース−区
間に関して、第１のインバータ段（１）の出力信号（Ｉ
ＮＶ１）により制御される電界効果トランジスタ（Ｍ
５）及び第２のセット信号（ＳＥＴＮ）により制御され
る電界効果トランジスタ（Ｍ１１）の直列接続されたド
レイン−ソース−区間に対して並列に接続されているこ
とを特徴とする、請求項５に記載のフリップフロップ。 - 【請求項７】 第１のインバータ段（１）が、その出力
端子（１０）と第１の給電端子（ＶＳ）との間の電流レ
ーンにおいて、そのドレイン−ソース−区間に関して直
列接続されかつゲート側においてそれぞれ入力信号
（Ｄ）又はクロック信号（ＣＬＫ）により制御される第
１のチャネルタイプの電界効果トランジスタ（Ｍ１，Ｍ
２）を有し、かつその出力端子（１０）と第２の給電端
子（ＧＮＤ）との間の電流レーンにおいて、ゲート側に
おいて入力信号（Ｄ）により制御される第２のチャネル
タイプの電界効果トランジスタ（Ｍ３）を有することを
特徴とする、請求項３ないし６の１つに記載のフリップ
フロップ。 - 【請求項８】 電界効果トランジスタ（Ｍ１・・・Ｍ１
２）が、ＭＯＳ−トランジスタとして構成されているこ
とを特徴とする、請求項３ないし７の１つに記載のフリ
ップフロップ。 - 【請求項９】 第１のチャネルタイプの電界効果トラン
ジスタ（Ｍ１，Ｍ２，Ｍ４，Ｍ７）が、ＰＭＯＳ−トラ
ンジスタとして、かつ第２のチャネルタイプの電界効果
トランジスタ（Ｍ３，Ｍ５，Ｍ６，Ｍ８，Ｍ９，Ｍ１
０，Ｍ１１，Ｍ１２）が、ＮＭＯＳ−トランジスタとし
て構成されていることを特徴とする、請求項８に記載の
フリップフロップ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19749521.4 | 1997-11-08 | ||
| DE19749521A DE19749521C2 (de) | 1997-11-08 | 1997-11-08 | Bistabile Kippstufe |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11330924A true JPH11330924A (ja) | 1999-11-30 |
Family
ID=7848105
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10349240A Pending JPH11330924A (ja) | 1997-11-08 | 1998-11-04 | フリツプフロツプ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6154077A (ja) |
| JP (1) | JPH11330924A (ja) |
| DE (1) | DE19749521C2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009089391A (ja) * | 2007-09-28 | 2009-04-23 | Hynix Semiconductor Inc | フリップフロップ及びこれを用いたデューティ比補正回路 |
| US7583123B2 (en) | 2004-04-30 | 2009-09-01 | Fujitsu Limited | High-speed flip-flop circuit |
| JP2009206852A (ja) * | 2008-02-28 | 2009-09-10 | Sony Corp | フリップフロップ回路 |
| US7973581B2 (en) | 2008-02-28 | 2011-07-05 | Sony Corporation | Phase detector, phase comparator, and clock synchronizing device |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7003049B2 (en) * | 2001-06-12 | 2006-02-21 | Rf Micro Devices, Inc. | Fractional-N digital modulation with analog IQ interface |
| US6448831B1 (en) | 2001-06-12 | 2002-09-10 | Rf Micro Devices, Inc. | True single-phase flip-flop |
| US6693468B2 (en) | 2001-06-12 | 2004-02-17 | Rf Micro Devices, Inc. | Fractional-N synthesizer with improved noise performance |
| US6385276B1 (en) | 2001-06-12 | 2002-05-07 | Rf Micro Devices, Inc. | Dual-modulus prescaler |
| US6779010B2 (en) | 2001-06-12 | 2004-08-17 | Rf Micro Devices, Inc. | Accumulator with programmable full-scale range |
| US7342429B2 (en) * | 2003-09-11 | 2008-03-11 | International Business Machines Corporation | Programmable low-power high-frequency divider |
| US6917662B2 (en) * | 2003-09-11 | 2005-07-12 | International Business Machines Corporation | Programmable low-power high-frequency divider |
| EP1801969A1 (en) * | 2005-12-23 | 2007-06-27 | Infineon Technologies AG | True single phase clock flip-flop |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4521695A (en) * | 1983-03-23 | 1985-06-04 | General Electric Company | CMOS D-type latch employing six transistors and four diodes |
| SE507550C2 (sv) * | 1995-10-17 | 1998-06-22 | Forskarpatent I Linkoeping Ab | Anordning vid grindar och flipp-floppar av kategorin äkta enfasklockade kretsar |
-
1997
- 1997-11-08 DE DE19749521A patent/DE19749521C2/de not_active Expired - Fee Related
-
1998
- 1998-11-04 JP JP10349240A patent/JPH11330924A/ja active Pending
- 1998-11-09 US US09/186,063 patent/US6154077A/en not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7583123B2 (en) | 2004-04-30 | 2009-09-01 | Fujitsu Limited | High-speed flip-flop circuit |
| JP2009089391A (ja) * | 2007-09-28 | 2009-04-23 | Hynix Semiconductor Inc | フリップフロップ及びこれを用いたデューティ比補正回路 |
| US8836397B2 (en) | 2007-09-28 | 2014-09-16 | SK Hynix Inc. | Duty cycle ratio correction circuit |
| JP2009206852A (ja) * | 2008-02-28 | 2009-09-10 | Sony Corp | フリップフロップ回路 |
| US7973581B2 (en) | 2008-02-28 | 2011-07-05 | Sony Corporation | Phase detector, phase comparator, and clock synchronizing device |
Also Published As
| Publication number | Publication date |
|---|---|
| DE19749521C2 (de) | 1999-09-02 |
| US6154077A (en) | 2000-11-28 |
| DE19749521A1 (de) | 1999-06-02 |
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