JPS6056005B2 - 発振回路 - Google Patents
発振回路Info
- Publication number
- JPS6056005B2 JPS6056005B2 JP8110578A JP8110578A JPS6056005B2 JP S6056005 B2 JPS6056005 B2 JP S6056005B2 JP 8110578 A JP8110578 A JP 8110578A JP 8110578 A JP8110578 A JP 8110578A JP S6056005 B2 JPS6056005 B2 JP S6056005B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- polarity
- circuit
- gate
- potential
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Oscillators With Electromechanical Resonators (AREA)
Description
【発明の詳細な説明】
本発明は相補接続絶縁ゲート型電界効果トランジスタに
よつて構成される発振回路に関するものである。
よつて構成される発振回路に関するものである。
電子時計は例えば水晶振動子の発振周波数を時間標準と
し、その周波数を分周回路を通じて分周・し、その分周
周波数を適当に選択し、組み合わせ整形することにより
駆動回路を形成し、指針、液晶等の表示を駆動すること
により告時する。
し、その周波数を分周回路を通じて分周・し、その分周
周波数を適当に選択し、組み合わせ整形することにより
駆動回路を形成し、指針、液晶等の表示を駆動すること
により告時する。
本発明の目的は、この電子時計の水晶発振回路に用いれ
ら、特に消費電流が少なく、発振開始電・圧の低い発振
回路を提供すようとするものである。従来電子時計に使
用されている水晶発振回路の１つとして第１図に示すも
のが公知である。この発振回路はＰチャネル絶縁ゲート
型電界効果トランジスタ１と抵ｔ／ＬＲｂとからなるイ
ンバータの入出力間の帰還抵抗Ｒｆを接続してなる増幅
回路と、この増幅回路の入出力間に正帰還回路を構成す
る水晶振動子Ｘ及び容量ＣＤ，ＣＣとから成り、トラン
ジスタ１のドレインとＲｂとの結節点Ｄの信号をＰチャ
ネル絶縁ゲート型電界効果トランジスタ２及びＮチャネ
ル絶縁ゲート型電界効果トランジスタ３より構成される
相補型インバータで増幅して出力する。相補型インバー
タで増幅する理由は、電子時計においては発振出力を分
周する分周回路が、通常絶縁ゲート型電界効果トランジ
スタの相補接続された回路によりなされるため、論理レ
ベルを相補型回路に整合させる必要があることによる。
ら、特に消費電流が少なく、発振開始電・圧の低い発振
回路を提供すようとするものである。従来電子時計に使
用されている水晶発振回路の１つとして第１図に示すも
のが公知である。この発振回路はＰチャネル絶縁ゲート
型電界効果トランジスタ１と抵ｔ／ＬＲｂとからなるイ
ンバータの入出力間の帰還抵抗Ｒｆを接続してなる増幅
回路と、この増幅回路の入出力間に正帰還回路を構成す
る水晶振動子Ｘ及び容量ＣＤ，ＣＣとから成り、トラン
ジスタ１のドレインとＲｂとの結節点Ｄの信号をＰチャ
ネル絶縁ゲート型電界効果トランジスタ２及びＮチャネ
ル絶縁ゲート型電界効果トランジスタ３より構成される
相補型インバータで増幅して出力する。相補型インバー
タで増幅する理由は、電子時計においては発振出力を分
周する分周回路が、通常絶縁ゲート型電界効果トランジ
スタの相補接続された回路によりなされるため、論理レ
ベルを相補型回路に整合させる必要があることによる。
この従来の発振回路において、発振電流の低減を図るた
めに、Ｒｂを大きくしてＤ点での信号振幅を小さくし、
１からＲｂへの貫通電流を小さくするとＤの直流バイア
スレベルが１の閾値電圧に近くなる。出力増幅回路Ｂ（
２，３）の論理の遷移する遷移レベルは、通常電源電圧
の半分、即ち一ＶＤＤ／２程度であるから上記の如くＲ
ｂを大きくするとこの遷移レベルとＤ点での直流バイア
スレベルが整合しないし、又２に対して３のトランジス
タのコンダクタンスを小さくして整合を図ろうとしても
、製造的に１とＲｂのコンダクタンス比と２と３のコン
ダクタンス比を整合させることは困難であつて、発振回
路以後の回路即を分周回路等を駆動できなくなる。本発
明はこの事に鑑みてＲｂを大きくしたのと．同等な効果
を有する回路を用い、尚かつ相補型回路の遷移レベルと
の整合がとれ、そのために消費電流が少なく、発振開始
電圧が低い発振回路を得ることにある。
めに、Ｒｂを大きくしてＤ点での信号振幅を小さくし、
１からＲｂへの貫通電流を小さくするとＤの直流バイア
スレベルが１の閾値電圧に近くなる。出力増幅回路Ｂ（
２，３）の論理の遷移する遷移レベルは、通常電源電圧
の半分、即ち一ＶＤＤ／２程度であるから上記の如くＲ
ｂを大きくするとこの遷移レベルとＤ点での直流バイア
スレベルが整合しないし、又２に対して３のトランジス
タのコンダクタンスを小さくして整合を図ろうとしても
、製造的に１とＲｂのコンダクタンス比と２と３のコン
ダクタンス比を整合させることは困難であつて、発振回
路以後の回路即を分周回路等を駆動できなくなる。本発
明はこの事に鑑みてＲｂを大きくしたのと．同等な効果
を有する回路を用い、尚かつ相補型回路の遷移レベルと
の整合がとれ、そのために消費電流が少なく、発振開始
電圧が低い発振回路を得ることにある。
本発明はこのために、第１図の如き主発振回路ζＡ１出
力増幅回路Ｂとから成る発振回路構成を、バイアス回路
Ｃ１主発振回路Ａ１出力増幅回路Ｂにより構成する。
力増幅回路Ｂとから成る発振回路構成を、バイアス回路
Ｃ１主発振回路Ａ１出力増幅回路Ｂにより構成する。
そしてその構成は以下の如くである。即ち、バイアス回
路Ｃは低抗体により電流バイアスされ、ゲート・ドレイ
ンの共通接続されくた第１の極性のトランジスタから成
り、その第１の極性のトランジスタのゲート電位は、主
発振回路Ａの第１の極性のトランジスタのゲート電位と
なるとともに、出力増幅回路Ｂの第１の極性のトランジ
スタのゲート直流バイアス電位となり、更に主発振回路
Ａの第１の極性のトランジスタに直列接続される第２の
極性のトランジスタのゲート電位は出力増幅回路Ｂの第
１の極性のトランジスタに直列接続される第２の極性の
トランジスタのゲート電位となるとともに、そのゲート
電位の交流成分は出力増幅回路Ｂの第２の極性のトラン
ジスタのゲート直流バイアス電位に重畳されるよう構成
される。第２図はその具体例てあり以下説明ノする。第
２図において主発振回路Ａは第１図１と同様に動作する
Ｐチャネル絶縁ゲート型電界効果トランジスタ７と、７
に低電流をバイアスするＮチャネル絶縁ゲート型電界効
果トランジスタ６から成るインバータに帰還抵抗となる
Ｐチャネル絶縁ゲート型電界効果トランジスタ８を接続
してなる増幅回路と、この増幅回路の入出力間に正帰還
回路を構成する水晶振動子Ｘ及び容量ＣＤ，ＣＣとから
成る。
路Ｃは低抗体により電流バイアスされ、ゲート・ドレイ
ンの共通接続されくた第１の極性のトランジスタから成
り、その第１の極性のトランジスタのゲート電位は、主
発振回路Ａの第１の極性のトランジスタのゲート電位と
なるとともに、出力増幅回路Ｂの第１の極性のトランジ
スタのゲート直流バイアス電位となり、更に主発振回路
Ａの第１の極性のトランジスタに直列接続される第２の
極性のトランジスタのゲート電位は出力増幅回路Ｂの第
１の極性のトランジスタに直列接続される第２の極性の
トランジスタのゲート電位となるとともに、そのゲート
電位の交流成分は出力増幅回路Ｂの第２の極性のトラン
ジスタのゲート直流バイアス電位に重畳されるよう構成
される。第２図はその具体例てあり以下説明ノする。第
２図において主発振回路Ａは第１図１と同様に動作する
Ｐチャネル絶縁ゲート型電界効果トランジスタ７と、７
に低電流をバイアスするＮチャネル絶縁ゲート型電界効
果トランジスタ６から成るインバータに帰還抵抗となる
Ｐチャネル絶縁ゲート型電界効果トランジスタ８を接続
してなる増幅回路と、この増幅回路の入出力間に正帰還
回路を構成する水晶振動子Ｘ及び容量ＣＤ，ＣＣとから
成る。
７に低電流をバイアスする６のゲート電位はバイアス回
路Ｃにより与えられ、それは、低抗体となるＰチャネル
絶縁ゲート型電界効果トランジスタ４とＮチャネル絶縁
ゲート型電界効果トランジスタ５とから構成され５のゲ
ート・ドレインは共通に接続されている。
路Ｃにより与えられ、それは、低抗体となるＰチャネル
絶縁ゲート型電界効果トランジスタ４とＮチャネル絶縁
ゲート型電界効果トランジスタ５とから構成され５のゲ
ート・ドレインは共通に接続されている。
４のコンダクタンスは小さくしぼられるので５はそのソ
ースからドレイン方向に電圧を見て、ほＳ゛電源電圧に
対して一定なトランジスタの閾値電位がそのゲート・ド
レイン共通接続点にあられれ、従つて６により７にバイ
アスされる電流は抵くしぼられると共に６は定電流源と
して動作する。
ースからドレイン方向に電圧を見て、ほＳ゛電源電圧に
対して一定なトランジスタの閾値電位がそのゲート・ド
レイン共通接続点にあられれ、従つて６により７にバイ
アスされる電流は抵くしぼられると共に６は定電流源と
して動作する。
このため主発振回路Ａの消費電流はこの低い定電流値を
示し、その値はＣＧ，ＣＤにほＳ゛依存しない６をその
ソースからドレイン方向に見てゲート電圧がその閾値近
傍にあることから、７のゲート直流バイアスもそのソー
スからドレイン方向に見てその閾値近傍にあるため、発
振回路出力もその閾値近傍での小さな交流波形となるが
、後述するようにその小さな交流電波は出力増幅回路Ｂ
の工夫により、従来の如き主発振回路と出力増幅回路の
不整合は生じなくなつている。
示し、その値はＣＧ，ＣＤにほＳ゛依存しない６をその
ソースからドレイン方向に見てゲート電圧がその閾値近
傍にあることから、７のゲート直流バイアスもそのソー
スからドレイン方向に見てその閾値近傍にあるため、発
振回路出力もその閾値近傍での小さな交流波形となるが
、後述するようにその小さな交流電波は出力増幅回路Ｂ
の工夫により、従来の如き主発振回路と出力増幅回路の
不整合は生じなくなつている。
すなわち７と出力増幅回路のＰチャネル絶縁ゲート型電
界効果トランジスタのゲート電位は等しく、６と出力増
幅回路のＭチャネル絶縁ゲート型電界効果］・ランジス
タ１０のゲート直流バイアスは等しく、共にそのソース
からドレイン方向に見てゲートバイアスがその閾値近傍
にあり、設計的に７と１１のコンダクタンス比と、６と
１０とのコンダクタンス比がほＳ゛等しく設けられるた
め出力増幅回路出力０ｕｔはほＳ゛電圧電源の１ｎ程度
に直流的にバイアスされる。主発振回路Ａの発振出力は
１１のゲート入力となり、更に、その発振出力は容量Ｃ
Ｎにより直流分力幼ツトされて交流波形のみ１０のゲー
ト直流バイアスに重畳される。１０のゲート電位が抵抗
体となるＮチャネル絶縁ゲート型電界効果トランジスタ
９を通してバイアス回路Ｃの５及び主発振回路Ａの６の
ゲートと接続されるのは、この発振交流波形の重畳を行
なわせるためであり、又一方５及び６のゲートに寄生す
る容量と９によりこの発振交流波形は５及び６のゲート
では低減フィルタにかけられているのでその交流波形は
５及び６のゲートにあられれず６の安定的な定電流性は
保証されている。
界効果トランジスタのゲート電位は等しく、６と出力増
幅回路のＭチャネル絶縁ゲート型電界効果］・ランジス
タ１０のゲート直流バイアスは等しく、共にそのソース
からドレイン方向に見てゲートバイアスがその閾値近傍
にあり、設計的に７と１１のコンダクタンス比と、６と
１０とのコンダクタンス比がほＳ゛等しく設けられるた
め出力増幅回路出力０ｕｔはほＳ゛電圧電源の１ｎ程度
に直流的にバイアスされる。主発振回路Ａの発振出力は
１１のゲート入力となり、更に、その発振出力は容量Ｃ
Ｎにより直流分力幼ツトされて交流波形のみ１０のゲー
ト直流バイアスに重畳される。１０のゲート電位が抵抗
体となるＮチャネル絶縁ゲート型電界効果トランジスタ
９を通してバイアス回路Ｃの５及び主発振回路Ａの６の
ゲートと接続されるのは、この発振交流波形の重畳を行
なわせるためであり、又一方５及び６のゲートに寄生す
る容量と９によりこの発振交流波形は５及び６のゲート
では低減フィルタにかけられているのでその交流波形は
５及び６のゲートにあられれず６の安定的な定電流性は
保証されている。
先述した１０，１１のゲートへの発振入力は同相であり
、１０，１１からなる出力増幅回路は利得の高いブッシ
ュ・ブル動作をするのでその出力０ｕｔには、電源電圧
の約１１２の直流バイアスレベルに、大きく増幅された
発振交流波形が重畳されて出力される。出力端子０ｕｔ
は集積回路中で相補接続絶縁ゲート型トランジスタのゲ
ート入力となるからその出力端子に寄生する容量は小さ
く、この発振出力は電源電圧までのスイングとなり、相
補型回路との論理レベルの整合は完全にとれる。この様
な本発明ではＣ，Ａ，Ｂ全回路がそれぞれの閾値近くて
動作するため消費電流は少なく、更に相補型回路との論
理レベルの整合性が完全にとれるため安定てあり、その
上バイアス回路出力が電源電圧に対して一定であるので
、Ｃ，Ａ，Ｂ全回路の電流バイアスは一定であり回路に
電源電圧依存性が出ないため電源電圧の高低にかかわら
す一様な発振特性か得られ結果として発振開始電圧が低
く、本発明の目的を完全に果たす。
、１０，１１からなる出力増幅回路は利得の高いブッシ
ュ・ブル動作をするのでその出力０ｕｔには、電源電圧
の約１１２の直流バイアスレベルに、大きく増幅された
発振交流波形が重畳されて出力される。出力端子０ｕｔ
は集積回路中で相補接続絶縁ゲート型トランジスタのゲ
ート入力となるからその出力端子に寄生する容量は小さ
く、この発振出力は電源電圧までのスイングとなり、相
補型回路との論理レベルの整合は完全にとれる。この様
な本発明ではＣ，Ａ，Ｂ全回路がそれぞれの閾値近くて
動作するため消費電流は少なく、更に相補型回路との論
理レベルの整合性が完全にとれるため安定てあり、その
上バイアス回路出力が電源電圧に対して一定であるので
、Ｃ，Ａ，Ｂ全回路の電流バイアスは一定であり回路に
電源電圧依存性が出ないため電源電圧の高低にかかわら
す一様な発振特性か得られ結果として発振開始電圧が低
く、本発明の目的を完全に果たす。
更に本発明は次のように構成しても目的を果たすことが
できる。
できる。
即ち出力増幅回路Ｂ（７）Ｐチャネル絶縁ゲート型電界
効果トランジスタの入力を主発振回路Ａ（７）Ｐチャネ
ル絶縁ゲート型電界効果トランジスタのドレインからと
るようにすることでありそれを第３図に示す。
効果トランジスタの入力を主発振回路Ａ（７）Ｐチャネ
ル絶縁ゲート型電界効果トランジスタのドレインからと
るようにすることでありそれを第３図に示す。
第３図は基本的には第２図と同じであるので第２図と同
じ符号を使う。ただ出力増幅回路Ｂの１１のゲート入力
が主発振回路Ａの７のゲートでなくドレインからとつて
いることである。次に具体的回路上のみの問題として第
２図を第４図の如く構成することができる。第４図は基
本的には第２図と同じであるので第２図と同じ符号を使
う。ただ水晶振動子Ｘからの信号が容量Ｃｔを介して主
発振回路のＰチャネル絶縁ゲート型電界効果トランジス
タのゲートに入力され、ＣＯがＸＩ：ニ．Ｃｔとの共通
接続点と電源間に接続されていることである。その利点
は、Ｃｔ，ｃＮ″は集積回路内にモノリシックに形成さ
れるので水晶振動子との接続点１が集積回路外において
高湿の状態となつてもＩ点には何らトランジスタのゲー
トが接続されていないのでリークによるバイアス点の変
動が起こらず安定な発振が持続されることにある。第２
図、第３図、第４図においてはＣＮ（Ｃｔ）他にＣＣ，
ＣＤも集積回路内にモノリシックに形成することが可能
であり、第４図において、ＣＯはＰチャネル絶縁ゲスト
型電界効果トランジスタのゲートと電源間に接続しても
良い。
じ符号を使う。ただ出力増幅回路Ｂの１１のゲート入力
が主発振回路Ａの７のゲートでなくドレインからとつて
いることである。次に具体的回路上のみの問題として第
２図を第４図の如く構成することができる。第４図は基
本的には第２図と同じであるので第２図と同じ符号を使
う。ただ水晶振動子Ｘからの信号が容量Ｃｔを介して主
発振回路のＰチャネル絶縁ゲート型電界効果トランジス
タのゲートに入力され、ＣＯがＸＩ：ニ．Ｃｔとの共通
接続点と電源間に接続されていることである。その利点
は、Ｃｔ，ｃＮ″は集積回路内にモノリシックに形成さ
れるので水晶振動子との接続点１が集積回路外において
高湿の状態となつてもＩ点には何らトランジスタのゲー
トが接続されていないのでリークによるバイアス点の変
動が起こらず安定な発振が持続されることにある。第２
図、第３図、第４図においてはＣＮ（Ｃｔ）他にＣＣ，
ＣＤも集積回路内にモノリシックに形成することが可能
であり、第４図において、ＣＯはＰチャネル絶縁ゲスト
型電界効果トランジスタのゲートと電源間に接続しても
良い。
本発明の発振回路の具体例としては第２図を第４図に変
換した形式を、第３図にも適用すること゛は可能であり
、更に第２，３，４図における具体例においてトランジ
スタの導電形式を全く逆にできることは自明である。
換した形式を、第３図にも適用すること゛は可能であり
、更に第２，３，４図における具体例においてトランジ
スタの導電形式を全く逆にできることは自明である。
以上のように、本発明によれば、主発振回路Ａ１出力増
幅回路Ｂ１及びバイアス回路Ｃがそれぞれ閾値近くて動
作するため、極めて消費電力の少ない発振回路が得られ
る。
幅回路Ｂ１及びバイアス回路Ｃがそれぞれ閾値近くて動
作するため、極めて消費電力の少ない発振回路が得られ
る。
第１図は従来の発振回路、第２図、第３図、第４図は本
発明の発振回路。
発明の発振回路。
Claims (1)
- 【特許請求の範囲】 １ バイアス回路、主発振回路、出力増幅回路から構成
され、バイアス回路は低抗体により電流がバイアスされ
るゲート・ドレインの共通接続された第１の極性のトラ
ンジスタから成り、その第１の極性のトランジスタのゲ
ート電位は主発振回路の第１の極性のトランジスタのゲ
ート電位となるとともに出力増幅回路の第１の極性のト
ランジスタのゲート直流バイアス電位となり、更に主発
振回路の第１の極性のトランジスタに直列接続される第
２の極性のトランジスタのゲート電位は出力増幅回路の
第１の極性のトランジスタに直列接続される第２の極性
のトランジスタのゲート電位となるとともに、その発振
回路の第２の極性のトランジスタのゲート電位の交流成
分は出力増幅回路の第１の極性のトランジスタのゲート
直流バイアス電位に重畳され、主発振器の第１の極性の
トランジスタと第２の極性のトランジスタとの接続点と
、上記第２の極性のトランジスタのゲートとの間に水晶
振動子を接続したことを特徴とする発振回路。 ２ バイアス回路、主発振回路、出力増幅回路から構成
され、バイアス回路は低抗体により電流がバイアスされ
るゲート・ドレインの共通接続された第１の極性のトラ
ンジスタから成り、その第１の極性のトランジスタのゲ
ート電位は主発振回路の第１の極性のトランジスタのゲ
ート電位となるとともに出力増幅回路の第１の極性のト
ランジスタのゲート直流バイアス電位となり、更に主発
振回路の第１の極性のトランジスタに直列接続される第
２の極性のトランジスタのドレイン電位は出力増幅回路
の第１の極性のトランジスタに直列接続される第２の極
性のトランジスタのゲート電位となるとともに、その主
発振回路の第２の極性のトランジスタのドレイン電極の
交流成分は出力増幅回路の第１の極性のトランジスタの
ゲート直流バイアス電位に重畳され、主発振器の第１の
極性のトランジスタと第２の極性のトランジスタとの接
続点と、上記第２の極性のトランジスタのゲートとの間
に水晶振動子を接続したことを特徴とする発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8110578A JPS6056005B2 (ja) | 1978-07-04 | 1978-07-04 | 発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8110578A JPS6056005B2 (ja) | 1978-07-04 | 1978-07-04 | 発振回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS558160A JPS558160A (en) | 1980-01-21 |
| JPS6056005B2 true JPS6056005B2 (ja) | 1985-12-07 |
Family
ID=13737094
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8110578A Expired JPS6056005B2 (ja) | 1978-07-04 | 1978-07-04 | 発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6056005B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62146102U (ja) * | 1986-03-10 | 1987-09-16 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5948100A (ja) * | 1982-08-23 | 1984-03-19 | 横河電機株式会社 | 結晶缶の自動煎糖装置 |
| EP0574981B1 (en) * | 1992-06-15 | 1998-09-02 | Koninklijke Philips Electronics N.V. | Oscillator circuit having 50% duty cycle |
-
1978
- 1978-07-04 JP JP8110578A patent/JPS6056005B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62146102U (ja) * | 1986-03-10 | 1987-09-16 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS558160A (en) | 1980-01-21 |
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