JPS6213842B2 - - Google Patents
Info
- Publication number
- JPS6213842B2 JPS6213842B2 JP54111716A JP11171679A JPS6213842B2 JP S6213842 B2 JPS6213842 B2 JP S6213842B2 JP 54111716 A JP54111716 A JP 54111716A JP 11171679 A JP11171679 A JP 11171679A JP S6213842 B2 JPS6213842 B2 JP S6213842B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- circuit
- bias
- current
- series
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000003990 capacitor Substances 0.000 claims description 8
- 230000000295 complement effect Effects 0.000 description 19
- 238000010586 diagram Methods 0.000 description 12
- 230000008878 coupling Effects 0.000 description 5
- 238000010168 coupling process Methods 0.000 description 5
- 238000005859 coupling reaction Methods 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 4
- 238000005513 bias potential Methods 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 230000035515 penetration Effects 0.000 description 2
- 230000008901 benefit Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/30—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters
- H03F1/301—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters in MOSFET amplifiers
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/34—DC amplifiers in which all stages are DC-coupled
- H03F3/343—DC amplifiers in which all stages are DC-coupled with semiconductor devices only
- H03F3/345—DC amplifiers in which all stages are DC-coupled with semiconductor devices only with field-effect devices
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Oscillators With Electromechanical Resonators (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
本発明は製造マージンを大とすることができる
また安定な回路動作を実行させることができる低
消費電力化構造の増幅回路に関する。
また安定な回路動作を実行させることができる低
消費電力化構造の増幅回路に関する。
Pチヤンネル形でなる絶縁ゲート形電界効果ト
ランジスタ(以下第1のトランジスタという。)
とNチヤンネル形でなる絶縁ゲート形電界効果ト
ランジスタ(以下第2のトランジスタという。)
とを直列接続した構成を相補対トランジスタ回路
と呼んでいるが、これら回路は回路特性上低消費
電力特性を有するので、時計、電子式卓上計算機
など一次電池を使用する電子装置に多く採用され
ている。
ランジスタ(以下第1のトランジスタという。)
とNチヤンネル形でなる絶縁ゲート形電界効果ト
ランジスタ(以下第2のトランジスタという。)
とを直列接続した構成を相補対トランジスタ回路
と呼んでいるが、これら回路は回路特性上低消費
電力特性を有するので、時計、電子式卓上計算機
など一次電池を使用する電子装置に多く採用され
ている。
ところで、かかる相補対トランジスタ回路を増
幅回路として使用するにあつては、第1図に示す
様に第1の電源端子VDDと第2の電源端子VSSと
の間に第1のトランジスタ1と第2のトランジス
タ2とを直列接続し、それぞれ第1のトランジス
タ1と第2のトランジスタ2のゲート電極を共通
接続した構成がとられる。そして更にはそれら相
補対トランジスタ回路3の入出力間へ帰還抵抗4
を接続した構成がとられる。しかしながら、これ
ら相補対トランジスタ回路3にあつては、第1の
トランジスタ1と第2のトランジスタ2とが同時
に導通する過渡期間をもつので、カツプリングコ
ンデンサCを介して入力されるおよそ電源電圧の
1/2程度のバイアス点を中心とする交流入力信号Vi o が、小振幅信号であつたりすると、第1のトラ
ンジスタ1と第2のトランジスタ2とが同時に導
通することとなり、第1の電源VSSより第2の電
源VDDへ貫通電流を常時流してしまうという欠点
を有する。
幅回路として使用するにあつては、第1図に示す
様に第1の電源端子VDDと第2の電源端子VSSと
の間に第1のトランジスタ1と第2のトランジス
タ2とを直列接続し、それぞれ第1のトランジス
タ1と第2のトランジスタ2のゲート電極を共通
接続した構成がとられる。そして更にはそれら相
補対トランジスタ回路3の入出力間へ帰還抵抗4
を接続した構成がとられる。しかしながら、これ
ら相補対トランジスタ回路3にあつては、第1の
トランジスタ1と第2のトランジスタ2とが同時
に導通する過渡期間をもつので、カツプリングコ
ンデンサCを介して入力されるおよそ電源電圧の
1/2程度のバイアス点を中心とする交流入力信号Vi o が、小振幅信号であつたりすると、第1のトラ
ンジスタ1と第2のトランジスタ2とが同時に導
通することとなり、第1の電源VSSより第2の電
源VDDへ貫通電流を常時流してしまうという欠点
を有する。
すなわち、第1図に示す増幅回路にあつては、
その回路動作は、第3図に示すごときIDD−VGS
特性を有するが、その回路構造が共通ゲート電極
であることからその直流バイアス点aは1/2(VDD −VSS)として、1つであり、入力信号Vioが、
バイアス点aを中心として交番する場合、第1の
トランジスタ1と第2のトランジスタ2とが導通
する過渡期間(以下、貫通領域という。)Aにあ
つてはそれぞれのトランジスタ1,2の電流特性
が重なり合うので貫通電流を流してしまつてい
た。つまり、第1図に示される増幅回路における
出力振幅は、例えば時間tにおける第2トランジ
スタ2の理想的な出力振幅はIxであるが、貫通時
間にあつては、第1のトランジスタ1がIx1の振
幅で導通するので、出力には、Ix2=Ix−Ix1の振
幅出力しか出力できない。したがつて増幅回路に
おける出力は、明らかに両トランジスタ1,2が
有する動作出力の差による出力であり、貫通領域
を抜き出ない小振幅の入力信号にあつては、常
時、貫通電流を流すこととなり、消費電流を多大
なものとしてしまつていた。
その回路動作は、第3図に示すごときIDD−VGS
特性を有するが、その回路構造が共通ゲート電極
であることからその直流バイアス点aは1/2(VDD −VSS)として、1つであり、入力信号Vioが、
バイアス点aを中心として交番する場合、第1の
トランジスタ1と第2のトランジスタ2とが導通
する過渡期間(以下、貫通領域という。)Aにあ
つてはそれぞれのトランジスタ1,2の電流特性
が重なり合うので貫通電流を流してしまつてい
た。つまり、第1図に示される増幅回路における
出力振幅は、例えば時間tにおける第2トランジ
スタ2の理想的な出力振幅はIxであるが、貫通時
間にあつては、第1のトランジスタ1がIx1の振
幅で導通するので、出力には、Ix2=Ix−Ix1の振
幅出力しか出力できない。したがつて増幅回路に
おける出力は、明らかに両トランジスタ1,2が
有する動作出力の差による出力であり、貫通領域
を抜き出ない小振幅の入力信号にあつては、常
時、貫通電流を流すこととなり、消費電流を多大
なものとしてしまつていた。
また、これら増幅回路3にあつては、出力端子
に帰還抵抗4を接続しているので、これら帰還抵
抗4がもつ浮遊容量は出力容量に加算されること
となり、これら浮遊容量による充放電々流によつ
てもむだな消費電流を費やしてしまつていた。
に帰還抵抗4を接続しているので、これら帰還抵
抗4がもつ浮遊容量は出力容量に加算されること
となり、これら浮遊容量による充放電々流によつ
てもむだな消費電流を費やしてしまつていた。
そこで当業者にあつては、上記貫通電流の問
題、浮遊容量によるむだな消費電流の問題を防止
するため、第2図に示すごとき低消費電力化構造
の増幅回路5を提出して来た。
題、浮遊容量によるむだな消費電流の問題を防止
するため、第2図に示すごとき低消費電力化構造
の増幅回路5を提出して来た。
第2図に示す増幅回路5は、第1の電源VDDと
第2の電源VSSとの間に第1図と同様に第1のト
ランジスタ1と第2のトランジスタ2とを直列接
続して相補対トランジスタ回路6を形成している
が、これらにあつては、それぞれ、第1のトラン
ジスタ1、第2のトランジスタ2のゲート電極は
共通接続されていない。これらトランジスタ回路
6にあつては、それぞれ第1、第2トランジスタ
1,2には、独立に第1、第2のバイアス回路
7,8が接続されている。尚、一般にこれら第1
のバイアス回路7は、第1の電源VDDと第2の電
源VSSとの間に第1のトランジスタ9と第2のト
ランジスタ10とを直列接続した構成と、これら
第1のトランジスタ9のゲート電極、並びにこの
第1のトランジスタ9と第2のトランジスタ10
との接続点11とを、相補対トランジスタ回路6
を構成する第1のトランジスタ1のゲート電極に
接続している。また、これら第1のバイアス回路
7を構成する第2のトランジスタ10のゲート電
極は、第1の電源VDDに接続している。上記第2
のバイアス回路8は、第1の電源VDDと第2の電
源VSSとの間に第1のトランジスタ12と第2の
トランジスタ13とを直列接続した構成を有し、
これら第2のバイアス回路8を構成する第1のト
ランジスタ12のゲート電極は、相補対トランジ
スタ回路6を構成する第1のトランジスタ1のゲ
ート電極に接続されている。また、これら第2の
バイアス回路8を構成する第2のトランジスタ1
3のゲート電極、並びに第1のトランジスタ12
と第2のトランジスタ13との共通接続点14
は、上記相補対トランジスタ回路6を構成する第
2トランジスタ2のゲート電極に接続される。ま
た、これら増幅回路5にあつては、相補対トラン
ジスタ回路6を構成する第1、第2のトランジス
タ1,2のゲートには入力端子15より入力され
る交流信号がカツプリングコンデンサC1,C2を
介して入力され、第1のトランジスタ1と第2の
トランジスタ2との共通接続点15aよりは出力
15bが取り出される。
第2の電源VSSとの間に第1図と同様に第1のト
ランジスタ1と第2のトランジスタ2とを直列接
続して相補対トランジスタ回路6を形成している
が、これらにあつては、それぞれ、第1のトラン
ジスタ1、第2のトランジスタ2のゲート電極は
共通接続されていない。これらトランジスタ回路
6にあつては、それぞれ第1、第2トランジスタ
1,2には、独立に第1、第2のバイアス回路
7,8が接続されている。尚、一般にこれら第1
のバイアス回路7は、第1の電源VDDと第2の電
源VSSとの間に第1のトランジスタ9と第2のト
ランジスタ10とを直列接続した構成と、これら
第1のトランジスタ9のゲート電極、並びにこの
第1のトランジスタ9と第2のトランジスタ10
との接続点11とを、相補対トランジスタ回路6
を構成する第1のトランジスタ1のゲート電極に
接続している。また、これら第1のバイアス回路
7を構成する第2のトランジスタ10のゲート電
極は、第1の電源VDDに接続している。上記第2
のバイアス回路8は、第1の電源VDDと第2の電
源VSSとの間に第1のトランジスタ12と第2の
トランジスタ13とを直列接続した構成を有し、
これら第2のバイアス回路8を構成する第1のト
ランジスタ12のゲート電極は、相補対トランジ
スタ回路6を構成する第1のトランジスタ1のゲ
ート電極に接続されている。また、これら第2の
バイアス回路8を構成する第2のトランジスタ1
3のゲート電極、並びに第1のトランジスタ12
と第2のトランジスタ13との共通接続点14
は、上記相補対トランジスタ回路6を構成する第
2トランジスタ2のゲート電極に接続される。ま
た、これら増幅回路5にあつては、相補対トラン
ジスタ回路6を構成する第1、第2のトランジス
タ1,2のゲートには入力端子15より入力され
る交流信号がカツプリングコンデンサC1,C2を
介して入力され、第1のトランジスタ1と第2の
トランジスタ2との共通接続点15aよりは出力
15bが取り出される。
しかして、これら増幅回路5による動作は第3
図に示す通りである。
図に示す通りである。
第3図に示されるIDD−VGS特性図は、第2図
に示した相補対トランジスタ回路6の特性図であ
つて、その特性は、第1図に示した回路特性にす
べて一致する。しかしながら、第2図に示す回路
6にあつては、これら相補対トランジスタ回路6
を構成する第1、第2のトランジスタ1,2に対
してそれぞれ独立に第1、第2のバイアス回路
7,8を有するので、上記第1、第2のトランジ
スタ1,2に対して独立にバイアス点b,cを設
定することができ、第1図に示した増幅回路のご
とき、入力信号Vioによる貫通電流は、完全に防
止することができる。
に示した相補対トランジスタ回路6の特性図であ
つて、その特性は、第1図に示した回路特性にす
べて一致する。しかしながら、第2図に示す回路
6にあつては、これら相補対トランジスタ回路6
を構成する第1、第2のトランジスタ1,2に対
してそれぞれ独立に第1、第2のバイアス回路
7,8を有するので、上記第1、第2のトランジ
スタ1,2に対して独立にバイアス点b,cを設
定することができ、第1図に示した増幅回路のご
とき、入力信号Vioによる貫通電流は、完全に防
止することができる。
すなわち、一般に、第1のトランジスタ1のI
DD−VGS特性と、第2のトランジスタ2のIDD−
VGS特性とは、これらを第1の電源VDDと第2の
電源VSSとの間に直列接続する関係上、第3図に
示すごとき特性曲線の重なりによる貫通領域Aの
形成は、回路構成上いたしかたのないところであ
るが、相補対トランジスタ回路6がもつ、最大の
特徴は、入力信号Vioをプツシユプルに動作させ
ることである。したがつて、これら回路6にあつ
て入力信号Vioは、バイアス回路7,8を用いる
ことにより、貫通領域A以外の場所でもつて、入
力(交流)信号Vioの負の半周期により第1のト
ランジスタ1を動作させるようにし、また正の半
周期で第2のトランジスタ2が動作するようにそ
れぞれバイアス点a,bを設定したものなので、
第1図に示した増幅回路3のごとき、交流信号V
ioによる第1のトランジスタ1と第2のトランジ
スタ2との間において形成される導通期間はなく
なる。
DD−VGS特性と、第2のトランジスタ2のIDD−
VGS特性とは、これらを第1の電源VDDと第2の
電源VSSとの間に直列接続する関係上、第3図に
示すごとき特性曲線の重なりによる貫通領域Aの
形成は、回路構成上いたしかたのないところであ
るが、相補対トランジスタ回路6がもつ、最大の
特徴は、入力信号Vioをプツシユプルに動作させ
ることである。したがつて、これら回路6にあつ
て入力信号Vioは、バイアス回路7,8を用いる
ことにより、貫通領域A以外の場所でもつて、入
力(交流)信号Vioの負の半周期により第1のト
ランジスタ1を動作させるようにし、また正の半
周期で第2のトランジスタ2が動作するようにそ
れぞれバイアス点a,bを設定したものなので、
第1図に示した増幅回路3のごとき、交流信号V
ioによる第1のトランジスタ1と第2のトランジ
スタ2との間において形成される導通期間はなく
なる。
したがつて、第2図に示す増幅回路5によれ
ば、相補対トランジスタ回路6において生じてい
た貫通電流の問題を除去することができるし、回
路構成上、帰還抵抗を形成する必要もないので、
抵抗により形成される浮遊容量によるむだな消費
電流をもなくすことができる。
ば、相補対トランジスタ回路6において生じてい
た貫通電流の問題を除去することができるし、回
路構成上、帰還抵抗を形成する必要もないので、
抵抗により形成される浮遊容量によるむだな消費
電流をもなくすことができる。
しかしながら、これら第2図に示す回路にあつ
ては更に回路構成上、正常動作しない欠点、集積
回路化しにくい欠点を有してしまつていた。
ては更に回路構成上、正常動作しない欠点、集積
回路化しにくい欠点を有してしまつていた。
すなわち、第2図に示す回路において、第1の
バイアス回路7、第2のバイアス回路8は、その
回路構成が第1のバイアス回路7に対して第2の
バイアス回路8がミラー回路として働く様に第1
のバイアス回路7と第2のバイアス回路8とを導
線16をもつて接続する構成を有するが、上記導
線16には交流信号Vioが印加されるので、飽和
領域で導通しているトランジスタ12のゲート電
圧は常時可変することとなり、それらにより第2
のバイアス回路8に流れる微少電流Ibは少なか
らずも可変化されてしまつていた。一方、トラン
ジスタ13はそのゲート電極を導線17へ接続し
て自己バイアスを行う形態がとられるが、導線1
7には交流信号Vioが印加されるので、このトラ
ンジスタ13も少なからずも第2のバイアス回路
8に流れる微少電流Ibを可変化させてしまつて
いた。したがつて、結局の所、トランジスタ12
及びトランジスタ13による可変化電流(結果的
にはIbとして流れる。)は互いに相殺することと
なり、トランジスタ2のゲート電極には所望の入
力波形を印加することができなくなつてしまつて
いた。
バイアス回路7、第2のバイアス回路8は、その
回路構成が第1のバイアス回路7に対して第2の
バイアス回路8がミラー回路として働く様に第1
のバイアス回路7と第2のバイアス回路8とを導
線16をもつて接続する構成を有するが、上記導
線16には交流信号Vioが印加されるので、飽和
領域で導通しているトランジスタ12のゲート電
圧は常時可変することとなり、それらにより第2
のバイアス回路8に流れる微少電流Ibは少なか
らずも可変化されてしまつていた。一方、トラン
ジスタ13はそのゲート電極を導線17へ接続し
て自己バイアスを行う形態がとられるが、導線1
7には交流信号Vioが印加されるので、このトラ
ンジスタ13も少なからずも第2のバイアス回路
8に流れる微少電流Ibを可変化させてしまつて
いた。したがつて、結局の所、トランジスタ12
及びトランジスタ13による可変化電流(結果的
にはIbとして流れる。)は互いに相殺することと
なり、トランジスタ2のゲート電極には所望の入
力波形を印加することができなくなつてしまつて
いた。
尚、第1のバイアス回路7にあつては、トラン
ジスタ9はトランジスタ12と同様に、飽和領域
にて動作され、ゲート電極には交流信号Vioが印
加されるが、微小電流Iaはそれ程、可変化され
ない。それら理由は、そのゲート電極を第1の電
源VDDに接続せるトランジスタ10の抵抗が大に
して形成されるからである。しかしながら、これ
ら第1のバイアス回路7にあつては、微少電流I
aが電源電圧VDDの変化に影響されるという致命
的な欠点を有する。
ジスタ9はトランジスタ12と同様に、飽和領域
にて動作され、ゲート電極には交流信号Vioが印
加されるが、微小電流Iaはそれ程、可変化され
ない。それら理由は、そのゲート電極を第1の電
源VDDに接続せるトランジスタ10の抵抗が大に
して形成されるからである。しかしながら、これ
ら第1のバイアス回路7にあつては、微少電流I
aが電源電圧VDDの変化に影響されるという致命
的な欠点を有する。
すなわち、これら回路構成にあつては、トラン
ジスタ10のゲート電極を直接電源VDDに接続し
ているので、電源電圧が可変化してしまつてはそ
の電流Iaを安定とすることはできない。
ジスタ10のゲート電極を直接電源VDDに接続し
ているので、電源電圧が可変化してしまつてはそ
の電流Iaを安定とすることはできない。
しかも、これらトランジスタ10の形成にあつ
ては、製造工程上、必ずバラツキが生じるので、
電流Iaの決定には任意の電流マージンを設定し
なければならず、これらを怠たると所望のバイア
ス電圧を形成することができなくなり、トランジ
スタ1,2に、不所望な貫通電流を流してしま
う。したがつて、これら回路をもつては、微少電
流Iaの形成は難かしくカツプリングコンデンサ
C1,C2、及びバイアス回路7,8に流れる電流
Ia,Ibにより決定される抵抗R1,R2とで決まる
時定数τ1,τ2は、抵抗R1,R2の値を大とす
ることができず、立ち上がり特性を大とするには
限界があつた。尚、上記時定数τ1,τ2は、そ
の値を大きく選べれば入力信号Vioの立ち上がり
がよくなるので、増幅出力も十分に振れてくる。
ては、製造工程上、必ずバラツキが生じるので、
電流Iaの決定には任意の電流マージンを設定し
なければならず、これらを怠たると所望のバイア
ス電圧を形成することができなくなり、トランジ
スタ1,2に、不所望な貫通電流を流してしま
う。したがつて、これら回路をもつては、微少電
流Iaの形成は難かしくカツプリングコンデンサ
C1,C2、及びバイアス回路7,8に流れる電流
Ia,Ibにより決定される抵抗R1,R2とで決まる
時定数τ1,τ2は、抵抗R1,R2の値を大とす
ることができず、立ち上がり特性を大とするには
限界があつた。尚、上記時定数τ1,τ2は、そ
の値を大きく選べれば入力信号Vioの立ち上がり
がよくなるので、増幅出力も十分に振れてくる。
本発明は上記欠点に鑑みて考え出された改良化
された増幅回路に関するものであり、第1の目的
とするところは入力信号に影響されないバイアス
電圧を供給することができるバイアス回路を提供
するものである。
された増幅回路に関するものであり、第1の目的
とするところは入力信号に影響されないバイアス
電圧を供給することができるバイアス回路を提供
するものである。
また、その第2の目的とするところは、電源電
圧の変動に影響されないバイアス回路を有する増
幅回路を提供するものである。
圧の変動に影響されないバイアス回路を有する増
幅回路を提供するものである。
また、その第3の目的とするところは製造マー
ジンに影響されないバイアス回路を有する増幅回
路を提供するものである。
ジンに影響されないバイアス回路を有する増幅回
路を提供するものである。
また、その第4の目的とするところは、レベル
シフター機能を有する増幅回路を提供するもので
ある。
シフター機能を有する増幅回路を提供するもので
ある。
本発明によればその基本的構成として、第1の
電源と第2の電源との間に接続された相補対形の
出力トランジスタ回路と、この出力回路を構成す
る第1、第2のトランジスタのゲート電極に接続
された定電流回路と相俟つてミラー回路を構成す
る第1、第2のバイアス回路とを有するが、これ
ら詳細については第4図、第5図、第6図に説明
される回路図、特性図を参酌すれば明確化する。
電源と第2の電源との間に接続された相補対形の
出力トランジスタ回路と、この出力回路を構成す
る第1、第2のトランジスタのゲート電極に接続
された定電流回路と相俟つてミラー回路を構成す
る第1、第2のバイアス回路とを有するが、これ
ら詳細については第4図、第5図、第6図に説明
される回路図、特性図を参酌すれば明確化する。
第4図に従えば、本発明一実施例回路が示され
るが、図によれば、第1の電源VDDと第2の電源
VSSとの間にはそれぞれゲート電極をコンデンサ
C3,C4を介して入力18へ接続した第1のトラ
ンジスタ、第2のトランジスタにより構成される
相補対の第1、第2のトランジスタ19,20が
形成される。また、これらにあつては、第1の電
源VDDと第2の電源VSSとの間に定電流回路21
を有し、これら定電流回路21は、相補対形のト
ランジスタ回路をもつて形成される第1の直列回
路24と、相補対形のトランジスタ回路をもつて
形成される第2の直列回路27とで形成される。
また、これら第1の直列回路24と第2の直列回
路27とはミラー回路接続がなされる。ここで第
1の直列回路24を形成する第7のトランジスタ
22のゲート電極は第2の電源VSSに接続され、
第8のトランジスタ23のゲート電極はこのトラ
ンジスタ23のドレインに接続される。また第2
の直列回路27を形成する第9のトランジスタ2
5のゲート電極はこのトランジスタ25のドレイ
ンに接続され、第10のトランジスタ26のゲート
電極は上記第8トランジスタ23のドレインに接
続される。また、本発明にあつては、定電流回路
21を構成する第1の直列回路24と相俟つてミ
ラー回路を構成し、そのバイアス電圧を第1のト
ランジスタ19のゲート電極へ印加する相補対形
構成の第1のバイアス回路28を有する。この第
1のバイアス回路28はそのゲート電極を自己の
ドレイン、並びに第1のトランジスタ19のゲー
ト電極へ接続した第3のトランジスタ29と、そ
のゲート電極を第8トランジスタ23のドレイン
へ接続した第4のトランジスタ30を有する。ま
た、本発明にあつては、定電流回路21を構成す
る第2の直列回路27と相俟つてミラー回路を構
成しそのバイアス電圧を第2のトランジスタ20
のゲート電極へ印加する第2のバイアス回路31
を有する。このバイアス回路31はそのゲート電
極を第9のトランジスタ25のドレインに接続し
た第5のトランジスタ32とそのゲート電極を自
己のドレイン、及び第2のトランジスタ20のゲ
ート電極へ接続せる第6のトランジスタ33を有
する。
るが、図によれば、第1の電源VDDと第2の電源
VSSとの間にはそれぞれゲート電極をコンデンサ
C3,C4を介して入力18へ接続した第1のトラ
ンジスタ、第2のトランジスタにより構成される
相補対の第1、第2のトランジスタ19,20が
形成される。また、これらにあつては、第1の電
源VDDと第2の電源VSSとの間に定電流回路21
を有し、これら定電流回路21は、相補対形のト
ランジスタ回路をもつて形成される第1の直列回
路24と、相補対形のトランジスタ回路をもつて
形成される第2の直列回路27とで形成される。
また、これら第1の直列回路24と第2の直列回
路27とはミラー回路接続がなされる。ここで第
1の直列回路24を形成する第7のトランジスタ
22のゲート電極は第2の電源VSSに接続され、
第8のトランジスタ23のゲート電極はこのトラ
ンジスタ23のドレインに接続される。また第2
の直列回路27を形成する第9のトランジスタ2
5のゲート電極はこのトランジスタ25のドレイ
ンに接続され、第10のトランジスタ26のゲート
電極は上記第8トランジスタ23のドレインに接
続される。また、本発明にあつては、定電流回路
21を構成する第1の直列回路24と相俟つてミ
ラー回路を構成し、そのバイアス電圧を第1のト
ランジスタ19のゲート電極へ印加する相補対形
構成の第1のバイアス回路28を有する。この第
1のバイアス回路28はそのゲート電極を自己の
ドレイン、並びに第1のトランジスタ19のゲー
ト電極へ接続した第3のトランジスタ29と、そ
のゲート電極を第8トランジスタ23のドレイン
へ接続した第4のトランジスタ30を有する。ま
た、本発明にあつては、定電流回路21を構成す
る第2の直列回路27と相俟つてミラー回路を構
成しそのバイアス電圧を第2のトランジスタ20
のゲート電極へ印加する第2のバイアス回路31
を有する。このバイアス回路31はそのゲート電
極を第9のトランジスタ25のドレインに接続し
た第5のトランジスタ32とそのゲート電極を自
己のドレイン、及び第2のトランジスタ20のゲ
ート電極へ接続せる第6のトランジスタ33を有
する。
しかして、第4図に示す増幅回路34によれ
ば、電源スイツチ(図示しない。)をオンする
と、第1、第2のトランジスタ19,20の直流
バイアス点は、まず定電流回路21が動作するこ
とで決定される。すなわち、第7のトランジスタ
22に微小電流I1が流れれば、これによつて、第
8のトランジスタ23、および第10のトランジス
タ26によつて構成されるミラー回路により、第
2の直列回路27には、第8のトランジスタ23
と第10のトランジスタ26とが有するチヤンネル
幅/チヤンネル長(W/L)の比によつて決定さ
れる微少電流I2が流れる。同様に第1のバイアス
回路28には第8のトランジスタ23と第4のト
ランジスタ30が有するW/Lの比により決定さ
れる微少電流I4が流れ、第2のバイアス回路31
には第9のトランジスタ25と第5のトランジス
タ32が有するW/Lの比により決定される微少
電流I3が流れる。したがつて、これら微少電流
I3,I4によれば、第6のトランジスタ33、並び
に第3のトランジスタ29のゲート電位が定ま
り、これに従つてそれぞれ、第1のバイアス回路
28にあつては、そのバイアス出力をβ点におい
てVDD−|Vthp|とすることができ、第2のバ
イアス回路31にあつては、そのバイアス出力を
α点においてVthNとすることができる。但し、
Vthpは、第3トランジスタ29の閾値電圧、Vth
Nは第6のトランジスタ33の閾値電圧である。
よつて、第5図Cに示すごとき正弦波信号νを入
力端子18に印加すると、β点にはVDD−|Vth
p|を中心として第5図Bのごとき入力信号νβ
が乗り、να点にもVthNを中心として第5図B
のごとき入力信号ναを乗せることができる。し
たがつて、出力端子18aには、第5図Aに示す
ごとく、時刻Oからt1の区間にあつて、第1のト
ランジスタ19のゲート電位はVDD−|Vthp|
よりも高いので第1のトランジスタ19は非導通
状態となり、一方、第2のトランジスタ20のゲ
ート電位はVthNよりも高いので、導通状態とな
つて出力電位はVSSレベルとなり、また時刻t1か
らt2の区間にあつては、第1のトランジスタ19
は導通状態となり、第2のトランジスタ20は非
導通状態となつて、出力電位はVDDレベルとな
る。以下同様にサイクルが続けられるが、これら
増幅回路34にあつては第2図、第3図で説明し
たように第1、第2のバイアス回路28,31を
もつて第1、第2のトランジスタ19,20のバ
イアス点を独立にして設定したものなので、貫通
領域はもたず、入力信号の振幅がいかに小であろ
うとも貫通電流は流れない。
ば、電源スイツチ(図示しない。)をオンする
と、第1、第2のトランジスタ19,20の直流
バイアス点は、まず定電流回路21が動作するこ
とで決定される。すなわち、第7のトランジスタ
22に微小電流I1が流れれば、これによつて、第
8のトランジスタ23、および第10のトランジス
タ26によつて構成されるミラー回路により、第
2の直列回路27には、第8のトランジスタ23
と第10のトランジスタ26とが有するチヤンネル
幅/チヤンネル長(W/L)の比によつて決定さ
れる微少電流I2が流れる。同様に第1のバイアス
回路28には第8のトランジスタ23と第4のト
ランジスタ30が有するW/Lの比により決定さ
れる微少電流I4が流れ、第2のバイアス回路31
には第9のトランジスタ25と第5のトランジス
タ32が有するW/Lの比により決定される微少
電流I3が流れる。したがつて、これら微少電流
I3,I4によれば、第6のトランジスタ33、並び
に第3のトランジスタ29のゲート電位が定ま
り、これに従つてそれぞれ、第1のバイアス回路
28にあつては、そのバイアス出力をβ点におい
てVDD−|Vthp|とすることができ、第2のバ
イアス回路31にあつては、そのバイアス出力を
α点においてVthNとすることができる。但し、
Vthpは、第3トランジスタ29の閾値電圧、Vth
Nは第6のトランジスタ33の閾値電圧である。
よつて、第5図Cに示すごとき正弦波信号νを入
力端子18に印加すると、β点にはVDD−|Vth
p|を中心として第5図Bのごとき入力信号νβ
が乗り、να点にもVthNを中心として第5図B
のごとき入力信号ναを乗せることができる。し
たがつて、出力端子18aには、第5図Aに示す
ごとく、時刻Oからt1の区間にあつて、第1のト
ランジスタ19のゲート電位はVDD−|Vthp|
よりも高いので第1のトランジスタ19は非導通
状態となり、一方、第2のトランジスタ20のゲ
ート電位はVthNよりも高いので、導通状態とな
つて出力電位はVSSレベルとなり、また時刻t1か
らt2の区間にあつては、第1のトランジスタ19
は導通状態となり、第2のトランジスタ20は非
導通状態となつて、出力電位はVDDレベルとな
る。以下同様にサイクルが続けられるが、これら
増幅回路34にあつては第2図、第3図で説明し
たように第1、第2のバイアス回路28,31を
もつて第1、第2のトランジスタ19,20のバ
イアス点を独立にして設定したものなので、貫通
領域はもたず、入力信号の振幅がいかに小であろ
うとも貫通電流は流れない。
したがつて、第4図に示す増幅回路34によれ
ば、従来からある共通電極構造の相補対トランジ
スタ回路に比して、帰還抵抗を除去できたこと、
貫通電流領域を除去することができ、更にはその
回路構成が、定電流回路と相俟つてミラー回路を
構成する独立した第1、第2のバイアス回路を有
するものなので、第1、第2のバイアス回路がお
互いに影響し合うようなことはなくなり、入力信
号の印加により、回路が動作しなくなるようなこ
とはなくなる。しかも、本発明にあつては、第
1、第2のバイアス回路は、それぞれ定電流回路
に対してミラー回路を構成するものなので、電源
電圧が変化してもそのバイアス電圧を変化させる
ようなことはない。また、第1、第2のバイアス
回路にあつては、それらを動作させる基準電位
は、定電流回路より供給するものなので、各部の
トランジスタは、製造マージンを考慮して製造す
る必要はなく、各部のトランジスタは、高抵抗に
して形成することができる。したがつて、本発明
にあつては時定数τ1,τ2を大なるものとする
ことができ、入力信号を鋭く立ち上がらせること
ができる。
ば、従来からある共通電極構造の相補対トランジ
スタ回路に比して、帰還抵抗を除去できたこと、
貫通電流領域を除去することができ、更にはその
回路構成が、定電流回路と相俟つてミラー回路を
構成する独立した第1、第2のバイアス回路を有
するものなので、第1、第2のバイアス回路がお
互いに影響し合うようなことはなくなり、入力信
号の印加により、回路が動作しなくなるようなこ
とはなくなる。しかも、本発明にあつては、第
1、第2のバイアス回路は、それぞれ定電流回路
に対してミラー回路を構成するものなので、電源
電圧が変化してもそのバイアス電圧を変化させる
ようなことはない。また、第1、第2のバイアス
回路にあつては、それらを動作させる基準電位
は、定電流回路より供給するものなので、各部の
トランジスタは、製造マージンを考慮して製造す
る必要はなく、各部のトランジスタは、高抵抗に
して形成することができる。したがつて、本発明
にあつては時定数τ1,τ2を大なるものとする
ことができ、入力信号を鋭く立ち上がらせること
ができる。
また、本発明を他の実施例により説明すれば、
第6図のごときのものとすることができる。尚、
第6図において、第4図に一致するものはすべて
同符号を符している。
第6図のごときのものとすることができる。尚、
第6図において、第4図に一致するものはすべて
同符号を符している。
第6図は、本発明を応用例と共に示したもの
で、その特徴とするところは、定電流回路そのも
のにある。
で、その特徴とするところは、定電流回路そのも
のにある。
すなわち、第6図に示す定電流回路は、第4図
において使用した定電流回路が、先に特願昭54−
76278でも示したように電源電圧の変動により、
その安定化電流を変動させてしまうので、変動の
原因となつている第7トランジスタ22のゲート
電極の接続位置を換えるとともに、その他の接続
も変動を防止できる理想的な形に接続換えしたも
のである。それら回路構成は、図に示した通りで
あり、その動作は上記出願に示した通りである。
において使用した定電流回路が、先に特願昭54−
76278でも示したように電源電圧の変動により、
その安定化電流を変動させてしまうので、変動の
原因となつている第7トランジスタ22のゲート
電極の接続位置を換えるとともに、その他の接続
も変動を防止できる理想的な形に接続換えしたも
のである。それら回路構成は、図に示した通りで
あり、その動作は上記出願に示した通りである。
尚、第6図において本発明増幅回路は水晶発振
回路出力を入力する構成となつているが、第6図
に示す回路は、個々からなる回路の組み合わせに
おいてその機能を最大限に発揮する。つまり、一
般に水晶発振回路にあつては、そのコルピツツ型
と言われる基本構成に数々からなる付加回路を接
続してそれらの機能をアツプしているが、第6図
に示す本発明応用回路例にあつては、本発明の出
現により、発振用増幅回路36に、貫通電流を防
止する電流源トランジスタ37を形成することが
できる。この電流源トランジスタ37を接続すれ
ば、トランジスタ36aにはバツクゲート電圧が
印加できるので、電圧源の変化にかかわらず、ト
ランジスタ36aの閾値電圧を安定化させること
ができるなどのメリツトを有するが、水晶発振回
路の出力38のレベルを低下させてしまうという
欠点を有する。しかしながら、その出力に本発明
増幅回路を接続すれば、そのレベルをVDD−VSS
レベルに変換することができるので、波形整形回
路39,40にあつては、シヤープな立ち上がり
でなるパルス波を形成することができる。
回路出力を入力する構成となつているが、第6図
に示す回路は、個々からなる回路の組み合わせに
おいてその機能を最大限に発揮する。つまり、一
般に水晶発振回路にあつては、そのコルピツツ型
と言われる基本構成に数々からなる付加回路を接
続してそれらの機能をアツプしているが、第6図
に示す本発明応用回路例にあつては、本発明の出
現により、発振用増幅回路36に、貫通電流を防
止する電流源トランジスタ37を形成することが
できる。この電流源トランジスタ37を接続すれ
ば、トランジスタ36aにはバツクゲート電圧が
印加できるので、電圧源の変化にかかわらず、ト
ランジスタ36aの閾値電圧を安定化させること
ができるなどのメリツトを有するが、水晶発振回
路の出力38のレベルを低下させてしまうという
欠点を有する。しかしながら、その出力に本発明
増幅回路を接続すれば、そのレベルをVDD−VSS
レベルに変換することができるので、波形整形回
路39,40にあつては、シヤープな立ち上がり
でなるパルス波を形成することができる。
以上、本発明によれば、幾多の効果を奏する増
幅回路を提供することができる。
幅回路を提供することができる。
尚、本発明は、ここに呈示した実施例のみなら
ず、「特許請求の範囲」の許す限りの範囲内にお
いて改変を加え得ることは明らかである。例え
ば、第4図に示した回路34を設計する場合、第
1、第2のトランジスタ19,20に流す電流値
の設定は出力18aを1/2(VDD−VSS)に接続し てトランジスタ19,20に流れる電流が等しく
なる様にそれらトランジスタ19,20のW/L
を設定するが、この時、I1,I2,I3,I4の値をI5に
比較して充分に小さく設定すれば不必要なバイア
ス電流による消費電力を押さえることができ、カ
ツプリングコンデンサC3,C4に蓄えられたチヤ
ージのリークを小さくすることができ、動作周波
数の下限を広げることができる。また、I3,I4の
電流値を極めて小さく設定すれば近似的にα点の
直流バイアス電位はNチヤンネル(第2のトラン
ジスタ)トランジスタの閾値電位とすることがで
きるし、β点の直流バイアス電位はPチヤンネル
(第1のトランジスタ)の閾値電位とすることが
できる。
ず、「特許請求の範囲」の許す限りの範囲内にお
いて改変を加え得ることは明らかである。例え
ば、第4図に示した回路34を設計する場合、第
1、第2のトランジスタ19,20に流す電流値
の設定は出力18aを1/2(VDD−VSS)に接続し てトランジスタ19,20に流れる電流が等しく
なる様にそれらトランジスタ19,20のW/L
を設定するが、この時、I1,I2,I3,I4の値をI5に
比較して充分に小さく設定すれば不必要なバイア
ス電流による消費電力を押さえることができ、カ
ツプリングコンデンサC3,C4に蓄えられたチヤ
ージのリークを小さくすることができ、動作周波
数の下限を広げることができる。また、I3,I4の
電流値を極めて小さく設定すれば近似的にα点の
直流バイアス電位はNチヤンネル(第2のトラン
ジスタ)トランジスタの閾値電位とすることがで
きるし、β点の直流バイアス電位はPチヤンネル
(第1のトランジスタ)の閾値電位とすることが
できる。
第1図は従来からある増幅回路図、第2図は従
来からある改良型の増幅回路図、第3図は第1
図、第2図を説明するに使用するIDD−VGS特性
図、第4図は本発明一実施例回路図、第5図A,
B,Cは、第4図回路各部の信号波形図、第6図
は本発明他の実施例を使用した応用回路図であ
る。 7,28……第1のバイアス回路、8,31…
…第2のバイアス回路、C,C1,C2,C3,C4…
…カツプリングコンデンサ、21……定電流回
路、24……第1の直列回路、27……第2の直
列回路、19……第1のトランジスタ、20……
第2のトランジスタ、29……第3のトランジス
タ、30……第4のトランジスタ、32……第5
のトランジスタ、33……第6のトランジスタ、
22……第7のトランジスタ、23……第8のト
ランジスタ、25……第9のトランジスタ、26
……第10のトランジスタ。
来からある改良型の増幅回路図、第3図は第1
図、第2図を説明するに使用するIDD−VGS特性
図、第4図は本発明一実施例回路図、第5図A,
B,Cは、第4図回路各部の信号波形図、第6図
は本発明他の実施例を使用した応用回路図であ
る。 7,28……第1のバイアス回路、8,31…
…第2のバイアス回路、C,C1,C2,C3,C4…
…カツプリングコンデンサ、21……定電流回
路、24……第1の直列回路、27……第2の直
列回路、19……第1のトランジスタ、20……
第2のトランジスタ、29……第3のトランジス
タ、30……第4のトランジスタ、32……第5
のトランジスタ、33……第6のトランジスタ、
22……第7のトランジスタ、23……第8のト
ランジスタ、25……第9のトランジスタ、26
……第10のトランジスタ。
Claims (1)
- 【特許請求の範囲】 1 第1電源と、 この第1電源と異なる電位の第2電源と、 前記第1、第2電源間に設けられ、互いに導電
型の異なる第1、第2トランジスタを直列接続し
た構成の第1定電流回路と、 前記第1、第2電源間に設けられ、前記第1ト
ランジスタと共にミラー回路を構成する第3トラ
ンジスタ及びこの第3トランジスタと導電型の異
なる第4トランジスタを直列接続した構成の第2
定電流回路と、 前記第1、第2電源間に設けられ、前記第1ト
ランジスタと共にミラー回路を構成する第5トラ
ンジスタ及びこの第5トランジスタと導電型の異
なる第6トランジスタを直列接続した構成の第3
定電流回路と、 前記第1、第2電源間に設けられ、前記第4ト
ランジスタと共にミラー回路を構成する第7トラ
ンジスタ及びこの第7トランジスタと導電型の異
なる第8トランジスタを直列接続した構成の第4
定電流回路と、 ソースが前記第1電源と接続し、ゲートが前記
第5、第6トランジスタの直列接続点及び前記第
6トランジスタのゲートと接続し、かつ前記ゲー
トに第1コンデンサを介して入力信号が加えられ
る第9トランジスタと、 ソースが前記第2電源と接続し、ゲートが前記
第7、第8トランジスタの直列接続点及び前記第
8トランジスタのゲートと接続し、ドレインが前
記第9トランジスタのドレインと接続し、かつ前
記ゲートに第2コンデンサを介して前記入力信号
が加えられ、前記ドレインから出力信号を取り出
し、かつ前記第9トランジスタと導電型の異なる
第10トランジスタと、 を有する増幅回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11171679A JPS5636206A (en) | 1979-09-03 | 1979-09-03 | Amplifying circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11171679A JPS5636206A (en) | 1979-09-03 | 1979-09-03 | Amplifying circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5636206A JPS5636206A (en) | 1981-04-09 |
JPS6213842B2 true JPS6213842B2 (ja) | 1987-03-30 |
Family
ID=14568342
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11171679A Granted JPS5636206A (en) | 1979-09-03 | 1979-09-03 | Amplifying circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5636206A (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4734036B2 (ja) * | 2005-05-31 | 2011-07-27 | 東芝マイクロエレクトロニクス株式会社 | 低消費電力回路 |
JP4573306B2 (ja) * | 2007-12-25 | 2010-11-04 | ルネサスエレクトロニクス株式会社 | 発振回路 |
-
1979
- 1979-09-03 JP JP11171679A patent/JPS5636206A/ja active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS5636206A (en) | 1981-04-09 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6759914B2 (en) | Oscillator circuit | |
US4283639A (en) | Device for producing two clock pulse trains from a periodic signal of any waveform | |
JPS5941609B2 (ja) | 相補mos回路装置 | |
JPS6213842B2 (ja) | ||
JPH0423447B2 (ja) | ||
US11223345B2 (en) | Low power input receiver using a Schmitt trigger circuit | |
JP2004021577A (ja) | 定電圧回路 | |
JPH0413305A (ja) | 遅延回路 | |
JPH08213893A (ja) | 半導体集積回路 | |
JPH04154216A (ja) | 半導体集積回路 | |
JP2647208B2 (ja) | A級プッシュプル出力回路 | |
TWI657249B (zh) | 電流感測電路 | |
KR830001559B1 (ko) | 상보형 mis증폭회로 | |
JPS6230524B2 (ja) | ||
KR0167228B1 (ko) | 파워 온 리셋트 회로 | |
EP0499645A1 (en) | Differential amplifying circuit of operational amplifier | |
JP2581851B2 (ja) | ヒューズ検出回路 | |
JP2524399B2 (ja) | 水晶発振回路 | |
JPS6056005B2 (ja) | 発振回路 | |
GB2313726A (en) | Voltage follower with improved power supply rejection | |
JPS5815968B2 (ja) | 発振回路 | |
JPH01106505A (ja) | 発振回路 | |
JPH0691430B2 (ja) | 電圧制御発振器 | |
JPH01160106A (ja) | 増幅器回路 | |
JPH07106871A (ja) | 演算増幅回路 |