JP4825429B2 - 半導体装置 - Google Patents

Description

本発明は一般に半導体装置に関し、詳しくは信号駆動能力を調整可能な出力回路を備えた半導体装置に関する。

半導体装置のチップ間の伝送速度を上げるために信号周波数を高くすると、伝送線において信号のオーバーシュート・アンダーシュート、リンギング、反射等が生じ、高速で確実なデータ転送の妨げとなる。これらの影響を削減するためには、半導体装置から信号を送出する信号駆動能力と伝送負荷とを適合させ、インピーダンスマッチングをとる必要がある。

しかし半導体装置の信号駆動能力に合わせるように伝送線を設計してシステムを構成することは困難である。半導体装置でシステムを構成する場合、その構成に応じて伝送線の負荷は異なってしまう。しかし高速で確実なデータ伝送を実現するためには、伝送線の負荷が小さい場合にはそれに応じて信号駆動能力を小さくし、伝送線の負荷が大きい場合にはそれに応じて信号駆動能力を大きくすることが必要である。従って、伝送負荷に応じて信号駆動能力を調整できる機能を半導体装置に設けることが好ましい。

半導体装置に信号駆動能力を調整する機能を設けた構成が、特許文献１乃至３に開示される。特許文献１では、出力バッファに出力電流制御回路としてセレクタを設け、外部から供給する制御信号により出力電流制御回路を制御して、出力電流をシステムに適応した値に調整する。特許文献２では、サイズが異なる複数のトランジスタを並列接続して出力バッファ回路を構成し、各トランジスタのオン／オフをコントロールすることで出力バッファ回路のインピーダンスを調整する。特許文献３では、出力バッファに含まれる第１および第２の電流駆動ユニットを、製造プロセスの後工程において選択的に動作状態もしくは非動作状態に設定し、出力バッファの電流駆動能力を調整する。
特開平５−２０６８２９号公報 特開２００２−１１１４７４号公報 特開２００２−３０００２３号公報

半導体装置においては、製造時のプロセス条件に応じて、その動作特性にバラツキが生じることは避けられない。その結果、半導体装置の信号駆動能力が、チップ間で２倍程度異なってしまう場合がある。この場合、半導体装置に信号駆動能力の調整機能が設けられているとしても、その機能が有効に働かないという問題がある。

例えば、システム側で２５％、５０％、７５％、及び１００％の信号駆動能力を選択可能であり、伝送負荷に応じて５０％の能力を選ぶとする。このときチップ間で信号駆動能力に２倍のバラツキがあるとすると、ある半導体チップで信号駆動能力を５０％に設定しても、実際には１００％の信号駆動能力に相当する大きさ、或いは２５％の信号駆動能力に相当する大きさになってしまう可能性がある。従って、システムのコントローラ側において伝送負荷に適した選択をしても、期待した通りの信号駆動能力を確保することができない場合がある。このために、信号駆動能力のバラツキを考慮したシステム設計をする必要が生じ、周波数の上限を決めてしまう１つの要因になっている。

以上を鑑みて、本発明は、製造バラツキに影響を受けることなく所望の信号駆動能力を実現可能な半導体装置を提供することを目的とする。

本発明による半導体装置は、動作時に外部から設定される第１の信号を受け取る端子と、動作時と非動作時とに関わらず固定的に設定状態を保持し該設定状態に応じた第２の信号を出力する記憶部と、該端子と該記憶部の出力とに結合され該第１の信号と該第２の信号とに応じた駆動能力で出力信号を出力する出力ドライバ部を含み、該第１の信号は該半導体装置に接続される伝送線の負荷に応じて設定される信号であり、該記憶部の該設定状態は該出力ドライバ部の信号駆動能力の試験結果に応じて設定される信号であることを特徴とする。

本発明の少なくとも１つの実施例によれば、半導体装置においては、実装時にシステムからの指示により信号駆動能力を設定可能とすることにより、システムの伝送線の負荷に応じて信号駆動能力を調整可能とするとともに、工場出荷時等に行う試験結果に応じたヒューズ設定により信号駆動能力を設定可能とすることにより、製造バラツキに影響されない所望の信号駆動能力を実現することができる。これにより、半導体装置の製造バラツキ及びシステム構成に影響されること無く、高速で確実なチップ間のデータ転送を実現することができる。

以下に、本発明の実施例を添付の図面を用いて詳細に説明する。

図１は、本発明による半導体装置に搭載される信号駆動能力調整機能つきのドライバ部の構成の一例を示す図である。図１のドライバ部１０は、ドライバ選択駆動ユニット１１乃至１３、第１のドライバ１４−１乃至１４−４、第２のドライバ１５−１乃至１５−４、及び第３のドライバ１６−１乃至１６−４を含む。図１の例では、４つのドライバを含むセットが３セット設けられているが、ドライバ数及びセット数は特定の数に限定されるものではなく、複数のドライバを含む複数のセットが設けられていればよい。

図１の例において、第１のドライバ１４−１乃至１４−４は例えば、第２のドライバ１５−１乃至１５−４及び第３のドライバ１６−１乃至１６−４の２倍の信号駆動能力を有する。これは例えば、第１のドライバ１４−１乃至１４−４をゲート幅Ｗの出力トランジスタで構成し、第２のドライバ１５−１乃至１５−４及び第３のドライバ１６−１乃至１６−４をゲート幅Ｗ／２の出力トランジスタで構成することにより実現される。

ドライバ選択駆動ユニット１１乃至１３は、第１のドライバ１４−１乃至１４−４、第２のドライバ１５−１乃至１５−４、及び第３のドライバ１６−１乃至１６−４のうちで、信号Ｆ１乃至Ｆ３及び信号Ｓ１乃至Ｓ４により選択されたドライバのみを駆動する。選択的に駆動されたドライバの各々は、入力されるデータ信号ＤＡＴＡに応じた出力信号を出力する。更に、複数のドライバの出力信号が１つに纏められ、出力信号ＯＵＴとなる。このような選択的なドライバ駆動により、データ信号ＤＡＴＡに応じた出力信号ＯＵＴを、所望の信号駆動能力で駆動することができる。

具体的には、ドライバ選択駆動ユニット１１は、信号Ｆ１がアサートされると、信号Ｓ１乃至Ｓ４に応じて対応する第１のドライバ１４−１乃至１４−４を駆動する。同様に、ドライバ選択駆動ユニット１２は、信号Ｆ２がアサートされると、信号Ｓ１乃至Ｓ４に応じて対応する第２のドライバ１５−１乃至１５−４を駆動する。ドライバ選択駆動ユニット１３は、信号Ｆ３がアサートされると、信号Ｓ１乃至Ｓ４に応じて対応する第３のドライバ１６−１乃至１６−４を駆動する。

例えばドライバ選択駆動ユニット１１の場合には、信号Ｆ１がアサートされない限り、第１のドライバ１４−１乃至１４−４は駆動されない。信号Ｆ１がアサートされるときには、信号Ｓ１乃至Ｓ４のアサートに応じて、対応する第１のドライバ１４−１乃至１４−４が駆動される。論理としては、信号Ｓ１乃至Ｓ４の各々と信号Ｆ１のＡＮＤを取ることにより、第１のドライバ１４−１乃至１４−４を駆動する信号を生成すればよい。信号Ｆ２及びＦ３についても同様である。

信号Ｆ１乃至Ｆ３は、半導体装置の工場出荷時等にヒューズを切断／非切断することにより決定される信号レベルを有する。信号Ｓ１乃至Ｓ４は、半導体装置を実装した状態でシステムからの設定により決定される信号レベルを有する。

図２は、本発明による半導体装置の構成の一例を示す図である。図２の半導体装置２０は、ドライバ部１０、コア回路２１、コマンド発生器２２、レジスタ２３、及びＲＯＭ部２４を含む。コア回路２１は、半導体装置２０の主要な機能を実現するための回路部分であり、例えば半導体装置２０が半導体記憶装置である場合には、メモリアレイ、デコーダ、センスアンプ等の部分に相当する。このコア回路２１から出力されるデータが、図１に示されるドライバ部１０に供給される。またドライバ部１０は、ＲＯＭ部（ヒューズ回路）２４から信号Ｆ１乃至Ｆ３を供給され、レジスタ２３から信号Ｓ１乃至Ｓ４を供給されてよい。

ＲＯＭ部２４は、内部にヒューズを含み、半導体装置２０の工場出荷時等にこれらのヒューズを切断／非切断することにより、信号Ｆ１乃至Ｆ３の信号レベルが決定される。レジスタ２３は半導体装置２０の外部からの設定信号を受け取り、この設定信号に応じて信号Ｓ１乃至Ｓ４がレジスタ２３に設定される。具体的には、例えばレジスタ設定コマンドを外部からコマンド発生器２２に入力すると、コマンド発生器２２がレジスタ２３に信号ラッチ指示を供給する。レジスタ２３は、信号ラッチ指示に応じて、設定信号を内部に取り込みラッチする。

上述のように信号Ｓ１乃至Ｓ４は、システム実装後にシステムからの指示等により設定される信号である。この信号Ｓ１乃至Ｓ４に応じて、信号駆動能力を例えば２５％から１００％の間で調整する。

図３は、信号Ｓ１乃至Ｓ４と信号駆動能力との関係を示す図である。図３に示されるように、信号Ｓ１、Ｓ２、Ｓ３、及びＳ４が、それぞれＨＩＧＨ、ＬＯＷ、ＬＯＷ、ＬＯＷであれば、２５％の信号駆動能力が達成される。これは、例えばドライバ選択駆動ユニット１１の場合であれば、信号Ｓ１のアサート（ＨＩＧＨ）状態に応答して、第１のドライバ１４−１を駆動することにより実現される。また信号Ｓ１、Ｓ２、Ｓ３、及びＳ４が、それぞれＨＩＧＨ、ＨＩＧＨ、ＬＯＷ、ＬＯＷであれば、５０％の信号駆動能力が達成される。これは、例えばドライバ選択駆動ユニット１１の場合であれば、信号Ｓ１及び信号Ｓ２のアサート（ＨＩＧＨ）状態に応答して、第１のドライバ１４−１及び１４−２を駆動することにより実現される。信号駆動能力が７５％及び１００％の場合についても、同様にしてドライバを選択的に駆動することにより、所望の信号駆動能力が実現される。

以下に、半導体装置の工場出荷時等にヒューズを切断／非切断することにより制御される信号Ｆ１乃至Ｆ３の信号レベル決定方法について説明する。

半導体装置の製造工程後、工場出荷時等に、試験等によりドライバ部１０の信号駆動能力を測定する。例えば、製造工程が終了した時点で、第１のドライバ１４−１乃至１４−４と第２のドライバ１５−１乃至１５−４とを駆動して、信号駆動能力を測定する。測定した信号駆動能力が所定の信号駆動能力に略等しいと判断すると、信号Ｆ１及びＦ２がアサート状態となり信号Ｆ３がネゲート状態となるように、ＲＯＭ部２４のヒューズの切断／非切断を行う。また測定した信号駆動能力が所定の信号駆動能力よりも低すぎると判断すると、信号Ｆ１乃至Ｆ３の全てがアサート状態となるように、ＲＯＭ部２４のヒューズの切断／非切断を行う。また測定した信号駆動能力が所定の信号駆動能力よりも高すぎると判断すると、信号Ｆ１がアサート状態となり信号Ｆ２及びＦ３がネゲート状態となるように、ＲＯＭ部２４のヒューズの切断／非切断を行う。

即ち、信号駆動能力が高すぎも低すぎもしない場合には、例えば第１のドライバ１４−１乃至１４−４及び第２のドライバ１５−１乃至１５−４のみを駆動対象とするようにヒューズ設定する。また信号駆動能力が低すぎる場合には、例えば第１のドライバ１４−１乃至１４−４、第２のドライバ１５−１乃至１５−４、及び第３のドライバ１６−１乃至１６−４を駆動対象とするようにヒューズ設定する。またプロセスバラツキにより信号駆動能力が高すぎる場合には、例えば第１のドライバ１４−１乃至１４−４のみを駆動対象とするようにヒューズ設定する。なお更に信号駆動能力を低くしたい場合には、例えば第２のドライバ１５−１乃至１５−４のみを駆動対象とするように設定すればよい。このように、ドライバのトランジスタのゲート幅により信号駆動能力を調整してもよい。

このように本発明による半導体装置においては、実装時にシステムからの指示により信号駆動能力を設定可能とすることにより、システムの伝送線の負荷に応じて信号駆動能力を調整可能とするとともに、工場出荷時等に行う試験結果に応じたヒューズ設定により信号駆動能力を設定可能とすることにより、製造バラツキに影響されない所望の信号駆動能力を実現することができる。これにより、半導体装置の製造バラツキ及びシステム構成に影響されること無く、高速で確実なチップ間のデータ転送を実現することができる。

図４は、本発明による半導体装置に搭載される信号駆動能力調整機能つきのドライバ部の構成の別の一例を示す図である。図４において、図１と同一の構成要素は同一の番号で参照し、その説明は省略する。

図４の回路構成は図１の回路構成と同一である。但し、図４の構成においては、図１の場合と比較して、レジスタ２３からの信号の位置とＲＯＭ部２４からの信号の位置とを交換してある。即ち、図１でレジスタ２３からの信号Ｓ１乃至Ｓ４が入力されていた位置には、図４においてＲＯＭ部２４からの信号Ｆ１乃至Ｆ４が入力される。また図１でＲＯＭ部２４からの信号Ｆ１乃至Ｆ３が入力されていた位置には、図４においてレジスタ２３からの信号Ｓ１乃至Ｓ３が入力される。

信号Ｆ１乃至Ｆ４は、半導体装置の工場出荷時等にヒューズを切断／非切断することにより決定される信号レベルを有する。信号Ｓ１乃至Ｓ３は、半導体装置を実装した状態でシステムからの設定により決定される信号レベルを有する。

このように、ヒューズ設定により１セットあたり４つのドライバ（例えば４つの第１のドライバ１４−１乃至１４−４）のうちの所定数を駆動するように制御し、またシステムからの指定に基づき３つのセットのうちの所定のものを駆動するように構成してもよい。即ち、ヒューズ設定による信号とシステム設定による信号との両方に応じて信号駆動能力を設定可能であればよく、バッファ選択機構の具体的な構成について限定される必要はない。

図５は、本発明による半導体装置の構成の別の一例を示す図である。図５において、図２と同一の構成要素は同一の番号で参照し、その説明は省略する。

図５の半導体装置２０Ａは、ドライバ部１０、コア回路２１、コマンド発生器２２、及びＲＯＭ部２４を含む。図２の半導体装置２０と比較して、図５の半導体装置２０Ａにおいてはレジスタ２３が取り除かれている。ドライバ部１０は、レジスタ２３から信号Ｓ１乃至Ｓ４を受け取るのではなく、半導体装置２０Ａの外部から直接に信号Ｓ１乃至Ｓ４を受け取る。尚、レジスタ２３を経由してＳ１乃至Ｓ４を受け取ることも可能である。なおＲＯＭ部（ヒューズ回路）２４から信号Ｆ１乃至Ｆ３を供給される点は、図２の構成と同様である。

図６は、ドライバの回路構成の一例を示す図である。図６に示されるドライバが、第１のドライバ１４−１乃至１４−４、第２のドライバ１５−１乃至１５−４、及び第３のドライバ１６−１乃至１６−４として用いられる。

図６のドライバは、ＰＭＯＳトランジスタ３１乃至３３、ＮＭＯＳトランジスタ３４乃至３６、及びインバータ３７を含む。図１及び図４の回路では、データ信号ＤＡＴＡと同論理の出力信号ＯＵＴを出力する構成となっているので、図６のドライバは、ＰＭＯＳトランジスタ３１及びＮＭＯＳトランジスタ３４からなるインバータと、ＰＭＯＳトランジスタ３３及びＮＭＯＳトランジスタ３５からなるインバータとの２段構成となっている。ドライバがデータ信号ＤＡＴＡの反転信号を出力する構成でよいのであれば、ＰＭＯＳトランジスタ３１及びＮＭＯＳトランジスタ３４からなるインバータ部分は不要である。

駆動信号ＤＲがＨＩＧＨの場合、ＰＭＯＳトランジスタ３２及びＮＭＯＳトランジスタ３６が導通する。従って、ＰＭＯＳトランジスタ３３及びＮＭＯＳトランジスタ３５からなるインバータに電源が供給され、ドライバが駆動されることになる。駆動信号ＤＲがＬＯＷの場合には、ＰＭＯＳトランジスタ３２及びＮＭＯＳトランジスタ３６が非導通となり、ドライバは駆動されない。

駆動信号ＤＲは、図１又は図４に示されるドライバ選択駆動ユニット１１乃至１３から供給される信号である。例えばドライバ選択駆動ユニット１１の場合には、前述のように、信号Ｓ１乃至Ｓ４の各々と信号Ｆ１とのＡＮＤを取ることにより、第１のドライバ１４−１乃至１４−４を駆動する駆動信号ＤＲを生成すればよい。ドライバ選択駆動ユニット１２及び１３の場合も同様である。

図７は、ＲＯＭ部２４に含まれるヒューズ回路の一例を示す図である。図７のヒューズ回路は、ヒューズ４１、ＮＭＯＳトランジスタ４２、及びインバータ４３を含む。ＮＭＯＳトランジスタ４２は、ソース・ドレイン間が高抵抗で導通状態となるように設定される。ヒューズ４１が非切断の状態では、インバータ４３の入力がＨＩＧＨとなり、ヒューズ回路の出力はＬＯＷとなる。ヒューズ４１が切断された状態では、インバータ４３の入力がＬＯＷとなり、ヒューズ回路の出力はＨＩＧＨとなる。このようにしてヒューズの切断／非切断に応じた信号を供給することができる。

図７の構成では、ヒューズが非切断の場合、ヒューズに常時電流が流れることになる。従ってヒューズの数が大きくなると、消費電流が大きくなってしまう。

図８は、ＲＯＭ部２４に含まれるヒューズ回路の別の一例を示す図である。図８のヒューズ回路は、ヒューズ５１、ＰＭＯＳトランジスタ５２及び５３、ＮＭＯＳトランジスタ５４乃至５６、及びインバータ５７を含む。

電源投入直後（又はリセット直後）の状態では、初期設定信号ＩＮＩＴがＬＯＷであり、ＰＭＯＳトランジスタ５２は導通状態、ＮＭＯＳトランジスタ５５は非導通状態である。またヒューズ状態読み込み信号ＲＤはＬＯＷに設定され、ＮＭＯＳトランジスタ５４は非導通状態にある。従って、ヒューズ５１の状態に関わらず、ノードＮの電位はＨＩＧＨである。従ってインバータ５７の出力はＬＯＷとなる。

電源投入後（又はリセット後）所定の時間が経過すると、初期設定信号ＩＮＩＴがＨＩＧＨになる。これによりＰＭＯＳトランジスタ５２は非導通状態、ＮＭＯＳトランジスタ５５は導通状態となる。従って、ＰＭＯＳトランジスタ５３及びＮＭＯＳトランジスタ５６からなるインバータとインバータ５７とで構成されるラッチは、ノードＮの電位がＨＩＧＨである状態をラッチして保持することになる。

その後ヒューズ状態読み込み信号ＲＤがＨＩＧＨになると、ヒューズ５１の状態に応じて、ノードＮの電位が異なる。ヒューズ５１が切断されているときには、ノードＮの電位はＨＩＧＨのままであり、ヒューズ回路の出力はＬＯＷに設定される（ＬＯＷのままである）。ヒューズ５１が非切断のときには、ノードＮの電位はＬＯＷになり、ヒューズ回路の出力はＨＩＧＨに設定される。このようにしてヒューズの切断／非切断に応じた信号を供給することができる。図８の構成では、動作時にヒューズに電流が流れないので、消費電流を削減することができる。

図９は、ドライバ部のドライバのレイアウトの一例を示す図である。図９において、ソース及びドレインを構成する拡散領域６１とゲート６２とで、ドライバの一部をなすトランジスタを構成する。図９の例では、トランジスタが縦３列、横４行に配置されている。

左列のトランジスタ、中央列のトランジスタ、右列のトランジスタは、ゲート幅Ｗの比率が、５：３：３になっている。これらのトランジスタ列が、ヒューズ設定による製造バラツキ補正用の信号Ｆ１乃至Ｆ３に割当てられる。また図面上から第１行乃至第４行のトランジスタが、システム設定による伝送線負荷との整合用の信号Ｓ１乃至Ｓ４に割当てられる。

このように図９の構成では、ヒューズ設定による製造バラツキ補正についてはゲート幅の異なるトランジスタを選択することにより信号駆動能力の調整を行い、システム設定による伝送線負荷との整合についてはゲートの本数（トランジスタの個数）を選択することにより信号駆動能力の調整を行う。

図１０は、ドライバ部のドライバのレイアウトの別の一例を示す図である。図１０において、ソース及びドレインを構成する拡散領域６１とゲート６２とで、ドライバの一部をなすトランジスタを構成する。図１０の例では、トランジスタが縦３列、横４行に配置されている。

左列のトランジスタ、中央列のトランジスタ、右列のトランジスタは、ゲート幅Ｗの比率が、５：３：２になっている。これらのトランジスタ列が、ヒューズ設定による製造バラツキ補正用の信号Ｆ１乃至Ｆ３に割当てられる。また図面上から第１行乃至第４行のトランジスタが、システム設定による伝送線負荷との整合用の信号Ｓ１乃至Ｓ４に割当てられる。

図１０の構成では、各列のトランジスタのゲート幅を全て異ならせることで、製造バラツキ補正に対して、よりきめ細かな信号駆動能力の調整が可能になる。即ち、ゲート幅Ｗが相対的に５、３、及び２のドライバを組み合わせることで、相対的な信号駆動能力を２、３、５、７（＝５＋２）、８（＝５＋３）、１０（＝５＋３＋２）に設定することが可能になる。

図１１は、ドライバ部のドライバのレイアウトの更に別の一例を示す図である。図１１の構成は、図９に示す構成と同様であるが、左列のトランジスタ、中央列のトランジスタ、右列のトランジスタがそれぞれ、システム設定による伝送線負荷との整合用の信号Ｓ１乃至Ｓ３に割当てられる。また図面上から第１行乃至第４行のトランジスタが、ヒューズ設定による製造バラツキ補正用の信号Ｆ１乃至Ｆ４に割当てられる。即ち、図９のレイアウトが図１の構成に対応するのに対して、図１１のレイアウトは図４の構成に対応することになる。

このように図１１の構成では、ヒューズ設定による製造バラツキ補正についてはゲートの本数（トランジスタの個数）を選択することにより信号駆動能力の調整を行い、システム設定による伝送線負荷との整合についてはゲート幅の異なるトランジスタを選択することにより信号駆動能力の調整を行う。

図１２は、ドライバ部のドライバのレイアウトの更に別の一例を示す図である。図１２において、トランジスタの配置及び信号駆動能力調整用の信号の割当てについては、図１１の構成と同様である。但し、左列のトランジスタ、中央列のトランジスタ、及び右列のトランジスタのゲート幅Ｗの比率が、５：３：２になっている。

このように図１２の構成では、各列のトランジスタのゲート幅を全て異ならせることで、システム設定による伝送線負荷との整合に対して、よりきめ細かな信号駆動能力の調整が可能になる。即ち、ゲート幅Ｗが相対的に５、３、及び２のドライバを組み合わせることで、相対的な信号駆動能力を２、３、５、７（＝５＋２）、８（＝５＋３）、１０（＝５＋３＋２）に設定することが可能になる。

以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。

例えば上記説明では、ＲＯＭ部２４はヒューズの切断／非切断によりプログラムされるものとしたが、ヒューズを使用することなく、例えば不揮発にプログラム可能な記憶素子を用いてもよい。本発明を実施するためには、ＲＯＭ部２４は、工場出荷時等に固定的に信号の状態を設定可能な素子であればよい。

本発明による半導体装置に搭載される信号駆動能力調整機能つきのドライバ部の構成の一例を示す図である。 本発明による半導体装置の構成の一例を示す図である。 信号Ｓ１乃至Ｓ４と信号駆動能力との関係を示す図である。 本発明による半導体装置に搭載される信号駆動能力調整機能つきのドライバ部の構成の別の一例を示す図である。 本発明による半導体装置の構成の別の一例を示す図である。 ドライバの回路構成の一例を示す図である。 ＲＯＭ部に含まれるヒューズ回路の一例を示す図である。 ＲＯＭ部に含まれるヒューズ回路の別の一例を示す図である。 ドライバ部のドライバのレイアウトの一例を示す図である。 ドライバ部のドライバのレイアウトの別の一例を示す図である。 ドライバ部のドライバのレイアウトの更に別の一例を示す図である。 ドライバ部のドライバのレイアウトの更に別の一例を示す図である。

符号の説明

１０ ドライバ部
１１乃至１３ ドライバ選択駆動ユニット
１４−１乃至１４−４ 第１のドライバ
１５−１乃至１５−４ 第２のドライバ
１６−１乃至１６−４ 第３のドライバ
２１ コア回路
２２ コマンド発生器
２３ レジスタ
２４ ＲＯＭ部

Claims (7)

1. 動作時に外部から設定される第１の信号を受け取る端子と、
   動作時と非動作時とに関わらず固定的に設定状態を保持し該設定状態に応じた第２の信号を出力する記憶部と、
   該端子と該記憶部の出力とに結合され該第１の信号と該第２の信号とに応じた駆動能力で出力信号を出力する出力ドライバ部
   を含み、
   該第１の信号は該半導体装置に接続される伝送線の負荷に応じて設定される信号であり、該記憶部の該設定状態は該出力ドライバ部の信号駆動能力の試験結果に応じて設定される信号であることを特徴とする半導体装置。
2. 該第１の端子は、該半導体装置の外部から供給される該第１の信号を受け取ることを特徴とする請求項１記載の半導体装置。
3. 動作時に外部から設定されるレジスタ部を更に含み、該端子は該レジスタ部から該第１の信号を受け取ることを特徴とする請求項１記載の半導体装置。
4. 該記憶部はヒューズの切断／非切断により該設定状態を保持するＲＯＭ回路であることを特徴とする請求項１記載の半導体装置。
5. 該出力ドライバ部は該出力信号を出力する複数の出力トランジスタを含み、該第１の信号と該第２の信号とに応じた個数の該出力トランジスタを駆動することを特徴とする請求項１記載の半導体装置。
6. 該出力ドライバ部は該出力信号を出力する複数の出力トランジスタを含み、該第１の信号と該第２の信号とに応じた個数の該出力トランジスタを駆動し、
   該複数の出力トランジスタはゲート幅の異なる出力トランジスタを含み、該第１の信号に応じた個数の同一ゲート幅の該出力トランジスタを駆動するとともに、該第２の信号に応じて異なるゲート幅の該出力トランジスタを駆動することを特徴とする請求項１記載の半導体装置。
7. 該出力ドライバ部は該出力信号を出力する複数の出力トランジスタを含み、該第１の信号と該第２の信号とに応じた個数の該出力トランジスタを駆動し、
   該複数の出力トランジスタはゲート幅の異なる出力トランジスタを含み、該第２の信号に応じた個数の同一ゲート幅の該出力トランジスタを駆動するとともに、該第１の信号に応じて異なるゲート幅の該出力トランジスタを駆動することを特徴とする請求項１記載の半導体装置。

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