JPH056937A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH056937A JPH056937A JP18326591A JP18326591A JPH056937A JP H056937 A JPH056937 A JP H056937A JP 18326591 A JP18326591 A JP 18326591A JP 18326591 A JP18326591 A JP 18326591A JP H056937 A JPH056937 A JP H056937A
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- JP
- Japan
- Prior art keywords
- wiring
- integrated circuit
- cell
- semiconductor integrated
- signal
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- Pending
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- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 配置・配線の処理の後に、比較的容易にスキ
ュー調整されたゲートアレイ方式の半導体集積回路を提
供する。 【構成】 配線２２は、セル１２から出力される信号
を、別のセル１４に伝達する配線である。この配線２２
で伝達される信号がスキュー調整のため遅延される信号
である。未使用セル１０のフローティング状態の部位１
０a は、電源やグランドや他の信号線等には接続されて
いない。該部位は電源やグランドに対して所定の静電容
量を有しているものである。これをコンタクト２０によ
り配線２２に接続することにより、スキュー調整のため
の信号の遅延を行うことができる。
ュー調整されたゲートアレイ方式の半導体集積回路を提
供する。 【構成】 配線２２は、セル１２から出力される信号
を、別のセル１４に伝達する配線である。この配線２２
で伝達される信号がスキュー調整のため遅延される信号
である。未使用セル１０のフローティング状態の部位１
０a は、電源やグランドや他の信号線等には接続されて
いない。該部位は電源やグランドに対して所定の静電容
量を有しているものである。これをコンタクト２０によ
り配線２２に接続することにより、スキュー調整のため
の信号の遅延を行うことができる。
Description
【０００１】
【産業上の利用分野】本発明は、ゲートアレイ方式の半
導体集積回路に係り、特に、スキュー調整された半導体
集積回路に関する。
導体集積回路に係り、特に、スキュー調整された半導体
集積回路に関する。
【０００２】
【従来の技術】論理演算を行ういくつかの論理ゲートか
らなる論理回路には、順序回路と呼ばれるものがある。
らなる論理回路には、順序回路と呼ばれるものがある。
【０００３】この順序回路は、出力を現在の入力のみで
は定めず、入力や該順序回路の過去の履歴に依存して定
めると共に、入力や該順序回路の状態が変化した場合に
は、逐次出力が変化するというものである。
は定めず、入力や該順序回路の過去の履歴に依存して定
めると共に、入力や該順序回路の状態が変化した場合に
は、逐次出力が変化するというものである。
【０００４】このような順序回路の設計時においては、
競合条件やハザードに関して注意されている。
競合条件やハザードに関して注意されている。
【０００５】順序回路においては、入力や該順序回路内
部の定常的な状態が同一であっても、この定常的な状態
に至るまでの各入力及び該順序回路内部の状態の変化の
順序が異なる場合には、この順序回路の出力結果は異な
るものである。
部の定常的な状態が同一であっても、この定常的な状態
に至るまでの各入力及び該順序回路内部の状態の変化の
順序が異なる場合には、この順序回路の出力結果は異な
るものである。
【０００６】従って、このような順序回路の設計に際し
ては、これら複数の入力や順序回路内部の状態に関する
競合条件やハザードを注意しなければならない。
ては、これら複数の入力や順序回路内部の状態に関する
競合条件やハザードを注意しなければならない。
【０００７】目的の論理演算を実現した順序回路を得る
ために、入力や内部の状態変化の時期をこのような順序
回路の内部で調整することが行われている。これは、こ
のような順序回路のある入力の変化の時期を、他の入力
の変化の時期に比べて、確実に遅れて状態変化するよう
に信号伝達を遅延させて調整するというものである。以
降、このような調整を、スキュー調整と呼ぶ。
ために、入力や内部の状態変化の時期をこのような順序
回路の内部で調整することが行われている。これは、こ
のような順序回路のある入力の変化の時期を、他の入力
の変化の時期に比べて、確実に遅れて状態変化するよう
に信号伝達を遅延させて調整するというものである。以
降、このような調整を、スキュー調整と呼ぶ。
【０００８】近年、論理回路を実現する集積回路の性能
は飛躍的に進歩しており、単位ゲート当たりの遅延スピ
ードも速くなっている。集積回路内部の単位ゲート当た
りの遅延スピードが速くなると、クロックの分配時のス
キューが問題となってくる。
は飛躍的に進歩しており、単位ゲート当たりの遅延スピ
ードも速くなっている。集積回路内部の単位ゲート当た
りの遅延スピードが速くなると、クロックの分配時のス
キューが問題となってくる。
【０００９】図３は、スキュー調整が必要な論理回路の
一例の論理回路図である。
一例の論理回路図である。
【００１０】この図３において、入力ＩＮからの入力
は、バッファゲート３２a を通して伝達されるクロック
ＣＫのポジティブエッジ（Ｌ状態からＨ状態への立上
り）で、Ｄ型フリップフロップ３０a に保持される。
は、バッファゲート３２a を通して伝達されるクロック
ＣＫのポジティブエッジ（Ｌ状態からＨ状態への立上
り）で、Ｄ型フリップフロップ３０a に保持される。
【００１１】又、このＤ型フリップフロップ３０a の出
力は、バッファゲート３２b を介して伝達されるクロッ
クＣＫのポジティブエッジで、Ｄ型フリップフロップ３
０bで保持される。
力は、バッファゲート３２b を介して伝達されるクロッ
クＣＫのポジティブエッジで、Ｄ型フリップフロップ３
０bで保持される。
【００１２】従って、通常は、この２段目のＤ型フリッ
プフロップ３０b でクロックＣＫのポジティブエッジに
保持される論理状態は、クロックＣＫの前回のポジティ
ブエッジで１段目のＤ型フリップフロップ３０a に保持
された論理状態となる。即ち、ビットデータのシフトが
行われる。
プフロップ３０b でクロックＣＫのポジティブエッジに
保持される論理状態は、クロックＣＫの前回のポジティ
ブエッジで１段目のＤ型フリップフロップ３０a に保持
された論理状態となる。即ち、ビットデータのシフトが
行われる。
【００１３】しかしながら、配線Ｌ１に比べて配線Ｌ２
が長くなってしまう等、配線Ｌ１における遅延時間τ１
に比べて、配線Ｌ２の遅延時間τ２が長くなってしまう
と、いわゆるデータ抜けが生じてしまう。即ち、１段目
のＤ型フリップフロップ３０a で保持されたデータが、
正しく２段目のＤ型フリップフロップ３０b に保持（シ
フト）されなくなってしまう。
が長くなってしまう等、配線Ｌ１における遅延時間τ１
に比べて、配線Ｌ２の遅延時間τ２が長くなってしまう
と、いわゆるデータ抜けが生じてしまう。即ち、１段目
のＤ型フリップフロップ３０a で保持されたデータが、
正しく２段目のＤ型フリップフロップ３０b に保持（シ
フト）されなくなってしまう。
【００１４】このような問題が生じてしまった場合に
は、スキュー調整を行って、配線Ｌ１での遅延時間τ１
を延長して、配線Ｌ２の遅延時間τ２とほぼ同程度の長
さにあるいは遅延時間τ2 より長くする。
は、スキュー調整を行って、配線Ｌ１での遅延時間τ１
を延長して、配線Ｌ２の遅延時間τ２とほぼ同程度の長
さにあるいは遅延時間τ2 より長くする。
【００１５】このようなスキュー調整としては、従来、
半導体集積回路では、配線Ｌ１や配線Ｌ２の経路の見直
し、即ち、半導体集積回路の集積回路レイアウトの配置
・配線の処理の再実行で対処している。
半導体集積回路では、配線Ｌ１や配線Ｌ２の経路の見直
し、即ち、半導体集積回路の集積回路レイアウトの配置
・配線の処理の再実行で対処している。
【００１６】あるいは、このようなスキュー調整は、遅
延させる信号経路上にバッファゲート等の遅延回路を装
入して行っている。
延させる信号経路上にバッファゲート等の遅延回路を装
入して行っている。
【００１７】
【発明が達成しようとする課題】しかしながら、スキュ
ー調整のために行われる前述の配置・配線の処理は、対
象となる半導体集積回路の規模が大きくなると、非常に
時間がかかってしまうという問題がある。
ー調整のために行われる前述の配置・配線の処理は、対
象となる半導体集積回路の規模が大きくなると、非常に
時間がかかってしまうという問題がある。
【００１８】例えば、比較的規模の大きいゲートアレイ
方式の半導体集積回路においては、集積回路レイアウト
設計用ＣＡＤ（computer aideddesign ）コンピュータ
を使って、数日に亘る処理を行わなければならない場合
もある。
方式の半導体集積回路においては、集積回路レイアウト
設計用ＣＡＤ（computer aideddesign ）コンピュータ
を使って、数日に亘る処理を行わなければならない場合
もある。
【００１９】又、スキュー調整のために、遅延させる信
号経路上にバッファゲート等の遅延回路を装入する前述
の技術においても、このような時間のかかる配置・配線
の処理を行わなければならないという問題がある。
号経路上にバッファゲート等の遅延回路を装入する前述
の技術においても、このような時間のかかる配置・配線
の処理を行わなければならないという問題がある。
【００２０】従って、このような従来のスキュー調整
は、対象となる半導体集積回路の集積回路レイアウト設
計がほぼ終了した時期に行うと、半導体集積回路の集積
回路レイアウト設計のＴＡＴ（turn around time）を延
長させてしまうという問題がある。
は、対象となる半導体集積回路の集積回路レイアウト設
計がほぼ終了した時期に行うと、半導体集積回路の集積
回路レイアウト設計のＴＡＴ（turn around time）を延
長させてしまうという問題がある。
【００２１】本発明は、前記従来の問題点を解決するべ
くなされたもので、ゲートアレイ方式の半導体集積回路
において、配置・配線の処理の後に、比較的容易にスキ
ュー調整された半導体集積回路を提供することを目的と
する。
くなされたもので、ゲートアレイ方式の半導体集積回路
において、配置・配線の処理の後に、比較的容易にスキ
ュー調整された半導体集積回路を提供することを目的と
する。
【００２２】
【課題を達成するための手段】本発明は、ゲートアレイ
方式の半導体集積回路において、未使用のセルの領域を
通過する、該セルとは別のセルの出力から更に別のセル
の入力までを電気的に接続する配線上に、該未使用セル
中のフローティング状態の部位と該配線とを電気的に接
続するためのコンタクトが打たれていることにより、前
記課題を達成したものである。
方式の半導体集積回路において、未使用のセルの領域を
通過する、該セルとは別のセルの出力から更に別のセル
の入力までを電気的に接続する配線上に、該未使用セル
中のフローティング状態の部位と該配線とを電気的に接
続するためのコンタクトが打たれていることにより、前
記課題を達成したものである。
【００２３】
【作用】図１は、本発明の要旨を示すモデル図である。
【００２４】この図１において、セル１２からの出力
は、配線２２を用いて、セル１４に伝達される。
は、配線２２を用いて、セル１４に伝達される。
【００２５】ここで、この配線２２を用いて伝達される
信号が、スキュー調整により遅延される信号であるとす
る。
信号が、スキュー調整により遅延される信号であるとす
る。
【００２６】本発明では、所定の配線で伝達される信号
の、スキュー調整を目的とした遅延のために、該配線が
通過する経路中の未使用セル１０のフローティング状態
の部位１０a を用いるようにしている。
の、スキュー調整を目的とした遅延のために、該配線が
通過する経路中の未使用セル１０のフローティング状態
の部位１０a を用いるようにしている。
【００２７】即ち、図１において、スキュー調整のため
遅延させる信号を伝達する配線２２と、未使用セル１０
のフローティング状態の部位１０a とを、コンタクト２
０を打つことにより接続するようにしている。
遅延させる信号を伝達する配線２２と、未使用セル１０
のフローティング状態の部位１０a とを、コンタクト２
０を打つことにより接続するようにしている。
【００２８】このようにして用いられる未使用セル１０
のフローティング状態の部位１０aは、電源やグランド
に対して所定の静電容量を有しているものである。
のフローティング状態の部位１０aは、電源やグランド
に対して所定の静電容量を有しているものである。
【００２９】従って、このようなコンタクト２０を打つ
ことにより、配線２２の電源やグランドに対する静電容
量を増加することができ、よって、該配線２２で伝達さ
れる信号を遅延させることができる。
ことにより、配線２２の電源やグランドに対する静電容
量を増加することができ、よって、該配線２２で伝達さ
れる信号を遅延させることができる。
【００３０】又、このような本発明のコンタクト２０を
打つ作業は、その後に配置・配線の処理を行う必要がな
く、半導体集積回路レイアウト設計のほぼ完了した時期
における手直しとして容易に行うこともできる。
打つ作業は、その後に配置・配線の処理を行う必要がな
く、半導体集積回路レイアウト設計のほぼ完了した時期
における手直しとして容易に行うこともできる。
【００３１】
【実施例】以下、図を用いて本発明の実施例を詳細に説
明する。
明する。
【００３２】図２は、本発明の実施例の未使用セルの集
積回路レイアウト図である。
積回路レイアウト図である。
【００３３】この図２において、未使用セル１０の拡散
層Ｂは、他の信号経路に接続されておらず、電源やグラ
ンドにも接続されていない。
層Ｂは、他の信号経路に接続されておらず、電源やグラ
ンドにも接続されていない。
【００３４】このようなフローティング状態の部位は、
電源やグランドに対して所定の静電容量を有しているも
のである。
電源やグランドに対して所定の静電容量を有しているも
のである。
【００３５】本実施例では、この拡散層Ｂ上を通過す
る、この未使用セルとは別のセルの出力から更に別のセ
ルの入力までを電気的に接続する配線上に、該拡散層Ｂ
と該配線２２との間をコンタクトを打つことによって電
気的に接続するようにしている。
る、この未使用セルとは別のセルの出力から更に別のセ
ルの入力までを電気的に接続する配線上に、該拡散層Ｂ
と該配線２２との間をコンタクトを打つことによって電
気的に接続するようにしている。
【００３６】これにより、該配線２２により伝達される
信号のスキュー調整のための遅延を行っている。
信号のスキュー調整のための遅延を行っている。
【００３７】なお、スキュー調整のために用いられる、
未使用セル中のフローティング状態の部位は、図２の拡
散層Ｂに限定されるものではなく、他の拡散層の部位や
ポリシリコンのゲート等であってもよい。
未使用セル中のフローティング状態の部位は、図２の拡
散層Ｂに限定されるものではなく、他の拡散層の部位や
ポリシリコンのゲート等であってもよい。
【００３８】
【発明の効果】以上発明した通り、本発明によれば、ゲ
ートアレイ方式の半導体集積回路において、配置・配線
の処理の後に、比較的容易にスキュー調整された半導体
集積回路を提供することができるという優れた効果を得
ることができる。
ートアレイ方式の半導体集積回路において、配置・配線
の処理の後に、比較的容易にスキュー調整された半導体
集積回路を提供することができるという優れた効果を得
ることができる。
【図１】図１は、本発明の要旨を示すモデル図である。
【図２】図２は、本発明の実施例の未使用セルの集積回
路レイアウト図である。
路レイアウト図である。
【図３】図３は、スキュー調整が必要な論理回路の一例
の論理回路図である。
の論理回路図である。
１０…未使用セル、 １０a …未使用セルのフローティング状態の部位、 １２…出力側のセル、 １４…入力側のセル、 ２０…コンタクト、 ２２、Ｌ１、Ｌ２…配線、 ３０a 、３０b …Ｄ型フリップフロップ、 ３２a 、３２b …バッファゲート、 τ1 、τ2 …遅延時間。
Claims (1)
- 【特許請求の範囲】 【請求項１】ゲートアレイ方式の半導体集積回路におい
て、未使用のセルの領域を通過する、該セルとは別のセ
ルの出力から更に別のセルの入力までを電気的に接続す
る配線上に、該未使用セル中のフローティング状態の部
位と該配線とを電気的に接続するためのコンタクトが打
たれていることを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18326591A JPH056937A (ja) | 1991-06-27 | 1991-06-27 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18326591A JPH056937A (ja) | 1991-06-27 | 1991-06-27 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH056937A true JPH056937A (ja) | 1993-01-14 |
Family
ID=16132642
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18326591A Pending JPH056937A (ja) | 1991-06-27 | 1991-06-27 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH056937A (ja) |
-
1991
- 1991-06-27 JP JP18326591A patent/JPH056937A/ja active Pending
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