JP2008103929A - 半導体集積回路 - Google Patents
半導体集積回路 Download PDFInfo
- Publication number
- JP2008103929A JP2008103929A JP2006283978A JP2006283978A JP2008103929A JP 2008103929 A JP2008103929 A JP 2008103929A JP 2006283978 A JP2006283978 A JP 2006283978A JP 2006283978 A JP2006283978 A JP 2006283978A JP 2008103929 A JP2008103929 A JP 2008103929A
- Authority
- JP
- Japan
- Prior art keywords
- input
- integrated circuit
- semiconductor integrated
- output
- clock signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Pulse Circuits (AREA)
- Manipulation Of Pulses (AREA)
Abstract
【課題】半導体集積回路の外部入出力信号のタイミングを自動的に調整する。
【解決手段】半導体集積回路は、内部セルの動作クロック信号に同期して当該内部セルから出力されたデータ信号又は外部から入力されたデータ信号をラッチするフリップフロップ(10)を有する入出力セル(1)を備えている。
【選択図】図1
【解決手段】半導体集積回路は、内部セルの動作クロック信号に同期して当該内部セルから出力されたデータ信号又は外部から入力されたデータ信号をラッチするフリップフロップ(10)を有する入出力セル(1)を備えている。
【選択図】図1
Description
本発明は、半導体集積回路に関し、特に、半導体集積回路と外部との間で入出力される信号のタイミング調整技術に関する。
半導体集積回路の設計工程には、論理設計、回路設計、レイアウト設計、テスト設計がある。レイアウト設計では、論理セルの配置、論理セル間の配線が施される。そして、実際にレイアウトされた半導体集積回路は外部入出力に関してACスペックを満たす必要がある。
従来のレイアウト設計では、外部信号の入出力タイミングを調整するために、一旦すべての論理セルの配置及び配線を行ってから、入出力ピンからフリップフロップまでの遅延量を確認し、これがACスペックを満たしているかどうかを判定する。そして、ACスペックが満たされていなければ、手作業で論理セルサイズの変更、遅延セルの挿入又は削除、配線経路の変更などを行って遅延量を調整している。
従来、遅延調整用回路をライブラリとして作成し、遅延変動が予想される箇所や入出力セルの近傍などにあらかじめ遅延調整回路を埋め込むことにより遅延量を調整しているものがある(例えば、特許文献1参照)。また、遅延値の異なるセル構造を有することにより遅延調整を行っているものがある(例えば、特許文献2,3参照)。また、入出力セル領域における空きセルにテスト信号のリピータ回路を設けることにより、静的タイミング検証の信頼性及び正確性の向上を図っているものがある(例えば、特許文献4参照)。
特開2000−243843号公報
特開2004−266161号公報
特開2001−274333号公報
特開2004−260093号公報
上記の各従来技術では、レイアウト設計において、遅延変動が予想される箇所や入出力セルの近傍などに遅延調整回路や遅延値の異なるセル構造を配置する必要があるため、手作業での配置が必要となる。しかし、手作業での配置はレイアウト設計ツールを使用した配置と比較して膨大な工数が必要となる。上記問題に鑑み、本発明は、半導体集積回路の外部入出力信号のタイミングを自動的に調整することを課題とする。
上記課題を解決するために本発明が講じた手段は、半導体集積回路として、内部セルの動作クロック信号に同期して当該内部セルから出力されたデータ信号又は外部から入力されたデータ信号をラッチするフリップフロップを有する入出力セルを備えたものとする。
これによると、入出力セルから出力されるデータ信号のタイミングが内部セルの動作クロック信号によって自動的に調整されるため、自動レイアウトツールによる配置合成の際に、入出力セルの前段の内部セルにおけるフリップフロップから当該入出力セルまで、又は入出力セルから当該入出力セルの次段の内部セルにおけるフリップフロップまでのタイミングを考慮した配置及び配線が可能となる。
好ましくは、前記入出力セルは、前記データ信号及び前記フリップフロップの出力信号を受け、これら信号のいずれか一方を選択的に出力するセレクタ、前記フリップフロップへの前記動作クロック信号の供給及び遮断を切り替えるゲート回路、前記動作クロック信号を波形整形して前記フリップフロップに供給するバッファ、前記動作クロック信号が所定の論理レベルとなっているとき、前記データ信号をラッチし、当該ラッチしたデータ信号を前記フリップフロップに供給するラッチ回路、又は、前記動作クロック信号を遅延させる少なくとも一つの遅延線と前記遅延線によって遅延した動作クロック信号を受け、これら信号のいずれか一つを選択的に前記フリップフロップに供給するセレクタとを有するものとする。
また、好ましくは、上記の半導体集積回路は、前記動作クロック信号を分配するクロック分配セルを備え、前記入出力セルは、前記クロック分配セルによって分配された動作クロック信号を受けるものとする。より好ましくは、前記入出力セルは、前記内部セルから直接入力された動作クロック信号及び前記クロック分配セルによって分配された動作クロック信号を受け、これら信号のいずれか一方を選択的に前記フリップフロップに供給するセレクタを有するものとする。また、より好ましくは、前記クロック分配セルは、前記クロック分配セルによって分配された動作クロック信号を受ける入出力セルに挟まれて配置されているものとする。
また、好ましくは、上記の半導体集積回路は、前記動作クロック信号を出力するクロック入出力セルを備えているものとする。より好ましくは、前記入出力セルは、前記動作クロック信号を遅延させる少なくとも一つの遅延線と、前記遅延線によって遅延した動作クロック信号を受け、これら信号のいずれか一つを選択的に前記フリップフロップに供給するセレクタとを有するものとする。また、より好ましくは、前記クロック入出力セルは、前記動作クロック信号を遅延させる遅延素子を有するものとする。また、より好ましくは、前記クロック入出力セルは、前記動作クロック信号を遅延させる少なくとも一つの遅延線と、前記遅延線によって遅延した動作クロック信号を受け、これら信号のいずれか一つを選択的に出力するセレクタとを有するものとする。
以上のように本発明によると、半導体集積回路の外部入出力信号のタイミングが自動的に調整されてACスペックが満たされるため、レイアウト設計において、手作業による論理セルサイズの変更、遅延セルの挿入又は削除、配線経路の変更などが不要となる。これにより、半導体集積回路の設計工数が削減され、設計の効率化及び低コスト化が図れる。
以下、本発明を実施するための最良の形態について、図面を参照しながら説明する。
(第1の実施形態)
図1は、第1の実施形態に係る半導体集積回路の一部分の構成を示す。3つの入出力セル1は、それぞれ、フリップフロップ10を備えている。各フリップフロップ10のデータ入力端には各入出力セル1の前段に設けられた内部セル100a,100b及び100cにおける論理回路102a,102b及び100cから出力されたデータ信号DINa,DINb及びDINcが与えられる。また、各フリップフロップ10のクロック入力端には内部セル100a〜100cのそれぞれにおけるフリップフロップ101の動作クロック信号CKが与えられる。そして、各フリップフロップ10のデータ出力端は各入出力パッド11に接続されている。
図1は、第1の実施形態に係る半導体集積回路の一部分の構成を示す。3つの入出力セル1は、それぞれ、フリップフロップ10を備えている。各フリップフロップ10のデータ入力端には各入出力セル1の前段に設けられた内部セル100a,100b及び100cにおける論理回路102a,102b及び100cから出力されたデータ信号DINa,DINb及びDINcが与えられる。また、各フリップフロップ10のクロック入力端には内部セル100a〜100cのそれぞれにおけるフリップフロップ101の動作クロック信号CKが与えられる。そして、各フリップフロップ10のデータ出力端は各入出力パッド11に接続されている。
上記の構成によると、データ信号DINa〜DINcは各フリップフロップ10において共通のクロック信号CKに同期してラッチされる。したがって、論理回路102a〜102cの構成や配線長の違いなどからデータ信号DINa〜DINcに比較的大きなスキューが生じていても、これらデータ信号のスキューは各フリップフロップ10に入力されるクロック信号CKのスキュー程度にまで収束する。そして、各フリップフロップ10のデータ出力端から各入出力パッド11までの短区間では信号遅延がほとんど発生しないことから、各入出力パッド11から外部に出力される信号のスキューは各フリップフロップ10に入力されるクロック信号CKに生じるごく僅かなものとなる。
以上、本実施形態によると、各内部セルからのデータ信号のスキューが各入出力セルにおいて吸収されてほぼなくなるため、各内部セルにおける信号遅延のバラツキを意識することなく内部セル間のタイミングのみを考慮したレイアウト設計が可能となる。すなわち、自動レイアウトツールによる配置合成実施時に入出力セルまでのタイミングを考慮した論理セルの配置及び配線を行うことができる。
入出力セル1は、図1に示した構成以外にさまざまに構成することができる。図2は、入出力セルの別構成例を示す。当該入出力セル1は、図1に示した入出力セル1におけるフリップフロップ10と入出力パッド11との間にセレクタ12を追加した構成となっている。セレクタ12は、図示しない内部セルから出力されたデータ信号DIN及びフリップフロップ10の出力信号を受け、選択信号SELに従って、これらの入力された信号のいずれか一方を入出力パッド11に選択的に出力する。
図2に示した構成によると、タイミング調整の必要がないテスト信号などについては、フリップフロップ10を介することなく外部に出力することができる。一方、タイミング調整が必要な通常のデータ信号については、フリップフロップ10を介してタイミング調整を行ってから外部に出力することができる。このように、信号の性質に応じてタイミング調整を行うか否かを選択することができる。
図3は、入出力セルの別構成例を示す。当該入出力セル1は、図1に示した入出力セル1におけるフリップフロップ10のクロック入力端の手前にゲート回路13を追加した構成となっている。ゲート回路13は、図示しない内部セルの動作クロック信号CK及びイネーブル信号ENを受け、信号ENがアクティブのとき、フリップフロップ10にクロック信号CKを供給する一方、信号ENがインアクティブのとき、クロック信号CKを遮断する。
図3に示したように、イネーブル信号ENをインアクティブにすることで、フリップフロップ10は停止して電力を消費しなくなる。したがって、タイミング調整が必要なときにのみイネーブル信号ENをアクティブにしてフリップフロップ10を動作させることにより、半導体集積回路全体としての消費電力を低減することができる。
図4は、入出力セルの別構成例を示す。当該入出力セル1は、図1に示した入出力セル1におけるフリップフロップ10のクロック入力端の手前にバッファ14を追加した構成となっている。
通常、入出力セル1は半導体集積回路の外周領域に配置されるため、内部セルとの間の信号線は長くなる。このため、入出力セル1に入力されるクロック信号CKの波形なまりは大きくなってしまう。そして、フリップフロップ10における信号遅延はクロック信号CKの波形なまりに依存するため、波形なまりが大きいクロック信号CKをフリップフロップ10に入力すると、入出力セル1によるデータ信号DINのタイミング調整が困難となるおそれがある。そこで、図4に示したように、バッファ14によってクロック信号CKを波形整形してからフリップフロップ10に入力することで、フリップフロップ10における信号遅延のバラツキを抑制することができる。
図5は、入出力セルの別構成例を示す。当該入出力セル1は、図1に示した入出力セル1におけるフリップフロップ10のデータ入力端の手前にラッチ回路15を追加した構成となっている。ラッチ回路15のデータ入力端には図示しない内部セルから出力されたデータ信号DINが与えられる。ラッチ回路15のゲート端には図示しない内部セルの動作クロック信号CKが与えられる。そして、ラッチ回路15のデータ出力端はフリップフロップ10のデータ入力端に接続されている。ラッチ回路15は、クロック信号CKが所定の論理レベル(例えば、Hiレベル)となっている間だけ、入力されたデータ信号DINを出力する。
クロック信号CKの周波数が高くなるほど、フリップフロップ10によるデータ信号DINのタイミング調整が困難となる。そこで、図5に示したように、クロック信号CKが所定の論理レベルとなっている間だけデータ信号DINを通過させ、この通過したデータ信号DINをフリップフロップ10においてラッチすることで、フリップフロップ10はクロック信号CKの半周期分のタイミングマージンを確保することができる。したがって、クロック信号CKの周波数が高くても、フリップフロップ10によるデータ信号DINのタイミング調整を容易に行うことができる。
図6は、入出力セルの別構成例を示す。当該入出力セル1は、図1に示した入出力セル1に、図示しない内部セルの動作クロック信号CKを遅延させる遅延線16a及び16b、及びセレクタ17を追加した構成となっている。セレクタ17は、遅延線16a及び16bによって遅延したクロック信号を受け、選択信号SELに従って、これらの入力されたクロック信号のいずれか一方をフリップフロップ10に選択的に供給する。
上述したように、内部セルと入出力セル1との間の信号線が長いと入出力セル1に入力されるクロック信号CKの波形なまりは大きくなるため、クロックツリーシンセシスなどによってクロック信号CKのスキューを調整する必要がある。しかし、メモリセルなどの比較的規模の大きな内部セルがあると入出力セル1の近傍にリピータバッファを配置することができないことがある。このような場合には、クロック信号CKのスキューの微調整が困難となる。そこで、図6に示したように、入出力セル1の内部においてフリップフロップ10に供給すべきクロック信号CKの遅延調整を行うことにより、クロックツリーシンセシスが構成できなくてもクロック信号CKのスキューの微調整を行うことができる。
なお、3つ以上の遅延線によってクロック信号CKを遅延させて、セレクタ17によってこれら3つ以上のクロック信号の中からいずれか一つを選択するようにしてもよい。また、セレクタ17にクロック信号CKを遅延させずに入力してもよい。
(第2の実施形態)
図7は、第2の実施形態に係る半導体集積回路の一部分の構成を示す。クロック分配セル2は、二つの入出力セル1に挟まれて配置されており、各入出力セル1の前段に設けられた内部セル100a及び100bのそれぞれにおけるフリップフロップ101の動作クロック信号CKを受け、これを隣接する入出力セル1に分配する。また、クロック分配セル2は入出力パッド11からクロック信号CKを出力する。二つの入出力セル1は、それぞれ、フリップフロップ10を備えている。各フリップフロップ10のデータ入力端には内部セル100a及び100bにおける論理回路102a及び102bから出力されたデータ信号DINa及びDINbが与えられる。また、各フリップフロップ10のクロック入力端にはクロック分配セル2によって分配されたクロック信号CKが与えられる。そして、各フリップフロップ10のデータ出力端は各入出力パッド11に接続されている。
図7は、第2の実施形態に係る半導体集積回路の一部分の構成を示す。クロック分配セル2は、二つの入出力セル1に挟まれて配置されており、各入出力セル1の前段に設けられた内部セル100a及び100bのそれぞれにおけるフリップフロップ101の動作クロック信号CKを受け、これを隣接する入出力セル1に分配する。また、クロック分配セル2は入出力パッド11からクロック信号CKを出力する。二つの入出力セル1は、それぞれ、フリップフロップ10を備えている。各フリップフロップ10のデータ入力端には内部セル100a及び100bにおける論理回路102a及び102bから出力されたデータ信号DINa及びDINbが与えられる。また、各フリップフロップ10のクロック入力端にはクロック分配セル2によって分配されたクロック信号CKが与えられる。そして、各フリップフロップ10のデータ出力端は各入出力パッド11に接続されている。
上述したように、各入出力パッド11から外部に出力される信号のスキューは各フリップフロップ10に入力されるクロック信号CKのスキューと同程度となるため、内部セルから各入出力セル1までのクロック信号CKの配線長が大きく異なると、各入出力パッド11から外部に出力される信号のスキューもまた大きくなってしまう。そこで、上記の構成のように、内部セル100a及び100bに共通の動作クロック信号CKを一端クロック分配セル2に入力し、そこから各入出力セル1に分配することで、各入出力セル1に入力されるクロック信号CKのスキューがほとんどなくなり、各入出力パッド11から外部に出力される信号のスキューを極めて小さくすることができる。これにより、特にクロック信号CKのスキュー調整を意識することなくレイアウト設計を行うことができる。
入出力セル1は、図7に示した構成以外にさまざまに構成することができる。図8は、入出力セル1の別構成例を示す。当該入出力セル1は、図7に示した入出力セル1におけるフリップフロップ10のクロック入力端の手前にセレクタ18を追加した構成となっている。セレクタ18は、図示しないクロック分配セル2によって分配されたクロック信号CK及びクロック分配セル2を経由せずに内部セル側から直接入力されたクロック信号CKを受け、選択信号SELに従って、これらの入力されたクロック信号のいずれか一方をフリップフロップ10に選択的に供給する。この構成によると、内部セル側でタイミング調整されたクロック信号とクロック分配セル2によってタイミング調整されたクロック信号とを適宜切り替えてフリップフロップ10に供給することができる。これにより、クロック信号のスキューに起因する出力信号のスキューを低減することができる。
(第3の実施形態)
図9は、第3の実施形態に係る半導体集積回路の一部分の構成を示す。入出力セル1は図1に示したものと同様である。クロック入出力セル3は、内部セル100の動作クロック信号CKを受け、これを入出力パッド11から出力する。
図9は、第3の実施形態に係る半導体集積回路の一部分の構成を示す。入出力セル1は図1に示したものと同様である。クロック入出力セル3は、内部セル100の動作クロック信号CKを受け、これを入出力パッド11から出力する。
上記の構成によると、半導体集積回路の外部出力信号のうち、データ信号は入出力セル1においてフリップフロップ10を経由して出力され、クロック信号はクロック入出力セル3において特に何も経由せずに直接出力される。このため、クロック信号をデータ信号よりも早く外部に出力することが要求されるACスペックがあった場合に当該要求を満たすことができる。なお、図6に示した入出力セル1にすることで、外部に出力されるクロック信号に対するデータ信号のタイミングを適宜調整することができる。
クロック入出力セル3は、図9に示した構成以外にさまざまに構成することができる。図10は、クロック入出力セル3の別構成例を示す。当該クロック入出力セル3は、図9に示したクロック入出力セル3に、クロック信号CKを遅延させる遅延素子31を追加した構成となっている。具体的には、遅延素子31はインバータセルで構成されている。
図10に示した構成によると、クロック信号CKが半周期分だけ遅れて外部に出力される。このため、データ信号をクロック信号よりも早く外部に出力することが要求されるACスペックがあった場合に当該要求を満たすことができる。
図11は、クロック入出力セル3の別構成例を示す。当該クロック入出力セル3は、図9に示したクロック入出力セル3に、図示しない内部セルの動作クロック信号CKを遅延させる遅延線32、及びセレクタ33を追加した構成となっている。セレクタ33は、クロック入出力セル3に入力されたクロック信号及び遅延線32によって遅延したクロック信号を受け、選択信号SELに従って、これらの入力されたクロック信号のいずれか一方を入出力パッド11に選択的に出力する。この構成によると、外部に出力されるデータ信号に対するクロック信号のタイミングを適宜調整することができる。なお、複数の遅延線によってクロック信号CKを遅延させて、セレクタ33によってこれら複数のクロック信号の中からいずれか一つを選択するようにしてもよい。
なお、入出力セル1が特に出力セルであるとして説明したが、フリップフロップ10のデータ端子に、入出力パッド11に与えられたデータ信号を入力するように変更することで、入出力セル1は入力セルとして機能するようになることは言うまでもない。
本発明に係る半導体集積回路は、外部入出力信号のタイミングを自動的に調整することができるため、厳格なACスペックが要求される半導体集積回路として特に有用である。
1 入出力セル
2 クロック分配セル
3 クロック入出力セル
10 フリップフロップ
11 入出力パッド
12 セレクタ
13 ゲート回路
14 バッファ
15 ラッチ回路
16a 遅延線
16b 遅延線
17 セレクタ
18 セレクタ
31 遅延素子
32 遅延線
33 セレクタ
2 クロック分配セル
3 クロック入出力セル
10 フリップフロップ
11 入出力パッド
12 セレクタ
13 ゲート回路
14 バッファ
15 ラッチ回路
16a 遅延線
16b 遅延線
17 セレクタ
18 セレクタ
31 遅延素子
32 遅延線
33 セレクタ
Claims (13)
- 内部セルの動作クロック信号に同期して、当該内部セルから出力されたデータ信号又は外部から入力されたデータ信号をラッチするフリップフロップを有する入出力セルを備えた
ことを特徴とする半導体集積回路。 - 請求項1に記載の半導体集積回路において、
前記入出力セルは、前記データ信号及び前記フリップフロップの出力信号を受け、これら信号のいずれか一方を選択的に出力するセレクタを有する
ことを特徴とする半導体集積回路。 - 請求項1に記載の半導体集積回路において、
前記入出力セルは、前記フリップフロップへの前記動作クロック信号の供給及び遮断を切り替えるゲート回路を有する
ことを特徴とする半導体集積回路。 - 請求項1に記載の半導体集積回路において、
前記入出力セルは、前記動作クロック信号を波形整形して前記フリップフロップに供給するバッファを有する
ことを特徴とする半導体集積回路。 - 請求項1に記載の半導体集積回路において、
前記入出力セルは、前記動作クロック信号が所定の論理レベルとなっているとき、前記データ信号をラッチし、当該ラッチしたデータ信号を前記フリップフロップに供給するラッチ回路を有する
ことを特徴とする半導体集積回路。 - 請求項1に記載の半導体集積回路において、
前記入出力セルは、前記動作クロック信号を遅延させる少なくとも一つの遅延線と、前記遅延線によって遅延した動作クロック信号を受け、これら信号のいずれか一つを選択的に前記フリップフロップに供給するセレクタとを有する
ことを特徴とする半導体集積回路。 - 請求項1に記載の半導体集積回路において、
前記動作クロック信号を分配するクロック分配セルを備え、
前記入出力セルは、前記クロック分配セルによって分配された動作クロック信号を受ける
ことを特徴とする半導体集積回路。 - 請求項7に記載の半導体集積回路において、
前記入出力セルは、前記内部セルから直接入力された動作クロック信号及び前記クロック分配セルによって分配された動作クロック信号を受け、これら信号のいずれか一方を選択的に前記フリップフロップに供給するセレクタを有する
ことを特徴とする半導体集積回路。 - 請求項7に記載の半導体集積回路において、
前記クロック分配セルは、前記クロック分配セルによって分配された動作クロック信号を受ける入出力セルに挟まれて配置されている
ことを特徴とする半導体集積回路。 - 請求項1に記載の半導体集積回路において、
前記動作クロック信号を出力するクロック入出力セルを備えた
ことを特徴とする半導体集積回路。 - 請求項10に記載の半導体集積回路において、
前記入出力セルは、前記動作クロック信号を遅延させる少なくとも一つの遅延線と、前記遅延線によって遅延した動作クロック信号を受け、これら信号のいずれか一つを選択的に前記フリップフロップに供給するセレクタとを有する
ことを特徴とする半導体集積回路。 - 請求項10に記載の半導体集積回路において、
前記クロック入出力セルは、前記動作クロック信号を遅延させる遅延素子を有する
ことを特徴とする半導体集積回路。 - 請求項10に記載の半導体集積回路において、
前記クロック入出力セルは、前記動作クロック信号を遅延させる少なくとも一つの遅延線と、前記遅延線によって遅延した動作クロック信号を受け、これら信号のいずれか一つを選択的に出力するセレクタとを有する
ことを特徴とする半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006283978A JP2008103929A (ja) | 2006-10-18 | 2006-10-18 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006283978A JP2008103929A (ja) | 2006-10-18 | 2006-10-18 | 半導体集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2008103929A true JP2008103929A (ja) | 2008-05-01 |
Family
ID=39437927
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006283978A Pending JP2008103929A (ja) | 2006-10-18 | 2006-10-18 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2008103929A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10075153B2 (en) | 2016-02-05 | 2018-09-11 | Samsung Electronics Co., Ltd. | Low-power clock-gated synchronizer, a data processing system that incorporates the same and a synchronization method |
-
2006
- 2006-10-18 JP JP2006283978A patent/JP2008103929A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10075153B2 (en) | 2016-02-05 | 2018-09-11 | Samsung Electronics Co., Ltd. | Low-power clock-gated synchronizer, a data processing system that incorporates the same and a synchronization method |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8222921B2 (en) | Configurable time borrowing flip-flops | |
US8427213B2 (en) | Robust time borrowing pulse latches | |
US8484523B2 (en) | Sequential digital circuitry with test scan | |
US7543258B2 (en) | Clock design apparatus and clock design method | |
KR100432923B1 (ko) | 넓은 주파수 대역에 대응할 수 있는 레지스터 및 이를이용한 신호 발생 방법 | |
US8627252B2 (en) | Method for selectively implementing low threshold voltage transistors in digital logic designs | |
JP4907521B2 (ja) | 再構成可能な半導体集積回路及びその処理割り当て方法 | |
JP2007170959A (ja) | 半導体集積回路とその設計方法 | |
JP2007300067A (ja) | 半導体集積回路装置およびその設計方法 | |
US7492205B2 (en) | Clock generator | |
CN113792520A (zh) | 布局布线方法、装置、同步电路以及集成电路芯片 | |
US20020029361A1 (en) | Logic circuit design method and logic circuit | |
JP2017027204A (ja) | 半導体装置および半導体装置の制御方法 | |
JP2008103929A (ja) | 半導体集積回路 | |
JPH10107614A (ja) | 半導体集積回路及びその設計方法 | |
JP5580763B2 (ja) | 半導体集積回路 | |
JP2008198003A (ja) | アレイ型プロセッサ | |
JP2009152822A (ja) | 記憶装置 | |
JP2005116793A (ja) | 半導体集積回路及びそのクロック配線方法 | |
JP5696407B2 (ja) | 半導体集積回路の自動配置配線方法、レイアウト装置、自動配置配線プログラム、及び半導体集積回路 | |
JP2008219535A (ja) | 同期回路 | |
WO2011013270A1 (ja) | 半導体装置 | |
JP2011134072A (ja) | 半導体集積回路の設計方法及びプログラム | |
JP2006084314A (ja) | 半導体集積回路 | |
JP2009187110A (ja) | クロック分配回路の設計方法 |