JP5580763B2

JP5580763B2 - 半導体集積回路

Info

Publication number: JP5580763B2
Application number: JP2011044612A
Authority: JP
Inventors: 康弘松浦; 明長尾
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2011-03-02
Filing date: 2011-03-02
Publication date: 2014-08-27
Anticipated expiration: 2031-03-02
Also published as: JP2012182689A

Description

本発明は、分周クロック生成回路等に用いられる半導体集積回路に関する。

半導体装置は、一般的に、原振クロック信号を分周した分周クロック信号等、原振クロック信号とは異なる周波数のクロック信号を用いる第１通常動作モードや、原振クロック信号をそのまま用いる第２通常動作モード、スキャンテストモード等のテストモード等、複数の動作モードで動作する。

尚、上述した第１通常動作モードにおいて、例えば、分周クロック信号を用いる場合、原振クロック信号を複数の信号経路に分配し、分配した信号経路に分周クロック生成回路を設けて分周クロック信号を生成する等している。

ここで、図６は、従来技術に係る分周クロック生成回路に用いられる半導体集積回路１０の一例を示しており、原振クロック信号ＣＬＫの立ち上がりで外部入力信号Ｄをラッチするフリップフロップ回路ＦＦ１０と、制御信号ＳＥに基づいてバッファ回路ＢＵＦ１からの出力信号（原振クロック信号ＣＬＫの遅延信号）とフリップフロップ回路ＦＦ１０からの出力信号の何れか一方を選択出力するセレクタ回路ＳＥＬ１０と、原振クロック信号ＣＬＫが入力される入力端子とセレクタ回路ＳＥＬ１０の選択制御端子Ｓの間に設けられた遅延回路ＢＵＦ１０と、を備えて構成されている（例えば、非特許文献１参照）。

図７に示すように、外部出力端子Ｑを、インバータ回路ＩＮＶ１０を介して外部入力端子Ｄに接続することにより、原振クロック信号ＣＬＫを２分周した分周クロック信号を生成可能になる。

尚、同期式半導体装置では、半導体集積回路１０を経由して後段回路２０に供給されるクロック信号の遅延時間と、ＣＬＫＬＯＯＴから直接後段回路３０に供給されるクロック信号の遅延時間とを一致させる必要がある。更に、図６に示す半導体集積回路１０では、破線で示す経路Ａと経路Ｂの遅延時間を一致させ、経路Ａを通過する分周信号と経路Ｂを通過する原振クロック信号の両方について後段回路２０におけるタイミング制約を満たす必要があるが、従来のレイアウトツールでは、経路Ａと経路Ｂを夫々別個に、後段回路２０におけるタイミング制約を満たすようにＣＴＳ処理を実行していた。

これに対し、上記非特許文献１では、クロックツリーシンセシス（ＣＴＳ）処理において、フリップフロップ回路及びセレクタ回路をＣＴＳ用セルに置き換えて半導体集積回路１０を１つのバッファ回路として扱うことにより、実際には複数の信号経路を備えながら、１つの信号経路しか備えない回路と同様にＣＴＳを行うことが可能になり、レイアウト設計の負荷軽減が可能になることが記載されている。

発明協会公開技報公技番号０８−５０３９３４号

しかしながら、上記非特許文献１では、上述したように、半導体集積回路１０を１つのバッファとして扱う必要があることから、経路Ａの遅延時間と経路Ｂの遅延時間を一致させる必要が生じていた。経路Ａの遅延時間と経路Ｂの遅延時間を一致させるためには、バッファ回路ＢＵＦ１０の遅延時間を相当精確に調整する必要があり、レイアウト負荷が十分に低減できないという問題があった。

本発明は上記の問題に鑑みてなされたものであり、その目的は、クロック信号を通過させる場合の遅延時間と分周クロックを生成する場合の遅延時間を等しくするために、遅延時間の算出や遅延回路の調整を行う必要がない半導体集積回路を提供する点にある。

上記目的を達成するための本発明に係る半導体集積回路は、外部制御信号の論理値に基づいて、クロック信号と外部入力信号の何れか一方を選択して内部入力信号とし、前記クロック信号の立ち下がりで前記内部入力信号をラッチして第１内部出力信号を生成し、前記クロック信号の立ち上がりで前記内部入力信号をラッチして第２内部出力信号を生成し、前記クロック信号または前記クロック信号の遅延信号を内部制御信号とし、前記内部制御信号に基づいて、前記第１内部出力信号Ｓ１が遷移するタイミングでは前記第２内部出力信号Ｓ２を選択して出力し、選択された一方の前記内部出力信号は、当該選択期間中は信号レベルが変化しないことを特徴とする。

更に好ましくは、上記特徴の半導体集積回路は、前記外部制御信号の論理値に基づいて、前記クロック信号と前記外部入力信号の何れか一方を選択し前記内部入力信号として出力する第１セレクタ回路と、前記クロック信号の立ち下がりで前記内部入力信号をラッチして前記第１内部出力信号を出力する第１フリップフロップ回路と、前記クロック信号の立ち上がりで前記内部入力信号をラッチして前記第２内部出力信号を出力する第２フリップフロップ回路と、前記内部制御信号の論理値に基づいて、前記第１内部出力信号と前記第２内部出力信号の何れか一方を選択して前記外部出力信号として出力する第２セレクタ回路と、を備える。

上記目的を達成するための本発明に係る分周クロック回路は、上記何れかの特徴の半導体集積回路の前記外部出力信号の反転信号を、前記外部入力信号とする。

上記特徴の半導体集積回路によれば、外部出力信号の遷移タイミングは、原振クロック信号を通過させる場合及び分周クロック信号を生成する場合の何れについても、第２セレクタ回路の制御信号の制御タイミング、即ち、原振クロック信号または原振クロック信号の遅延信号の遷移タイミングによって決まることから、遅延回路の遅延時間を精確に調整する必要がなくなる。

これにより、例えば、上記非特許文献１と同様に、上記特徴の半導体集積回路を１つのバッファ回路とみなしてＣＴＳ処理を行えば、複雑なクロック経路を備える半導体装置であっても、従来より容易にタイミング調整が可能になる。特に、規模が大きく上記特徴の半導体集積回路を多く用いる半導体装置や、複雑なクロック経路の半導体装置では、遅延時間の調整が無くなることによって、設計時間の短縮の効果がより期待できる。

本発明に係る半導体集積回路の概略構成例を示す概略回路図本発明に係る半導体集積回路を用いた分周回路の一例を示す概略回路図本発明に係る分周回路の動作例を示すタイミングチャート本発明に係る分周回路の動作例を示すタイミングチャート本発明に係る分周回路の動作例を示すタイミングチャート従来技術に係る半導体集積回路の概略構成例を示す概略回路図従来技術に係る半導体集積回路を用いた分周回路の一例を示す概略回路図

以下、本発明に係る半導体集積回路（以下、適宜「本発明回路」と称する）の実施形態を図面に基づいて説明する。

本発明回路の実施形態について、図１及び図２を基に説明する。ここで、図１は、本発明回路１Ａの回路構成を、図２は、本発明回路１Ａを用いた２分周の分周クロック生成回路１Ｂの概略構成例を示している。

先ず、本発明回路１Ａの構成について説明する。

図１に示すように、本発明回路１Ａは、外部制御信号ＳＥの論理値に基づいて、クロック信号ＣＬＫと外部入力信号ＳＤの何れか一方を選択し内部入力信号Ｓ０として出力するセレクタ回路ＳＥＬ１と、クロック信号ＣＬＫの立ち下がりで内部入力信号Ｓ０をラッチして第１内部出力信号Ｓ１を出力するフリップフロップ回路ＦＦ１と、クロック信号ＣＬＫの立ち上がりで内部入力信号Ｓ０をラッチして第２内部出力信号Ｓ２を出力するフリップフロップ回路ＦＦ２と、クロック信号ＣＬＫの遅延調整用のバッファ回路ＢＵＦ１と、バッファ回路ＢＵＦ１から出力される内部制御信号Ｓ３の論理値に基づいて、第１内部出力信号Ｓ１と第２内部出力信号Ｓ２の何れか一方を選択して外部出力信号Ｓ４として出力するセレクタ回路ＳＥＬ２と、を備えている。

セレクタ回路ＳＥＬ１は、外部制御信号ＳＥが“１”の時に外部入力信号ＳＤを選択して出力し、外部制御信号ＳＥが“０”の時にクロック信号ＣＬＫを選択して出力する。

セレクタ回路ＳＥＬ２は、バッファ回路ＢＵＦ１の遅延時間が、フリップフロップ回路ＦＦ１及びフリップフロップ回路ＦＦ２の遅延時間より短い場合は、内部制御信号Ｓ３が“１”の時に、フリップフロップ回路ＦＦ１からの出力信号である第１内部出力信号Ｓ１を選択して出力し、内部制御信号Ｓ３が“０”の時に、フリップフロップ回路ＦＦ２からの出力信号である第２内部出力信号Ｓ２を選択して出力するように構成されており、バッファ回路ＢＵＦ１の遅延時間が、フリップフロップ回路ＦＦ１及びフリップフロップ回路ＦＦ２の遅延時間より長い場合は、内部制御信号Ｓ３が“０”の時に、フリップフロップ回路ＦＦ１からの出力信号である第１内部出力信号Ｓ１を選択して出力し、内部制御信号Ｓ３が“１”の時に、フリップフロップ回路ＦＦ２からの出力信号である第２内部出力信号Ｓ２を選択して出力するように構成されている。このように構成することにより、クロック信号ＣＬＫを分周せずに外部出力信号Ｓ４として出力する場合と、クロック信号ＣＬＫの分周信号を外部出力信号Ｓ４として出力する場合の何れも、セレクタ回路ＳＥＬ２の内部制御信号Ｓ３の切り替えのタイミングで外部出力信号Ｓ４が遷移することになり、遅延回路ＢＵＦ１の遅延量を厳密に求める必要が無くなる。

尚、図示しないが、遅延調整用のバッファ回路ＢＵＦ１は設けない構成にしても良い。

次に、分周クロック生成回路１Ｂの構成について説明する。

分周クロック生成回路１Ｂは、本発明回路１Ａの外部出力端子Ｚと外部入力端子Ｄをインバータ回路ＩＮＶ１で接続し、外部出力端子Ｚから出力された外部出力信号Ｓ４の反転信号ＳＤが外部入力端子Ｄに入力する構成としている。尚、任意の外付け回路を接続する、或いは、分周クロック生成回路１Ｂを複数段直列に接続する等すれば、任意の分周のクロック信号を生成する分周クロック生成回路を得ることが可能である。

引き続き、分周クロック生成回路１Ｂの動作について図３〜図５を基に説明する。

ここで、図３〜図５は、図２に示す分周クロック生成回路の動作例を示しており、図３は、バッファ回路ＢＵＦ１の遅延時間が０の場合（バッファ回路ＢＵＦ１が設けられていない場合）を示しており、図４は、バッファ回路ＢＵＦ１の遅延時間が、フリップフロップ回路ＦＦ１及びフリップフロップ回路ＦＦ２の遅延時間より短い場合について示しており、図５は、バッファ回路ＢＵＦ１の遅延時間が、フリップフロップ回路ＦＦ１及びフリップフロップ回路ＦＦ２の遅延時間より長い場合について示している。

また、図３（ａ）、図４（ａ）及び図５（ａ）は、外部制御信号ＳＥが“０”であり、クロック信号ＣＬＫを分周せずに出力する場合を、図３（ｂ）、図４（ｂ）及び図５（ｂ）は、外部制御信号ＳＥが“１”であり、クロック信号ＣＬＫを分周して出力する場合を示している。

尚、図３〜図５では、説明のために、インバータ回路ＩＮＶ１の遅延時間：セレクタ回路ＳＥＬ１及びセレクタ回路ＳＥＬ２の遅延時間：フリップフロップ回路ＦＦ１及びフリップフロップ回路ＦＦ２＝１：２：４としているが、これに限るものではない。

図３及び図４では、セレクタ回路ＳＥＬ２は、内部制御信号Ｓ３が“１”の時に、フリップフロップ回路ＦＦ１からの出力信号である第１内部出力信号Ｓ１を選択して出力し、内部制御信号Ｓ３が“０”の時に、フリップフロップ回路ＦＦ２からの出力信号である第２内部出力信号Ｓ２を選択して出力する。尚、図３及び図４において、第１内部出力信号Ｓ１及び第２内部出力信号Ｓ２の破線で囲んだ部分が選択出力となっており、外部出力信号Ｓ４の破線で囲んだ部分が夫々、矢印の示すように第１内部出力信号Ｓ１及び第２内部出力信号Ｓ２の破線で囲んだ部分の何れかに対応している。

図５では、バッファ回路ＢＵＦ１の遅延時間がフリップフロップ回路ＦＦ１及びフリップフロップ回路ＦＦ２の遅延時間より長いことから、セレクタ回路ＳＥＬ２は、図４の場合とは逆に、内部制御信号Ｓ３が“０”の時に、フリップフロップ回路ＦＦ１からの出力信号である第１内部出力信号Ｓ１を選択して出力し、内部制御信号Ｓ３が“１”の時に、フリップフロップ回路ＦＦ２からの出力信号である第２内部出力信号Ｓ２を選択して出力するように構成されている。尚、セレクタ回路ＳＥＬ２の構成を図４の場合と同じにし、バッファ回路ＢＵＦ１の前段または後段にインバータ回路を設けるように構成しても良い。また、尚、図３及び図４と同様に、図５において、第１内部出力信号Ｓ１及び第２内部出力信号Ｓ２の破線で囲んだ部分が選択出力となっており、外部出力信号Ｓ４の破線で囲んだ部分が夫々、矢印の示すように第１内部出力信号Ｓ１及び第２内部出力信号Ｓ２の破線で囲んだ部分の何れかに対応している。

図３〜図５に示すように、外部出力信号Ｓ４の遷移タイミングは、バッファ回路ＢＵＦ１の遅延時間がどのように調整されていても、クロック信号ＣＬＫを通過させる場合及び分周クロック信号を生成する場合の何れも、内部制御信号Ｓ３の切り替えのタイミングとなっている。即ち、クロック信号ＣＬＫを通過させる場合と分周クロック信号を生成して出力する場合とで遅延時間が一致しており、バッファ回路ＢＵＦ１の遅延時間を厳密に調整する必要がないことから、レイアウト設計にかかる負荷を軽減できる。

尚、非特許文献１に開示されているように、本発明回路１Ａを１つのバッファ回路として扱うことにより、実際には、クロック信号ＣＬＫを通過させる経路及び分周クロック信号の経路の２つの経路があるにも拘わらず、１系統のクロック系統のみの場合と同様にＣＴＳ処理を行うことが可能である。

１Ａ本発明に係る半導体集積回路
１Ｂ本発明に係る分周クロック生成回路
ＢＵＦ１バッファ回路
ＢＵＦ１０バッファ回路
ＦＦ１フリップフロップ回路
ＦＦ２フリップフロップ回路
ＦＦ１０フリップフロップ回路
ＩＮＶ１インバータ回路
ＩＮＶ１０インバータ回路
ＳＥＬ１セレクタ回路
ＳＥＬ２セレクタ回路
ＳＥＬ１０セレクタ回路

Claims

外部制御信号の論理値に基づいて、クロック信号と外部入力信号の何れか一方を選択して内部入力信号とし、
前記クロック信号の立ち下がりで前記内部入力信号をラッチして第１内部出力信号を生成し、
前記クロック信号の立ち上がりで前記内部入力信号をラッチして第２内部出力信号を生成し、
前記クロック信号または前記クロック信号の遅延信号を内部制御信号とし、前記内部制御信号の論理値に基づいて、前記第１内部出力信号または前記第２内部出力信号の何れか一方を選択出力し、選択された一方の前記内部出力信号は、当該選択期間中は信号レベルが変化しないことを特徴とする半導体集積回路。
請求項１に記載の前記半導体集積回路の前記外部出力信号の反転信号を、前記外部入力信号とする分周クロック生成回路。