KR100619474B1 - 프로그래머블 클럭 제너레이터 - Google Patents

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KR100619474B1
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조영균
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Abstract

본 발명은 선택신호들의 조합에 따라 지연시간이 조절되도록 함으로써 출력신호 간의 비중첩 시간을 임의로 조절할 수 있는 프로그래머블 클럭 제너레이터에 관해 개시한다. 클럭 제너레이터를 칩으로 제작한 후에도 사용자가 임의로 선택신호들을 입력하여 비중첩 시간을 조절할 수 있으므로 비중첩 시간이 고정되는 종래의 클럭 제너레이터에 비해 사용 효율이 높고, 또한, 칩의 크기가 증가되어도 데이터 전달시 에러가 발생되지 않는다. 각 구성요소의 성능을 최적화시키면 저전력 및 고효율의 클럭 제너레이터를 구현할 수 있으며, 동기식 순차 시스템으로 작동하는 고성능 마이크로 프로세서 등에 활용될 수 있다.
클럭 제너레이터, 지연시간, 비중첩 시간, 선택신호, 프로그래머블

Description

프로그래머블 클럭 제너레이터 {Programmable clock generator}
도 1은 종래의 2 위상 클럭 제너레이터를 설명하기 위한 회로도.
도 2는 도 1을 설명하기 위한 타이밍도.
도 3은 본 발명에 따른 프로그래머블 클럭 제너레이터를 설명하기 위한 회로도.
도 4는 도 3에 도시된 지연시간 조절회로의 상세 회로도.
도 5는 출력탭의 위치에 따른 비중첩 시간의 변화를 나타낸 그래프.
<도면의 주요 부분에 대한 부호의 설명>
10a, 12a, 12b, 12c, 12d, 20a, 22a, 22b, 22c, 22d, 23a, 23b, 23c, 23d, 23e, 23f, 24a, 24b, 24c, 24d, 24e, 24f: 인버터
11a, 11b, 21a, 21b: 낸드 게이트
23, 24: 지연회로
25, 26: 지연시간 조절회로
27, 28: 인버터
29a, 29b, 29c, 29d: 앤드 게이트
30: 오아 게이트
본 발명은 마이크로 프로세서 등에 사용되는 클럭 제너레이터에 관한 것으로, 보다 상세하게는 출력신호 간의 비중첩 시간(non-overlapping time)을 임의로 조절할 수 있는 프로그래머블(programmable) 클럭 제너레이터에 관한 것이다.
일반적으로 마이크로 프로세서 칩은 마스터 클럭신호를 기반으로 하는 온칩 클럭 제너레이터로부터 발생되는 2개 혹은 그 이상의 클럭신호에 의해 타이밍이 제어된다. 따라서 이러한 디지털 회로를 설계하는 경우 출력신호들이 서로 겹치지 않는 비중첩 클럭(non-overlapping clock) 파형을 만드는 것이 매우 중요하다.
도 1은 종래의 2 위상 비중첩 클럭 제너레이터의 일 예를 도시한 회로도이다.
먼저, 입력 클럭(CLK)이 로우(low) 상태인 경우, 낸드(NAND) 게이트(11b)의 출력은 하이(high) 상태가 되어 출력신호(Ф1)는 로우 상태가 되고, 낸드 게이트(11a)의 출력은 로우 상태가 되어 출력신호(Ф2)는 하이 상태가 된다.
상기 입력클럭(CLK)이 로우 상태에서 하이 상태로 천이되면, 낸드 게이트(11b)에는 인버터(12d)로부터 출력된 로우 상태의 신호가 입력된 상태이므로 낸드 게이트(11b)의 출력은 하이 상태가 되어 출력신호(Ф1)는 로우 상태를 유지하는 반면, 낸드 게이트(11a)에는 인버터(12b)로부터 출력된 하이 상태의 신호와 인버터(10a)로부터 출력된 로우 상태의 신호가 입력되므로 낸드 게이트(11a)의 출력은 하이 상태가 되어 출력신호(Ф2)는 로우 상태로 변화된다.
그리고 소정 시간 후 인버터(12d)를 통해 출력된 하이 상태의 신호가 낸드 게이트(11b)로 입력되면 낸드 게이트(11b)의 출력이 로우 상태로 변화되므로 출력신호(Ф1)는 하이 상태로 변화된다. 즉, 출력신호(Ф1)는 출력신호(Ф2)가 변화된 후 신호가 인버터(12d), 낸드 게이트(11b) 및 인버터(12a)를 통과하는 시간 만큼의 지연시간이 경과한 후 변화된다. 따라서 출력신호(Ф1 및 Ф2) 간에는 도 2에 도시된 바와 같이 비중첩 시간(g21)이 존재하게 된다.
이와 마찬가지로, 상기 입력클럭(CLK)이 하이 상태에서 로우 상태로 천이되면, 낸드 게이트(11a)에는 인버터(12b)로부터 로우 상태의 신호가 입력되기 때문에 낸드 게이트(11a)의 출력은 하이 상태를 유지하여 출력신호(Ф2)의 상태는 변하지 않는 반면, 낸드 게이트(11b)에는 인버터(12d)로부터 하이 상태의 신호가 입력되기 때문에 낸드 게이트(11b)의 출력은 하이 상태로 변화되어 출력신호(Ф1)는 로우 상태로 변화된다.
그리고 소정 시간 후 인버터(12b)를 통해 출력된 하이 상태의 신호가 낸드 게이트(11a)에 입력되면 낸드 게이트(11a)의 출력이 로우 상태로 변화되므로 출력신호(Ф2)는 하이 상태로 변화된다. 즉, 출력신호(Ф2)는 출력신호(Ф1)가 변화된 후 신호가 인버터(12b), 낸드 게이트(11a) 및 인버터(12c)를 통과하는 시간 만큼의 지연시간이 경과된 후 변화된다. 따라서 출력신호(Ф1 및 Ф2) 간에는 도 2에 도시된 바와 같이 비중첩 시간(g12)이 존재하게 된다.
이와 같이 종래의 클럭 제너레이터는 도 1에 도시된 바와 같이 낸드 게이트(11a 및 11b)의 출력단에 각각 직렬 연결된 2개의 인버터(12a 및 12b, 12c 및 12d) 에 의한 지연시간에 따라 출력신호(Ф1 및 Ф2) 간의 시간 마진이 확보된다. 그러나 이와 같이 구성된 클럭 제너레이터는 일단 칩으로 제작되면 임의로 비중첩 시간을 조절할 수 없는 단점이 있다. 또한, 칩의 크기가 증가할수록 신호들의 진행 경로가 길어지기 때문에 중첩이 일어날 수 있으며, 데이터 전달 및 신호 hand-shaking 시 에러가 발생될 수 있다.
본 발명의 목적은 상술한 바와 같은 종래 클럭 제너레이터의 문제점을 해결하기 위하여 비중첩 시간을 임의로 제어할 수 있는 프로그래머블 클럭 제너레이터를 제공하는 데 있다.
상기한 목적을 달성하기 위한 본 발명은 하나의 입력단자를 통해 클럭을 입력받는 제 1 낸드 게이트, 하나의 입력단자를 통해 반전된 상기 클럭을 입력받는 제 2 낸드 게이트, 상기 제 1 낸드 게이트의 출력을 반전시키는 제 1 인버터, 상기 제 2 낸드 게이트의 출력을 반전시키는 제 2 인버터, 상기 제 1 인버터의 출력을 지연시키는 제 1 지연수단, 상기 제 2 인버터의 출력을 지연시키는 제 2 지연수단, 외부로부터 제공되는 다수의 선택신호를 조합하여 상기 제 1 지연수단의 지연시간을 결정하고, 상기 제 1 지연수단으로부터 출력되는 신호를 제 1 출력단자로 제공하는 제 1 지연시간 조절수단, 상기 다수의 선택신호를 조합하여 상기 제 2 지연수단의 지연시간을 결정하고, 상기 제 2 지연수단으로부터 출력되는 신호를 제 2 출력단자로 제공하는 제 2 지연시간 조절수단, 상기 제 1 출력단자의 신호를 반전시켜 상기 제 2 낸드 게이트의 다른 입력단자로 제공하는 제 3 인버터, 상기 제 2 출 력단자의 신호를 반전시켜 상기 제 1 낸드 게이트의 다른 입력단자로 제공하는 제 4 인버터를 포함하는 것을 특징으로 한다.
상기 제 1 및 제 2 지연수단은 직렬로 연결된 다수의 인버터들로 구성되며, 상기 인버터들 사이에 출력탭이 각각 형성된 것을 특징으로 한다.
상기 다수의 인버터들은 짝수개이며, 상기 출력탭은 짝수개의 인버터 마다 형성된 것을 특징으로 한다.
상기 제 1 지연시간 조절수단은 상기 다수의 선택신호, 반전된 상기 다수의 선택신호 및 상기 제 1 지연수단의 출력들을 서로 다르게 조합하는 다수의 제 1 논리 게이트와, 상기 다수의 제 1 논리 게이트들의 출력을 조합하여 상기 제 1 출력단자로 제공하는 제 2 논리 게이트로 구성된 것을 특징으로 한다.
상기 제 2 지연시간 조절수단은 상기 다수의 선택신호, 반전된 상기 다수의 선택신호 및 상기 제 2 지연수단의 출력들을 서로 다르게 조합하는 다수의 제 1 논리 게이트와, 상기 다수의 제 1 논리 게이트들의 출력을 조합하여 상기 제 2 출력단자로 제공하는 제 2 논리 게이트로 구성된 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 이하의 실시예는 이 기술 분야에서 통상적인 지식을 가진 자에게 본 발명이 충분히 이해되도록 제공되는 것으로서, 여러가지 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 기술되는 실시예에 한정되는 것은 아니다.
도 3은 본 발명에 따른 프로그래머블 클럭 제너레이터를 설명하기 위한 회로 도이다.
낸드(NAND) 게이트(21b)는 하나의 입력단자를 통해 클럭(CLK)을 입력받고, 낸드 게이트(21a)는 하나의 입력단자를 통해 인버터(20a)에 의해 반전된 상기 클럭(CLK)을 입력받는다. 상기 낸드 게이트(21b)의 출력은 인버터(22a)에 의해 반전된 후 지연회로(23)로 입력되고, 상기 낸드 게이트(21a)의 출력은 인버터(22c)에 의해 반전된 후 지연회로(24)로 입력된다.
상기 지연회로(23 및 24)는 각각 직렬로 연결된 다수의 인버터(23a 내지 23f, 24a 내지 24f)로 구성되며, 소정 개수의 인버터들마다 출력탭(X0 내지 X3)이 각각 형성되어 상기 출력탭(X0 내지 X3)을 통해 각기 다른 지연시간을 제공한다. 상기 다수의 인버터(23a 내지 23f, 24a 내지 24f)는 짝수개인 것이 바람직하며, 상기 출력탭(X0 내지 X3)은 짝수개의 인버터들마다 형성되는 것이 바람직하다.
한편, 지연시간 조절회로(25 및 26)는 외부로부터 제공되는 선택신호(S0 및 S1)를 조합하여 상기 지연회로(23 및 24)의 출력탭(X0 내지 X3)을 결정하고, 상기 출력탭(X0 내지 X3)을 통해 출력되는 지연된 신호를 출력단자(Ф1 및 Ф2)로 제공한다.
또한, 인버터(22b)는 상기 출력단자(Ф1)의 신호를 반전시켜 상기 낸드 게이트(21a)의 다른 입력단자로 제공하고, 인버터(22d)는 상기 출력단자(Ф2)의 신호를 반전시켜 상기 낸드 게이트(21b)의 다른 입력단자로 제공한다.
상기 지연시간 조절회로(25 및 26)는 도 4에 도시된 바와 같이, 상기 선택신호(S0 및 S1) 및 상기 출력탭(X3)을 통해 출력되는 신호를 조합하는 앤드(AND) 게 이트(29a), 상기 선택신호(S0), 인버터(28)에 의해 반전된 상기 선택신호(S1) 및 상기 출력탭(X2)을 통해 출력되는 신호를 조합하는 앤드 게이트(29b), 인버터(27)에 의해 반전된 상기 선택신호(S0), 상기 선택신호(S1) 및 상기 출력탭(X1)을 통해 출력되는 신호를 조합하는 앤드 게이트(29c), 상기 인버터(27)에 의해 반전된 상기 선택신호(S0), 상기 인버터(28)에 의해 반전된 상기 선택신호(S1) 및 상기 출력탭(X0)을 통해 출력되는 신호를 조합하는 앤드 게이트(29d), 그리고 상기 앤드 게이트(29a 내지 29d)의 출력을 조합하여 출력신호(Ф1 및 Ф2)를 각각 제공하는 오아(OR) 게이트(30)로 구성된다.
그러면 도 3 및 도 4를 참조하여 본 발명에 따른 클럭 제네레이터의 동작을 설명하면 다음과 같다.
먼저, 입력 클럭(CLK)이 로우 상태인 경우, 낸드 게이트(21b)의 출력은 하이 상태가 되고 인버터(22a)의 출력은 로우 상태가 되어 상기 지연회로(23)로 입력된다.
이 때 외부로부터 제공되는 상기 선택신호(S0 및 S1)의 상태에 따라 상기 지연시간 조절회로(25 및 26)의 출력이 결정되며, 상기 지연시간 조절회로(25 및 26)의 출력에 따라 상기 지연회로(23 및 24)의 출력탭(X0 내지 X3)이 선택된다.
예를 들어, 상기 선택신호(S0 및 S1)의 상태에 따라 상기 출력탭(X0 내지 X3)이 하기의 표 1과 같이 선택되도록 조합(프로그래머블)할 수 있다.
선택전압 출력탭 비중첩 시간
S0 S1
Low Low X0 g21, 12(X0)
Low High X1 g21, 12(X1)
High Low X2 g21, 12(X2)
High High X3 g21, 12(X3)
만일, 상기 선택신호(S0)가 로우 상태로 입력되고, 상기 선택신호(S1)가 하이 상태로 입력되면 도 4의 회로를 통해 상기 출력탭(X1)이 선택되어 인버터(23a 및 23b)를 경유한 로우 상태의 신호가 상기 출력단자(Ф1)로 출력된다.
한편, 낸드 게이트(21a)의 출력은 로우 상태가 되고 인버터(22c)의 출력은 하이 상태가 되어 상기 지연회로(24)로 입력된다.
이 때 상기 지연시간 조절회로(25)와 동일한 동작에 의해 상기 지연시간 조절회로(26)의 출력에 의해 상기 지연회로(24)의 출력탭(X1)이 선택되어 상기 인버터(24a 및 24b)를 경유한 하이 상태의 신호가 상기 출력단자(Ф2)로 출력된다.
상기 입력클럭(CLK)이 로우 상태에서 하이 상태로 천이되면, 낸드 게이트(21b)에는 인버터(22d)를 통해 반전된 상기 출력단자(Ф2)의 신호 즉, 로우 상태의 신호가 입력되므로 낸드 게이트(21b)의 출력은 하이 상태가 되고, 상기 인버터(22a)를 통해 반전된 로우 상태의 출력은 상기 지연회로(23)로 입력된다. 그리고 상기와 같은 동작에 의해 상기 인버터(23a 및 23b)를 경유한 로우 상태의 신호가 상기 지연시간 조절회로(25)를 통해 상기 출력단자(Ф1)로 출력되므로 상기 출력단자(Ф1)는 로우 상태를 그대로 유지한다.
반면, 낸드 게이트(21a)에는 인버터(22b)로부터 출력된 하이 상태의 신호와 인버터(20a)로부터 출력된 로우 상태의 신호가 입력되므로 낸드 게이트(21a)의 출 력은 하이 상태가 되고, 상기 인버터(22c)를 통해 반전된 로우 상태의 출력은 상기 지연회로(24)로 입력된다. 그리고 상기와 같은 동작에 의해 상기 인버터(24a 및 24b)를 경유한 로우 상태의 신호가 상기 출력단자(Ф2)로 출력되므로 상기 출력단자(Ф2)의 상태는 하이에서 로우로 변화된다.
상기 출력단자(Ф2)의 상태가 하이로 천이됨에 따라 상기 인버터(22d)에 의해 반전된 로우 상태의 신호가 상기 낸드 게이트(21b)로 입력되므로 상기 낸드 게이트(21b)의 출력은 로우 상태로 변화되고, 인버터(22a)에 의해 반전된 하이 상태의 신호는 상기 지연회로(23)의 인버터(23a 및 23b)를 경유하여 상기 지연시간 조절회로(25)를 통해 상기 출력단자(Ф1)로 출력된다. 따라서 상기 출력단자(Ф1)의 상태는 로우에서 하이로 변화된다. 즉, 출력신호(Ф1)는 출력신호(Ф2)가 변화된 후 신호가 인버터(22d), 낸드 게이트(21b), 인버터(22a), 인버터(23a 및 23b)를 통과하는 시간 만큼의 지연시간이 경과된 후 변화되므로 출력신호(Ф1 및 Ф2) 간에는 도 5에 도시된 바와 같이 출력탭(X1)에 해당하는 비중첩 시간(g21)이 존재하게 된다.
이와 마찬가지로, 상기 입력클럭(CLK)이 하이 상태에서 로우 상태로 천이되면, 상기 낸드 게이트(21a)에는 인버터(22b)를 통해 반전된 상기 출력단자(Ф1)의 신호 즉, 로우 상태의 신호가 입력되므로 낸드 게이트(21a)의 출력은 하이 상태가 되고, 상기 인버터(22c)를 통해 반전된 로우 상태의 출력은 상기 지연회로(24)로 입력된다. 그리고 상기와 같은 동작에 의해 상기 인버터(24a 및 24b)를 경유한 로우 상태의 신호는 상기 지연시간 조절회로(26)를 통해 상기 출력단자(Ф2)로 출력 되므로 상기 출력단자(Ф2)는 로우 상태를 유지한다.
반면, 낸드 게이트(21b)에는 인버터(22d)를 통해 반전된 상기 출력단자(Ф2)의 신호 즉, 하이 상태의 신호가 입력되므로 낸드 게이트(21b)의 출력은 하이 상태가 되고, 상기 인버터(22a)를 통해 반전된 로우 상태의 출력은 상기 지연회로(23)로 입력된다. 그리고 상기와 같은 동작에 의해 상기 인버터(23a 및 23b)를 경유한 로우 상태의 신호는 상기 지연시간 조절회로(25)를 통해 상기 출력단자(Ф1)로 출력되므로 상기 출력단자(Ф1)의 상태는 하이에서 로우로 변화된다.
상기 출력단자(Ф1)의 상태가 로우 상태로 천이됨에 따라 상기 인버터(22b)에 의해 반전된 하이 상태의 신호가 상기 낸드 게이트(21a)로 입력되므로 상기 낸드 게이트(21a)의 출력은 로우 상태로 변화되고, 인버터(22c)에 의해 반전된 하이 상태의 신호는 상기 지연회로(24)의 인버터(24a 및 24b)를 경유하여 상기 지연시간 조절회로(26)를 통해 상기 출력단자(Ф2)로 출력된다. 따라서 상기 출력단자(Ф2)의 상태도 로우에서 하이로 변화된다. 즉, 출력신호(Ф2)는 출력신호(Ф1)가 변화된 후 신호가 인버터(22b), 낸드 게이트(21a), 인버터(22c), 인버터(24a 및 24b)를 통과하는 시간 만큼의 지연시간이 경과된 후 변화되므로 출력신호(Ф1 및 Ф2) 간에는 도 5에 도시된 바와 같이 출력탭(X1)에 해당하는 비중첩 시간(g12)이 존재하게 된다.
본 발명에 따른 클럭 제너레이터는 사용자가 임의로 선택신호(S0 및 S1)을 제공함으로써 지연시간을 조절할 수 있는 특징을 갖는다. 상기의 실시예에서는 출력탭(X1)이 선택된 경우를 예를 들어 설명하였으나, 상기 표 1에 따라 상기 선택신 호(S0 및 S1)의 상태를 조절하면 출력탭(X0 내지 X3)를 선택할 수 있다. 뿐만 아니라 이러한 원리를 이용하여 상기 지연회로(23 및 24)의 인버터의 수를 증가시키고, 더 많은 출력탭을 형성하면 다양한 지연시간의 설정이 가능해진다.
도 5는 출력탭(X0 내지 X3)의 위치에 따른 비중첩 시간의 변화를 나타낸 그래프로서, 시간지연을 위한 인버터의 수가 증가할수록 출력신호(Ф1 및 Ф2) 간의 비중첩 시간(g21 및 g12)이 증가함을 알 수 있다.
이상에서와 같이 상세한 설명과 도면을 통해 본 발명의 최적 실시예를 개시하였다. 용어들은 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명은 선택신호들의 조합에 따라 지연시간이 조절되도록 함으로써 출력신호 간의 비중첩 시간을 임의로 조절할 수 있으며 마진을 충분히 확보할 수 있다. 특히, 클럭 제너레이터를 칩으로 제작한 후에도 사용자가 임의로 선택신호들을 제공하여 비중첩 시간을 조절할 수 있으므로 비중첩 시간이 고정되는 종래의 클럭 제너레이터에 비해 사용 효율이 높고, 또한, 칩의 크기가 증가되어도 데이터 전달시 에러가 발생되지 않는다. 각 구성요소의 성능을 최적화시키면 저전 력 및 고효율의 클럭 제너레이터를 구현할 수 있으며, 동기식 순차 시스템으로 작동하는 고성능 마이크로 프로세서 등에 활용될 수 있다.

Claims (6)

  1. 하나의 입력단자를 통해 클럭을 입력받는 제 1 낸드 게이트,
    하나의 입력단자를 통해 반전된 상기 클럭을 입력받는 제 2 낸드 게이트,
    상기 제 1 낸드 게이트의 출력을 반전시키는 제 1 인버터,
    상기 제 2 낸드 게이트의 출력을 반전시키는 제 2 인버터,
    상기 제 1 인버터의 출력을 지연시키는 제 1 지연수단,
    상기 제 2 인버터의 출력을 지연시키는 제 2 지연수단,
    외부로부터 제공되는 다수의 선택신호를 조합하여 상기 제 1 지연수단의 지연시간을 결정하고, 상기 제 1 지연수단으로부터 출력되는 신호를 제 1 출력단자로 제공하는 제 1 지연시간 조절수단,
    상기 다수의 선택신호를 조합하여 상기 제 2 지연수단의 지연시간을 결정하고, 상기 제 2 지연수단으로부터 출력되는 신호를 제 2 출력단자로 제공하는 제 2 지연시간 조절수단,
    상기 제 1 출력단자의 신호를 반전시켜 상기 제 2 낸드 게이트의 다른 입력단자로 제공하는 제 3 인버터,
    상기 제 2 출력단자의 신호를 반전시켜 상기 제 1 낸드 게이트의 다른 입력단자로 제공하는 제 4 인버터를 포함하는 것을 특징으로 하는 프로그래머블 클럭 제너레이터.
  2. 제 1 항에 있어서, 상기 제 1 및 제 2 지연수단은 직렬로 연결된 다수의 인버터들로 구성되며, 상기 인버터들 사이에 출력탭이 각각 형성된 것을 특징으로 하는 프로그래머블 클럭 제너레이터.
  3. 제 2 항에 있어서, 상기 다수의 인버터들은 짝수개이며, 상기 출력탭은 짝수개의 인버터 마다 형성된 것을 특징으로 하는 프로그래머블 클럭 제너레이터.
  4. 제 1 항에 있어서, 상기 제 1 지연시간 조절수단은 상기 다수의 선택신호, 반전된 상기 다수의 선택신호 및 상기 제 1 지연수단의 출력들을 서로 다르게 조합하는 다수의 제 1 논리 게이트와,
    상기 다수의 제 1 논리 게이트들의 출력을 조합하여 상기 제 1 출력단자로 제공하는 제 2 논리 게이트로 구성된 것을 특징으로 하는 프로그래머블 클럭 제너레이터.
  5. 제 1 항에 있어서, 상기 제 2 지연시간 조절수단은 상기 다수의 선택신호, 반전된 상기 다수의 선택신호 및 상기 제 2 지연수단의 출력들을 서로 다르게 조합하는 다수의 제 1 논리 게이트와,
    상기 다수의 제 1 논리 게이트들의 출력을 조합하여 상기 제 2 출력단자로 제공하는 제 2 논리 게이트로 구성된 것을 특징으로 하는 프로그래머블 클럭 제너레이터.
  6. 제 4 항 또는 제 5 항에 있어서, 상기 제 1 논리 게이트는 앤드 게이트이고, 상기 제 2 논리 게이트는 오아 게이트인 것을 특징으로 하는 프로그래머블 클럭 제너레이터.
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