JPH06236922A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH06236922A JPH06236922A JP5041811A JP4181193A JPH06236922A JP H06236922 A JPH06236922 A JP H06236922A JP 5041811 A JP5041811 A JP 5041811A JP 4181193 A JP4181193 A JP 4181193A JP H06236922 A JPH06236922 A JP H06236922A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- clock
- clock signal
- cell
- flip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【目的】 クロックスキューによる回路の誤動作を防止
するクロック配線構造を持った半導体集積回路装置を提
供する。 【構成】 複数個のフリップフロップ２のセルが１行に
配置され、各フリップフロップ２にクロックを供給する
最低１個のクロックドライバセル１を設け、クロック配
線５が電源線８と交差することなく配線されていること
を特徴としている。
するクロック配線構造を持った半導体集積回路装置を提
供する。 【構成】 複数個のフリップフロップ２のセルが１行に
配置され、各フリップフロップ２にクロックを供給する
最低１個のクロックドライバセル１を設け、クロック配
線５が電源線８と交差することなく配線されていること
を特徴としている。
Description
【０００１】
【産業上の利用分野】本発明は、スタンダードセル方式
の半導体集積回路装置のうち、特に、クロック信号によ
る同期式の動作を行う論理回路に有効な設計技術に関す
るものである。
の半導体集積回路装置のうち、特に、クロック信号によ
る同期式の動作を行う論理回路に有効な設計技術に関す
るものである。
【０００２】
【従来の技術】図３に、従来のスタンダードセル手法で
レイアウトされた同期式回路の配置，配線の一例を示
す。同期式回路の場合、図に示すマスタークロックドラ
イバ１０がクロックドライバ１を駆動し、クロックドラ
イバ１は回路内のフリップフロップ２のクロック入力端
子にクロック配線７によりクロック信号を供給してい
る。
レイアウトされた同期式回路の配置，配線の一例を示
す。同期式回路の場合、図に示すマスタークロックドラ
イバ１０がクロックドライバ１を駆動し、クロックドラ
イバ１は回路内のフリップフロップ２のクロック入力端
子にクロック配線７によりクロック信号を供給してい
る。
【０００３】スタンダードセル方式のレイアウト設計で
は、一般にＣＡＤ（Computer AidedDesign ）が用いら
れ、自動配線が行われる領域では一部を除きＸ方向とＹ
方向にそれぞれ別の配線層を割り当てている。
は、一般にＣＡＤ（Computer AidedDesign ）が用いら
れ、自動配線が行われる領域では一部を除きＸ方向とＹ
方向にそれぞれ別の配線層を割り当てている。
【０００４】図４はＤ型のフリップフロップ（以下ＤＦ
Ｆという）を表しているが、図中のＸ方向の電源線８、
およびクロック配線７を仮に第２層配線とすると、セル
の外部端子１６とチャネル６間を接続するＹ方向の引き
込み配線１１は第１層配線で引かれる。配線には材料に
アルミニウムが使用されているため、配線抵抗や配線容
量などの寄生素子が含まれている。例えば、クロック配
線７は自身の抵抗と対基板間容量，データ配線９との隣
接配線間の容量、およびクロック引き込みのための配線
１７と電源線８との配線交差容量を持つ。これを考慮し
てクロックドライバ１からＤＦＦ１４，１５までの配線
をモデル化すると、図５に表す等価回路で表される。Ｒ
は抵抗成分、Ｃは容量成分を表わし、１２，１３はクロ
ックスキューの観測点を示している。この図５はクロッ
ク配線を分布定数回路として取り扱う必要があることを
示している。
Ｆという）を表しているが、図中のＸ方向の電源線８、
およびクロック配線７を仮に第２層配線とすると、セル
の外部端子１６とチャネル６間を接続するＹ方向の引き
込み配線１１は第１層配線で引かれる。配線には材料に
アルミニウムが使用されているため、配線抵抗や配線容
量などの寄生素子が含まれている。例えば、クロック配
線７は自身の抵抗と対基板間容量，データ配線９との隣
接配線間の容量、およびクロック引き込みのための配線
１７と電源線８との配線交差容量を持つ。これを考慮し
てクロックドライバ１からＤＦＦ１４，１５までの配線
をモデル化すると、図５に表す等価回路で表される。Ｒ
は抵抗成分、Ｃは容量成分を表わし、１２，１３はクロ
ックスキューの観測点を示している。この図５はクロッ
ク配線を分布定数回路として取り扱う必要があることを
示している。
【０００５】
【発明が解決しようとする課題】クロック信号の配線が
寄生素子を持つと、任意のＤＦＦへのクロック信号の伝
達時間が異なってくる。例えば、図５の観測点１２と１
３へのクロック信号の伝達時間を比較すると、観測点１
３へのクロック信号の伝達時間は、観測点１２のそれよ
りも長い。つまり、ＤＦＦ１４とＤＦＦ１５に供給され
るクロック信号には位相差が生じる。これをスキューと
呼ぶ。
寄生素子を持つと、任意のＤＦＦへのクロック信号の伝
達時間が異なってくる。例えば、図５の観測点１２と１
３へのクロック信号の伝達時間を比較すると、観測点１
３へのクロック信号の伝達時間は、観測点１２のそれよ
りも長い。つまり、ＤＦＦ１４とＤＦＦ１５に供給され
るクロック信号には位相差が生じる。これをスキューと
呼ぶ。
【０００６】同期回路においてスキューは小さいほどよ
く、スキューが大きくなると回路は設計通りの機能を果
たさなくなる。例えば、あるクロック信号の立ち上がり
で切り替わったＤＦＦ１４の出力がＤＦＦ１５の入力に
届いた時に、ＤＦＦ１４を切り替えたクロック信号がま
だＤＦＦ１５に到達していない場合、ＤＦＦ１５には不
正なデータが入ることになる。これをレーシングと呼
び、両ＤＦＦ１４，１５間にフィードバックループが存
在すると発振の原因となる。
く、スキューが大きくなると回路は設計通りの機能を果
たさなくなる。例えば、あるクロック信号の立ち上がり
で切り替わったＤＦＦ１４の出力がＤＦＦ１５の入力に
届いた時に、ＤＦＦ１４を切り替えたクロック信号がま
だＤＦＦ１５に到達していない場合、ＤＦＦ１５には不
正なデータが入ることになる。これをレーシングと呼
び、両ＤＦＦ１４，１５間にフィードバックループが存
在すると発振の原因となる。
【０００７】このため、論理設計の時点からスキューを
考慮したタイミング設計を行う必要があり、これまで設
計の複雑さを増加させる原因となっていた。この問題を
根本的に解決するには、レイアウト設計においてスキュ
ーをできるだけ低減することが必要となる。レイアウト
においてスキューを低減するには、クロック配線が分布
定数回路で表されることを考えて、配線の抵抗成分Ｒと
容量成分Ｃをともに小さくできればよい。抵抗成分Ｒは
配線長そのものを短くすれば小さくなる。配線幅を太く
することも効果があるが、配線ピッチが大きくなりチッ
プ面積が増加するので好ましくない。また、容量成分Ｃ
は配線長を短くすること、隣接する配線から遠ざけるこ
と、および他の配線層との交差を避けることで小さくな
る。これをまとめると、配線の抵抗成分Ｒと容量成分Ｃ
を低減するには、配線を短くし、他の配線から離し、配
線交差を避けることが効果があるといえる。
考慮したタイミング設計を行う必要があり、これまで設
計の複雑さを増加させる原因となっていた。この問題を
根本的に解決するには、レイアウト設計においてスキュ
ーをできるだけ低減することが必要となる。レイアウト
においてスキューを低減するには、クロック配線が分布
定数回路で表されることを考えて、配線の抵抗成分Ｒと
容量成分Ｃをともに小さくできればよい。抵抗成分Ｒは
配線長そのものを短くすれば小さくなる。配線幅を太く
することも効果があるが、配線ピッチが大きくなりチッ
プ面積が増加するので好ましくない。また、容量成分Ｃ
は配線長を短くすること、隣接する配線から遠ざけるこ
と、および他の配線層との交差を避けることで小さくな
る。これをまとめると、配線の抵抗成分Ｒと容量成分Ｃ
を低減するには、配線を短くし、他の配線から離し、配
線交差を避けることが効果があるといえる。
【０００８】ところで、一般的に配置，配線設計はその
ほとんどがＣＡＤ技術により行われ、図３のクロックド
ライバ１はクロック信号供給の対象となるフリップフロ
ップ２のセルの比較的近傍に配置されるアルゴリズムに
なっているが、対象となるセルが２つ以上のセル行にま
たがり、そのため離されて配置されることもある。この
ことは、クロック配線を短くすることを困難にする。ま
た、図６に示すようにクロック配線７が電源線８との交
差のために配線容量の増加を引き起し、さらに他の配線
が通るチャネルを使っているために隣接するデータ配線
９との干渉と容量増加を引き起す可能性がある。
ほとんどがＣＡＤ技術により行われ、図３のクロックド
ライバ１はクロック信号供給の対象となるフリップフロ
ップ２のセルの比較的近傍に配置されるアルゴリズムに
なっているが、対象となるセルが２つ以上のセル行にま
たがり、そのため離されて配置されることもある。この
ことは、クロック配線を短くすることを困難にする。ま
た、図６に示すようにクロック配線７が電源線８との交
差のために配線容量の増加を引き起し、さらに他の配線
が通るチャネルを使っているために隣接するデータ配線
９との干渉と容量増加を引き起す可能性がある。
【０００９】本発明の目的は、クロックスキューによる
回路の誤動作を防止するクロック配線構造を持った半導
体集積回路装置を提供することにある。
回路の誤動作を防止するクロック配線構造を持った半導
体集積回路装置を提供することにある。
【００１０】
【課題を解決するための手段】本発明にかかる半導体集
積回路装置は、従来の設計手法では散在していたフリッ
プフロップを同一セル行に集中して配置し、当該行に最
低１個のクロックドライバセルを持たせ、チャネル、お
よび電源線の下を通過することなくクロックを配線する
ものである。
積回路装置は、従来の設計手法では散在していたフリッ
プフロップを同一セル行に集中して配置し、当該行に最
低１個のクロックドライバセルを持たせ、チャネル、お
よび電源線の下を通過することなくクロックを配線する
ものである。
【００１１】また、スタンダードセルは、セルの上下に
設けられた電源線の間にクロック信号専用の配線領域を
セル行方向と並行に持ち、クロック信号をクロックドラ
イバセルの出力端子からクロック信号専用の配線領域を
通り、フリップフロップのクロック入力端子までを電源
線と交差することなしに配線した構造を有するものであ
る。
設けられた電源線の間にクロック信号専用の配線領域を
セル行方向と並行に持ち、クロック信号をクロックドラ
イバセルの出力端子からクロック信号専用の配線領域を
通り、フリップフロップのクロック入力端子までを電源
線と交差することなしに配線した構造を有するものであ
る。
【００１２】
【作用】本発明によれば、クロック配線に寄生する抵抗
成分、および容量成分を小さくできるのでクロック信号
のスキューが小さく抑えられ、結果として誤動作を起こ
しにくい回路が作成できる。また、スキューが小さいた
め論理段階でのタイミング設計が容易になる。
成分、および容量成分を小さくできるのでクロック信号
のスキューが小さく抑えられ、結果として誤動作を起こ
しにくい回路が作成できる。また、スキューが小さいた
め論理段階でのタイミング設計が容易になる。
【００１３】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の一実施例によるスタンダードセルの
配置、およびクロックの配線構造のレイアウト図であ
る。
る。図１は本発明の一実施例によるスタンダードセルの
配置、およびクロックの配線構造のレイアウト図であ
る。
【００１４】図１はスタンダードセル集積回路の一部分
の略図であるが、同一のクロックドライバ１からクロッ
ク信号を供給されるフリップフロップ２が１つのセル行
に隣接配置されている。クロックドライバ１は、この例
ではフリップフロップ２の左隣に隣接して配置されてい
る。クロックドライバ１の出力端子３とフリップフロッ
プ２のクロック入力端子４は、フリップフロップ２内の
クロック信号専用の配線領域を通るクロック配線５によ
り接続されている。なお、本例のようにフリップフロッ
プ２を差動クロックで駆動する場合、クロック配線相互
の見かけの寄生容量が２倍となるため、差動クロック配
線間は通常のピッチの２倍の間隔をあけることで寄生容
量の低減を図っている。
の略図であるが、同一のクロックドライバ１からクロッ
ク信号を供給されるフリップフロップ２が１つのセル行
に隣接配置されている。クロックドライバ１は、この例
ではフリップフロップ２の左隣に隣接して配置されてい
る。クロックドライバ１の出力端子３とフリップフロッ
プ２のクロック入力端子４は、フリップフロップ２内の
クロック信号専用の配線領域を通るクロック配線５によ
り接続されている。なお、本例のようにフリップフロッ
プ２を差動クロックで駆動する場合、クロック配線相互
の見かけの寄生容量が２倍となるため、差動クロック配
線間は通常のピッチの２倍の間隔をあけることで寄生容
量の低減を図っている。
【００１５】従来の設計手法では、図３に示すように必
ずしもフリップフロップ２が１行に集中していなかった
ため、クロック信号の配線長が長くなる傾向があった。
また、仮にフリップフロップ２を隣接配置しても、従来
のＣＡＤでは点線で示すように配線はチャネル６を通っ
てクロック配線７のごとく配線されるため、電源線８と
の交差、およびチャネル６での他のデータ配線９との干
渉と容量増加が避けられなかった。図２は図３のレイア
ウトを本手法によるレイアウトに置き換えた一例であ
り、クロック配線７が最短経路を通って引かれているこ
とを示している。
ずしもフリップフロップ２が１行に集中していなかった
ため、クロック信号の配線長が長くなる傾向があった。
また、仮にフリップフロップ２を隣接配置しても、従来
のＣＡＤでは点線で示すように配線はチャネル６を通っ
てクロック配線７のごとく配線されるため、電源線８と
の交差、およびチャネル６での他のデータ配線９との干
渉と容量増加が避けられなかった。図２は図３のレイア
ウトを本手法によるレイアウトに置き換えた一例であ
り、クロック配線７が最短経路を通って引かれているこ
とを示している。
【００１６】
【発明の効果】以上説明したように、本発明ではフリッ
プフロップを１つのセル行に集中して配置し、同時にそ
の行にそれらのフリップフロップにクロック信号を供給
するクロックドライバを配置している。さらに、クロッ
ク信号は電源線との交差やデータ線との隣接を起こすこ
となくセルの内部を通り最短距離で配線される。したが
って、クロック配線の寄生抵抗、および寄生容量が抑え
られ、クロックスキューを最小化することができる。こ
れにより誤動作を起こしにくい回路が得られ、かつ、タ
イミング設計も容易になるという利点を有する。
プフロップを１つのセル行に集中して配置し、同時にそ
の行にそれらのフリップフロップにクロック信号を供給
するクロックドライバを配置している。さらに、クロッ
ク信号は電源線との交差やデータ線との隣接を起こすこ
となくセルの内部を通り最短距離で配線される。したが
って、クロック配線の寄生抵抗、および寄生容量が抑え
られ、クロックスキューを最小化することができる。こ
れにより誤動作を起こしにくい回路が得られ、かつ、タ
イミング設計も容易になるという利点を有する。
【図１】本発明の一実施例によるスタンダードセルの配
置、およびクロックの配線構造のレイアウト図である。
置、およびクロックの配線構造のレイアウト図である。
【図２】本発明のスタンダードセル手法によるフリップ
フロップの配置、およびクロック配線の回路図である。
フロップの配置、およびクロック配線の回路図である。
【図３】従来のスタンダードセル手法によるフリップフ
ロップの配置、およびクロック配線の回路図である。
ロップの配置、およびクロック配線の回路図である。
【図４】従来のセルへのクロック供給方法を説明するレ
イアウト図である。
イアウト図である。
【図５】クロック配線の寄生素子の等価回路図である。
【図６】従来のスタンダードセル手法による一般的なク
ロック配線のレイアウト図をそれぞれ示す図である。
ロック配線のレイアウト図をそれぞれ示す図である。
１ クロックドライバ ２ フリップフロップ ３ クロックドライバの出力端子 ４ フリップフロップのクロック入力端子 ５ 本発明におけるセル内クロック配線 ６ チャネル ７ 従来のクロック配線 ８ セル内の電源線 ９ データ配線 １０ マスタークロックドライバ １１ チャネルと外部端子とを接続する引き込み配線 １２ クロックスキューの観測点 １３ クロックスキューの観測点 １４ フリップフロップ １５ フリップフロップ １６ セルの外部端子 １７ クロック信号の引き込み配線
Claims (2)
- 【請求項１】 行状に配置された論理機能を有するスタ
ンダードセルとその行と平行にチャネルと呼ばれる配線
専用領域を持ち、前記各スタンダードセルの間を相互に
配線した構造の半導体集積回路装置において、クロック
信号を供給される複数個のフリップフロップセルが１行
に配置され、前記各フリップフロップにクロック信号を
供給する最低１個のクロックドライバセルを備えたこと
を特徴とする半導体集積回路装置。 - 【請求項２】 スタンダードセルは、セルの上下に設け
られた電源線の間にクロック信号専用の配線領域をセル
行方向と並行に持ち、クロック信号をクロックドライバ
セルの出力端子からクロック信号専用の配線領域を通
り、フリップフロップのクロック入力端子までを電源線
と交差することなしに配線した構造を有することを特徴
とする請求項１記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5041811A JPH06236922A (ja) | 1993-02-08 | 1993-02-08 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5041811A JPH06236922A (ja) | 1993-02-08 | 1993-02-08 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06236922A true JPH06236922A (ja) | 1994-08-23 |
Family
ID=12618701
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5041811A Pending JPH06236922A (ja) | 1993-02-08 | 1993-02-08 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06236922A (ja) |
-
1993
- 1993-02-08 JP JP5041811A patent/JPH06236922A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4036688B2 (ja) | 自動配置配線用スタンダードセルライブラリ及び半導体集積装置 | |
| US5045725A (en) | Integrated standard cell including clock lines | |
| KR900000105B1 (ko) | 반도체 집적회로 장치 | |
| US7768768B2 (en) | Semiconductor device including power switch and power reinforcement cell | |
| JP4931308B2 (ja) | 半導体集積回路装置 | |
| US6753702B2 (en) | Semiconductor integrated circuit and its layout method | |
| JPH06244282A (ja) | 半導体集積回路装置 | |
| JPH05308136A (ja) | マスタスライス集積回路 | |
| US5270592A (en) | Clock supply circuit layout in a circuit area | |
| KR20010102120A (ko) | 지그재그형 도전체 트랙을 갖는 집적 회로 및 이의 제조방법 | |
| JP3022426B2 (ja) | クロック信号供給用集積回路及びその構成方法 | |
| EP0335697B1 (en) | Integrated circuit device comprising interconnection wiring | |
| JP2008288559A (ja) | 半導体集積回路及び半導体集積回路のレイアウト方法 | |
| JP6555239B2 (ja) | 半導体集積回路及び半導体集積回路のクロック供給方法 | |
| US20120161337A1 (en) | Wiring method for semiconductor integrated circuit, semiconductor-circuit wiring apparatus and semiconductor integrated circuit | |
| JP2000068383A (ja) | 半導体集積回路装置の設計方法および半導体集積回路装置 | |
| JPH06236922A (ja) | 半導体集積回路装置 | |
| JPH09283631A (ja) | 半導体集積回路およびそのレイアウト設計方法 | |
| JP3132604B2 (ja) | 半導体集積回路装置 | |
| JP2982516B2 (ja) | 半導体集積回路のレイアウト方式 | |
| JP2560813B2 (ja) | 半導体集積回路 | |
| JPH11274308A (ja) | 半導体集積回路及びそのレイアウト方法 | |
| JPH09199600A (ja) | 半導体集積回路装置 | |
| JP2000138289A (ja) | 半導体集積回路装置 | |
| JPH1074917A (ja) | マスタスライス方式集積回路装置およびその配線方法 |