JPH07221461A - 回路実装方式 - Google Patents
回路実装方式Info
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- JPH07221461A JPH07221461A JP6009102A JP910294A JPH07221461A JP H07221461 A JPH07221461 A JP H07221461A JP 6009102 A JP6009102 A JP 6009102A JP 910294 A JP910294 A JP 910294A JP H07221461 A JPH07221461 A JP H07221461A
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- circuit board
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- power supply
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- H05K1/02—Details
- H05K1/0213—Electrical arrangements not otherwise provided for
- H05K1/0216—Reduction of cross-talk, noise or electromagnetic interference
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
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- H05K1/0216—Reduction of cross-talk, noise or electromagnetic interference
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- H—ELECTRICITY
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- H05K1/0298—Multilayer circuits
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- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
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- Structure Of Printed Boards (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
(57)【要約】
【目的】本発明の目的は、情報処理装置などの多層のプ
リント回路基板における低ノイズの回路実装方式を低コ
ストで提供する事にある。 【構成】多層のプリント回路基板に電子部品を実装する
際に、プリント回路基板のグランド層側の面のみに電子
部品及び信号配線を配置する構成、及び電磁シールド材
を使用可能な場合には、電子部品を電磁シールド材で囲
み、プリント回路基板のグランド層を部品搭載面と反対
側の最外面に構成する。 【効果】低価格で高性能かつ比較的薄型で電磁環境適合
性にすぐれた情報処理装置／デジタル装置を提供でき
る。
リント回路基板における低ノイズの回路実装方式を低コ
ストで提供する事にある。 【構成】多層のプリント回路基板に電子部品を実装する
際に、プリント回路基板のグランド層側の面のみに電子
部品及び信号配線を配置する構成、及び電磁シールド材
を使用可能な場合には、電子部品を電磁シールド材で囲
み、プリント回路基板のグランド層を部品搭載面と反対
側の最外面に構成する。 【効果】低価格で高性能かつ比較的薄型で電磁環境適合
性にすぐれた情報処理装置／デジタル装置を提供でき
る。
Description
【０００１】
【産業上の利用分野】本発明は、情報処理装置などの多
層のプリント回路基板における電磁放射ノイズを低減す
る回路実装方式に関する。
層のプリント回路基板における電磁放射ノイズを低減す
る回路実装方式に関する。
【０００２】
【従来の技術】従来の装置では、特開平３−５０７９８
号公報に記載のように多種の電源を持つ回路で低ノイズ
化を図るためには、多層の電源層を用意していた。
号公報に記載のように多種の電源を持つ回路で低ノイズ
化を図るためには、多層の電源層を用意していた。
【０００３】
【発明が解決しようとする課題】しかしながら、上記従
来技術はプリント回路基板の層数を増加させるものであ
り、コスト高になる等の問題があった。
来技術はプリント回路基板の層数を増加させるものであ
り、コスト高になる等の問題があった。
【０００４】本発明の目的は、低コストで低ノイズの回
路実装方式を提供する事にある。
路実装方式を提供する事にある。
【０００５】
【課題を解決するための手段】上記目的は、多層のプリ
ント回路基板に電子部品を実装する際に、プリント回路
基板のグランド層側の面のみに電子部品及び信号配線を
配置する手段により達成される。
ント回路基板に電子部品を実装する際に、プリント回路
基板のグランド層側の面のみに電子部品及び信号配線を
配置する手段により達成される。
【０００６】電磁シールド材を使用可能な場合には、電
子部品を電磁シールド材で囲み、プリント回路基板のグ
ランド層を部品搭載面と反対側の最外面に構成する手段
により達成される。
子部品を電磁シールド材で囲み、プリント回路基板のグ
ランド層を部品搭載面と反対側の最外面に構成する手段
により達成される。
【０００７】
【作用】放射電磁波のエネルギーは、高周波電流閉路が
作るループの面積が大きくなる程大きくなる。高周波電
流成分の多い信号の電流閉ループの面積を小さくするこ
とが放射電磁波のエネルギー低減の基本手法である。
作るループの面積が大きくなる程大きくなる。高周波電
流成分の多い信号の電流閉ループの面積を小さくするこ
とが放射電磁波のエネルギー低減の基本手法である。
【０００８】放射電磁波のエネルギーが問題となる３０
ＭＨｚ〜１ＧＨｚの高周波領域では信号配線を流れる高
周波電流のリターン電流は、多層プリント回路基板の電
源層グランド層どちらかの、インピーダンスの低い連続
したプレーン上を流れる。
ＭＨｚ〜１ＧＨｚの高周波領域では信号配線を流れる高
周波電流のリターン電流は、多層プリント回路基板の電
源層グランド層どちらかの、インピーダンスの低い連続
したプレーン上を流れる。
【０００９】従って、多種の電圧の電源を持つ場合は電
圧種に応じた数の電源層を持つ事が理想的である。しか
し、多層プリント回路基板の層数を増加させると製造コ
ストが高くなるので、１層の電源層にカットラインで領
域分割し複数の電源プレーンを構成する方法が一般的で
ある。
圧種に応じた数の電源層を持つ事が理想的である。しか
し、多層プリント回路基板の層数を増加させると製造コ
ストが高くなるので、１層の電源層にカットラインで領
域分割し複数の電源プレーンを構成する方法が一般的で
ある。
【００１０】この様な実装形態においては、プリント回
路基板のグランド層側の面のみに電子部品及び信号配線
を配置する事が、高周波電流成分の多い信号の電流閉ル
ープの面積を小さくする事につながる。この様に、高周
波電流閉ループ面積を最小化する事で放射電磁波エネル
ギーの低減が図られる。
路基板のグランド層側の面のみに電子部品及び信号配線
を配置する事が、高周波電流成分の多い信号の電流閉ル
ープの面積を小さくする事につながる。この様に、高周
波電流閉ループ面積を最小化する事で放射電磁波エネル
ギーの低減が図られる。
【００１１】また、電磁シールド材を使用可能な場合に
は、電子部品と信号配線を電磁シールド材とプリント回
路基板のグランド層で囲む事により全周囲を電磁シール
ド可能となり、放射電磁波エネルギーが低減される。
は、電子部品と信号配線を電磁シールド材とプリント回
路基板のグランド層で囲む事により全周囲を電磁シール
ド可能となり、放射電磁波エネルギーが低減される。
【００１２】
【実施例】以下、本発明の実施例を図１から図６を適宜
用いて説明する。図１に本発明の４層基板での一実施例
断面図を示す。図１において１はプリント基板、２はグ
ランド層、３は５Ｖ電源層、４は３Ｖ電源層、５は部品
面信号配線パタン、６はハンダ面信号配線パタン、１０
は部品面側基材、１１はハンダ面側基材、１２はプリプ
レグ、２０はハンダ、１００は５Ｖ電源ＩＣ、１０１は
５Ｖ電源ＩＣピン、２００は３Ｖ電源ＩＣ、２０１は３
Ｖ電源ＩＣピンであり、以降他の図においても同一構成
部分については同一符号を付す。ここでは、簡単のため
電源電圧の種類を２種類、電源電圧を５Ｖと３Ｖで説明
するが、本発明は何も５Ｖと３Ｖの２種類の電源の場合
に限らず、ｎ種類かつ任意の電源電圧のシステムに適用
可能である。また、電圧は同一で供給条件が異なる（パ
ワーセーブやバックアップ電源の）場合にも応用でき
る。
用いて説明する。図１に本発明の４層基板での一実施例
断面図を示す。図１において１はプリント基板、２はグ
ランド層、３は５Ｖ電源層、４は３Ｖ電源層、５は部品
面信号配線パタン、６はハンダ面信号配線パタン、１０
は部品面側基材、１１はハンダ面側基材、１２はプリプ
レグ、２０はハンダ、１００は５Ｖ電源ＩＣ、１０１は
５Ｖ電源ＩＣピン、２００は３Ｖ電源ＩＣ、２０１は３
Ｖ電源ＩＣピンであり、以降他の図においても同一構成
部分については同一符号を付す。ここでは、簡単のため
電源電圧の種類を２種類、電源電圧を５Ｖと３Ｖで説明
するが、本発明は何も５Ｖと３Ｖの２種類の電源の場合
に限らず、ｎ種類かつ任意の電源電圧のシステムに適用
可能である。また、電圧は同一で供給条件が異なる（パ
ワーセーブやバックアップ電源の）場合にも応用でき
る。
【００１３】図２に本発明の６層基板での一実施例断面
図を示す。図２において図１と異なる符号７は内層部品
面側信号配線パタン、８は内層ハンダ面側信号配線パタ
ン、９はスルーホール、１３は中心基材プリント基板で
ある。
図を示す。図２において図１と異なる符号７は内層部品
面側信号配線パタン、８は内層ハンダ面側信号配線パタ
ン、９はスルーホール、１３は中心基材プリント基板で
ある。
【００１４】図３に高周波電流ループ説明図す。図３の
５０は５Ｖ電源、５１は３Ｖ電源、６０は浮遊容量、１
０２は５Ｖ電源ＩＣドライバ、２０２は３Ｖ電源ＩＣド
ライバである。図３の（ａ）ループ大の説明図は図１の
グランド層２と５Ｖ電源層３、３Ｖ電源層４とを入れ替
えた場合に相当し、（ｂ）ループ小の説明図は図１の状
態を表す。浮遊容量６０の影響により、５Ｖ電源層３、
３Ｖ電源層４とグランド層２は低インピーダンスで結合
している。従って、信号配線を流れる高周波電流のリタ
ーン電流は、多層プリント回路基板の電源層グランド層
どちらかの、インピーダンスの低い連続したプレーン上
を流れる事になる。図３のモデルで考えると「（ａ）ル
ープ大」での高周波ループ面積は「（ｂ）ループ小」で
の高周波ループ面積の２倍となる。ループ面積に放射電
界強度が比例すると考えられるデファレンシャルモード
放射の場合、ループ面積が２倍になると電界強度比は
（２０ｌｏｇ10２＝６ｄＢ）６ｄＢ増加する事になる。
図１に示すような実際の層構成においても、ほぼ面積比
は２倍程度となるため、本発明により６ｄＢ程度の放射
ノイズ低減効果が期待できる。図１においては、５Ｖ電
源ＩＣ１００及び３Ｖ電源ＩＣ２００は全てグランド層
２側片面に配置実装されている。片面実装は実装工程の
低減（コスト）及び装置の薄型化には有効であるが、両
面実装方式と比較すると実装密度の低下が免れられな
い。５Ｖ電源ＩＣでも他の５Ｖ電源ＩＣとのみ接続され
ている５Ｖ電源ＩＣは５Ｖ電源層３側に配置実装しても
何の問題もない。３Ｖ電源ＩＣについても同様の事が言
える。信号配線パタンについては、異なる電源間の信号
パタンは部品面信号配線パタン５とし、同一電源間の信
号パタンはハンダ面信号配線パタン６とする。異なる電
源間の信号パタンでもシステムの動作中に頻繁に切り替
わる信号でなければ、どの層に配線しても問題ない。ま
た、同一電源間の信号パタンでもシステムの動作中に頻
繁に切り替わるハンダ面信号配線パタン６は、５Ｖ電源
層３もしくは３Ｖ電源層４の領域をはみ出して布線して
はならない。５Ｖ電源層３もしくは３Ｖ電源層４のプレ
ーンにリターン電流が流れるよう配慮してパターン設計
を行う必要がある。
５０は５Ｖ電源、５１は３Ｖ電源、６０は浮遊容量、１
０２は５Ｖ電源ＩＣドライバ、２０２は３Ｖ電源ＩＣド
ライバである。図３の（ａ）ループ大の説明図は図１の
グランド層２と５Ｖ電源層３、３Ｖ電源層４とを入れ替
えた場合に相当し、（ｂ）ループ小の説明図は図１の状
態を表す。浮遊容量６０の影響により、５Ｖ電源層３、
３Ｖ電源層４とグランド層２は低インピーダンスで結合
している。従って、信号配線を流れる高周波電流のリタ
ーン電流は、多層プリント回路基板の電源層グランド層
どちらかの、インピーダンスの低い連続したプレーン上
を流れる事になる。図３のモデルで考えると「（ａ）ル
ープ大」での高周波ループ面積は「（ｂ）ループ小」で
の高周波ループ面積の２倍となる。ループ面積に放射電
界強度が比例すると考えられるデファレンシャルモード
放射の場合、ループ面積が２倍になると電界強度比は
（２０ｌｏｇ10２＝６ｄＢ）６ｄＢ増加する事になる。
図１に示すような実際の層構成においても、ほぼ面積比
は２倍程度となるため、本発明により６ｄＢ程度の放射
ノイズ低減効果が期待できる。図１においては、５Ｖ電
源ＩＣ１００及び３Ｖ電源ＩＣ２００は全てグランド層
２側片面に配置実装されている。片面実装は実装工程の
低減（コスト）及び装置の薄型化には有効であるが、両
面実装方式と比較すると実装密度の低下が免れられな
い。５Ｖ電源ＩＣでも他の５Ｖ電源ＩＣとのみ接続され
ている５Ｖ電源ＩＣは５Ｖ電源層３側に配置実装しても
何の問題もない。３Ｖ電源ＩＣについても同様の事が言
える。信号配線パタンについては、異なる電源間の信号
パタンは部品面信号配線パタン５とし、同一電源間の信
号パタンはハンダ面信号配線パタン６とする。異なる電
源間の信号パタンでもシステムの動作中に頻繁に切り替
わる信号でなければ、どの層に配線しても問題ない。ま
た、同一電源間の信号パタンでもシステムの動作中に頻
繁に切り替わるハンダ面信号配線パタン６は、５Ｖ電源
層３もしくは３Ｖ電源層４の領域をはみ出して布線して
はならない。５Ｖ電源層３もしくは３Ｖ電源層４のプレ
ーンにリターン電流が流れるよう配慮してパターン設計
を行う必要がある。
【００１５】図４に５Ｖ系信号と３Ｖ系信号インタフェ
ース説明図を示す。この図は、図１のプリント基板の上
面図になる。５Ｖ電源層３の領域には５Ｖドライバと５
Ｖ信号インタフェースから３Ｖ信号インタフェースに変
換する５Ｖ３Ｖ変換ドライバが実装され５Ｖ電源が供給
される。３Ｖ電源層４の領域には、３Ｖ信号インタフェ
ースの３Ｖドライバが実装される。（（１）５Ｖ入力３
Ｖ出力ドライバの場合）３Ｖから５Ｖへの変換の場合
は、３Ｖ電源層４の領域には、３Ｖ信号インタフェース
の３Ｖドライバが実装され、５Ｖ電源層３の領域には３
Ｖ信号インタフェースから５Ｖ信号インタフェースに変
換する３Ｖ５Ｖ変換ドライバと５Ｖドライバとが実装さ
れ５Ｖ電源が供給される。（（２）３Ｖ入力５Ｖ出力ド
ライバの場合）ＩＣレベルの素子の場合は、この様な形
態で回路の実装が行われる。
ース説明図を示す。この図は、図１のプリント基板の上
面図になる。５Ｖ電源層３の領域には５Ｖドライバと５
Ｖ信号インタフェースから３Ｖ信号インタフェースに変
換する５Ｖ３Ｖ変換ドライバが実装され５Ｖ電源が供給
される。３Ｖ電源層４の領域には、３Ｖ信号インタフェ
ースの３Ｖドライバが実装される。（（１）５Ｖ入力３
Ｖ出力ドライバの場合）３Ｖから５Ｖへの変換の場合
は、３Ｖ電源層４の領域には、３Ｖ信号インタフェース
の３Ｖドライバが実装され、５Ｖ電源層３の領域には３
Ｖ信号インタフェースから５Ｖ信号インタフェースに変
換する３Ｖ５Ｖ変換ドライバと５Ｖドライバとが実装さ
れ５Ｖ電源が供給される。（（２）３Ｖ入力５Ｖ出力ド
ライバの場合）ＩＣレベルの素子の場合は、この様な形
態で回路の実装が行われる。
【００１６】図５に５Ｖ／３Ｖ信号混在ＩＣインタフェ
ース説明図を示す。ＬＳＩやＶＬＳＩと呼称される大規
模のＩＣの場合は５Ｖドライバと３Ｖドライバが混在し
てシリコンチップ上に実装される。この場合は、３Ｖ／
５Ｖ両電源が供給されその供給用ＩＣピンのピンアサイ
ンによっては非常に複雑な３Ｖ／５Ｖ電源プレーンにな
る可能性もある。この場合も、グランド層２側面に配置
実装する事で高周波電流ループ面積の最小化が図られ、
放射ノイズが低減される。
ース説明図を示す。ＬＳＩやＶＬＳＩと呼称される大規
模のＩＣの場合は５Ｖドライバと３Ｖドライバが混在し
てシリコンチップ上に実装される。この場合は、３Ｖ／
５Ｖ両電源が供給されその供給用ＩＣピンのピンアサイ
ンによっては非常に複雑な３Ｖ／５Ｖ電源プレーンにな
る可能性もある。この場合も、グランド層２側面に配置
実装する事で高周波電流ループ面積の最小化が図られ、
放射ノイズが低減される。
【００１７】この様に、異種電源間の信号を持つＩＣと
異種電圧信号インターフェース混在ＬＳＩを多層プリン
ト回路基板のグランド層側に配置実装する事で放射ノイ
ズが低減可能である。また、ＩＣ／ＬＳＩ間信号の潜在
的放射ノイズ量に着目し、放射ノイズ量の大きさに応じ
て、例えば、第一のランクとして、特に信号の立上り速
度が早く、立上りと立ち下がりの繰り返し周波数が高い
フリーランのクロック信号群、第二のランクとして、信
号の立上り速度が早く、立上りと立ち下がりの繰り返し
周波数もクロック信号群の次に高いバス制御信号群、第
三のランクとしてバスのデータ／アドレス信号群など、
第四のランクとして割込み要求信号などのその他の信号
群と、ランク分けする。信号パタンの実装設計時には、
この放射ノイズ量ランクに応じ、第一のランクから優先
的に多層プリント回路基板のグランド層側に配線設計を
行っていき、グランド層側にランクの高い信号、反対側
の電源層側にランクの低い信号をレイアウトする事で平
均的な放射ノイズ量の低減を行う。
異種電圧信号インターフェース混在ＬＳＩを多層プリン
ト回路基板のグランド層側に配置実装する事で放射ノイ
ズが低減可能である。また、ＩＣ／ＬＳＩ間信号の潜在
的放射ノイズ量に着目し、放射ノイズ量の大きさに応じ
て、例えば、第一のランクとして、特に信号の立上り速
度が早く、立上りと立ち下がりの繰り返し周波数が高い
フリーランのクロック信号群、第二のランクとして、信
号の立上り速度が早く、立上りと立ち下がりの繰り返し
周波数もクロック信号群の次に高いバス制御信号群、第
三のランクとしてバスのデータ／アドレス信号群など、
第四のランクとして割込み要求信号などのその他の信号
群と、ランク分けする。信号パタンの実装設計時には、
この放射ノイズ量ランクに応じ、第一のランクから優先
的に多層プリント回路基板のグランド層側に配線設計を
行っていき、グランド層側にランクの高い信号、反対側
の電源層側にランクの低い信号をレイアウトする事で平
均的な放射ノイズ量の低減を行う。
【００１８】本発明の実装方式により、低い放射ノイズ
レベルの多種電源の論理回路基板を低コストで実現でき
る。回路基板からの放射ノイズが減少することにより、
各国法律や業界自主規制値等で制限されるノイズレベル
を満足させるためのノイズ対策が、不要もしくは容易に
なるため製品開発期間が短縮される効果もある。製品の
開発期間短縮による市場投入時期を早められる経済効果
の他にも、簡単なノイズ対策で製品化できれば、ノイズ
対策部品の点数が削減可能となり、製品の原価低減効果
も期待できる。さらに、優先的に高速信号のマイクロス
トリップラインの特性インピーダンスの一定性を確保で
きるので、デジタル回路の高速化に寄与する。装置／製
品レベルで評価すると、低価格で高性能かつ電磁環境適
合性にすぐれた情報処理装置／デジタル装置を提供可能
となる。
レベルの多種電源の論理回路基板を低コストで実現でき
る。回路基板からの放射ノイズが減少することにより、
各国法律や業界自主規制値等で制限されるノイズレベル
を満足させるためのノイズ対策が、不要もしくは容易に
なるため製品開発期間が短縮される効果もある。製品の
開発期間短縮による市場投入時期を早められる経済効果
の他にも、簡単なノイズ対策で製品化できれば、ノイズ
対策部品の点数が削減可能となり、製品の原価低減効果
も期待できる。さらに、優先的に高速信号のマイクロス
トリップラインの特性インピーダンスの一定性を確保で
きるので、デジタル回路の高速化に寄与する。装置／製
品レベルで評価すると、低価格で高性能かつ電磁環境適
合性にすぐれた情報処理装置／デジタル装置を提供可能
となる。
【００１９】図６はシールドケースを使う場合の層構成
断面図である。図６の３００はシールドケースである。
この場合は、今まで説明してきた実施例とは異なり電子
部品の実装面とグランド層面が相対する面となる。グラ
ンド層２をプリント回路基板１の最外層に構成し、その
反対側の面に電子部品を実装してシールドケース３００
とグランド層２を高周波領域で低インピーダンスとなる
ように多点で接続して、電子部品（図中５Ｖ電源ＩＣ１
００、３Ｖ電源ＩＣ２００）の全方位を取り囲み電磁波
をシールドする構造である。
断面図である。図６の３００はシールドケースである。
この場合は、今まで説明してきた実施例とは異なり電子
部品の実装面とグランド層面が相対する面となる。グラ
ンド層２をプリント回路基板１の最外層に構成し、その
反対側の面に電子部品を実装してシールドケース３００
とグランド層２を高周波領域で低インピーダンスとなる
ように多点で接続して、電子部品（図中５Ｖ電源ＩＣ１
００、３Ｖ電源ＩＣ２００）の全方位を取り囲み電磁波
をシールドする構造である。
【００２０】図６と図１とを単純に比較すると概略図の
ため図６の電流ループは大きくなる印象を与えるかも知
れない。しかし、現在では基板厚さの薄いプリント回路
基板の製造も可能となってきているため、グランド層２
とシールドケース３００で囲まれた空間の電磁波ノイズ
量を、この空間内の電子回路が誤動作しない程度のノイ
ズ量になるようにループ面積を縮小化することは可能で
ある。
ため図６の電流ループは大きくなる印象を与えるかも知
れない。しかし、現在では基板厚さの薄いプリント回路
基板の製造も可能となってきているため、グランド層２
とシールドケース３００で囲まれた空間の電磁波ノイズ
量を、この空間内の電子回路が誤動作しない程度のノイ
ズ量になるようにループ面積を縮小化することは可能で
ある。
【００２１】従って、図６で示すような構造により、比
較的薄型の情報処理装置を低い放射ノイズレベルで提供
可能である。
較的薄型の情報処理装置を低い放射ノイズレベルで提供
可能である。
【００２２】
【発明の効果】本発明の実装方式によれば、低い放射ノ
イズレベルの多種電源の論理回路基板を低コストで実現
できる。回路基板からの放射ノイズが減少することによ
り、各国法律や業界自主規制値等で制限されるノイズレ
ベルを満足させるためのノイズ対策が、不要もしくは容
易になるため製品開発期間が短縮される効果もある。製
品の開発期間短縮による市場投入時期を早められる経済
効果の他にも、簡単なノイズ対策で製品化できれば、ノ
イズ対策部品の点数が削減可能となり、製品の原価低減
効果も期待できる。さらに、優先的に高速信号のマイク
ロストリップラインの特性インピーダンスの一定性を確
保できるので、デジタル回路の高速化に寄与する。装置
／製品レベルで評価すると、低価格で高性能かつ電磁環
境適合性にすぐれた情報処理装置／デジタル装置を提供
可能となる。
イズレベルの多種電源の論理回路基板を低コストで実現
できる。回路基板からの放射ノイズが減少することによ
り、各国法律や業界自主規制値等で制限されるノイズレ
ベルを満足させるためのノイズ対策が、不要もしくは容
易になるため製品開発期間が短縮される効果もある。製
品の開発期間短縮による市場投入時期を早められる経済
効果の他にも、簡単なノイズ対策で製品化できれば、ノ
イズ対策部品の点数が削減可能となり、製品の原価低減
効果も期待できる。さらに、優先的に高速信号のマイク
ロストリップラインの特性インピーダンスの一定性を確
保できるので、デジタル回路の高速化に寄与する。装置
／製品レベルで評価すると、低価格で高性能かつ電磁環
境適合性にすぐれた情報処理装置／デジタル装置を提供
可能となる。
【００２３】また、シールドケースとグランド層で電磁
シールドを構成する構造の実装方式によれば、比較的薄
型の情報処理装置／デジタル装置を低い放射ノイズレベ
ルで提供可能である。
シールドを構成する構造の実装方式によれば、比較的薄
型の情報処理装置／デジタル装置を低い放射ノイズレベ
ルで提供可能である。
【図１】本発明の４層基板での一実施例断面図である。
【図２】本発明の６層基板での一実施例断面図である。
【図３】高周波電流ループ説明図である。
【図４】５Ｖ系信号と３Ｖ系信号インタフェース説明図
である。
である。
【図５】５Ｖ／３Ｖ信号混在ＩＣインタフェース説明図
である。
である。
【図６】シールドケースを使う場合の層構成断面図であ
る。
る。
１…プリント基板、 ２…グランド層、 ３…５Ｖ電源層、 ４…３Ｖ電源層、 ５…部品面信号配線パタン、 ６…ハンダ面信号配線パタン、 ７…内層部品面側信号配線パタン、 ８…内層ハンダ面側信号配線パタン、 ９…スルーホール、 １０…部品面側基材、 １１…ハンダ面側基材、 １２…プリプレグ、 １３…中心基材、 ２０…ハンダ、 ５０…５Ｖ電源、 ５１…３Ｖ電源、 ６０…浮遊容量、 １００…５Ｖ電源ＩＣ、 １０１…５Ｖ電源ＩＣピン、 １０２…５Ｖ電源ＩＣドライバ、 ２００…３Ｖ電源ＩＣ、 ２０１…３Ｖ電源ＩＣピン、 ２０２…３Ｖ電源ＩＣドライバ、 ３００…シールドケース。
Claims (4)
- 【請求項１】プレーン状のグランド層と、電源層の同一
平面上に絶縁部分で領域分割された複数の電源プレーン
と、信号配線層を有する多層のプリント回路基板に電子
部品を実装する回路実装方式おいて、プリント回路基板
のグランド層側の面のみに電子部品を配置する事を特徴
とする回路実装方式。 - 【請求項２】プレーン状のグランド層と、電源層の同一
平面上に絶縁部分で領域分割された複数の電源プレーン
と、信号配線層を有する多層のプリント回路基板に電子
部品を実装する回路実装方式おいて、異なる電源プレー
ンから電源を供給される電子部品間に接続される信号配
線と、前記信号配線が接続される電子部品をプリント回
路基板のグランド層側の面のみに配置する事を特徴とす
る回路実装方式。 - 【請求項３】プレーン状のグランド層と、電源層の同一
平面上に絶縁部分で領域分割された複数の電源プレーン
と、信号配線層を有する多層のプリント回路基板に電子
部品を実装する回路実装方式おいて、電子部品と、異な
る電源プレーンから電源を供給される電子部品間に接続
される信号配線の高周波電流成分に着目し、該高周波電
流成分の多い信号配線を優先的に、プリント回路基板の
グランド層側の面に配置する事を特徴とする回路実装方
式。 - 【請求項４】プレーン状のグランド層と、電源層の同一
平面上に絶縁部分で領域分割された複数の電源プレーン
と、信号配線層を有する多層のプリント回路基板に電子
部品を実装し、該電子部品を電磁シールド材で囲む回路
実装方式おいて、プリント回路基板のグランド層を部品
搭載面と反対側の最外面に構成し、プリント回路基板の
電磁シールド材側のみに電子部品を配置する事を特徴と
する回路実装方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6009102A JPH07221461A (ja) | 1994-01-31 | 1994-01-31 | 回路実装方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6009102A JPH07221461A (ja) | 1994-01-31 | 1994-01-31 | 回路実装方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07221461A true JPH07221461A (ja) | 1995-08-18 |
Family
ID=11711270
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6009102A Pending JPH07221461A (ja) | 1994-01-31 | 1994-01-31 | 回路実装方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07221461A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0836369A2 (de) * | 1996-09-25 | 1998-04-15 | Philips Patentverwaltung GmbH | Leiterplatte |
| JP2002141811A (ja) * | 2000-11-02 | 2002-05-17 | Alps Electric Co Ltd | テレビジョン信号送信機 |
| WO2006003906A1 (ja) * | 2004-07-01 | 2006-01-12 | Sony Corporation | 撮像装置、撮像素子及び撮像装置の制御方法 |
| JP2006049376A (ja) * | 2004-07-30 | 2006-02-16 | Aruze Corp | 制御基板及び遊技機用制御基板 |
| JP2008226065A (ja) * | 2007-03-15 | 2008-09-25 | Hitachi Ltd | 電源制御装置 |
-
1994
- 1994-01-31 JP JP6009102A patent/JPH07221461A/ja active Pending
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