JPH06244562A

JPH06244562A - プリント回路基板

Info

Publication number: JPH06244562A
Application number: JP5030314A
Authority: JP
Inventors: Takashi Maruyama; 隆丸山; Atsushi Hara; 原　　敦; Hitoshi Yoshitome; 等吉留; Kazuo Hirota; 和夫廣田; Yutaka Akiba; 豊秋庭; Bunichi Fujimaki; 文一藤巻
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1993-02-19
Filing date: 1993-02-19
Publication date: 1994-09-02

Abstract

(57)【要約】【目的】本発明は、基板の実装密度の低下なく、不要放
射電波を抑制可能な構造のプリント基板を提供すること
にある。【構成】電源平面層１０３の一部１０１を分離し、分離
した電源平面層１０１をグランド平面層１０２に近い別
の基板４上に配置する。電源平面層１０３と分離した電
源平面層１０１とは、接続手段１０９で接続する。これ
により、分離した電源平面層１０１とグランド平面層１
０２との間の静電容量を増加させる。【効果】実装密度の低下なく、安価で、不要放射電波エ
ネルギーの低い情報処理装置を提供できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電磁放射ノイズを低減
したプリント回路基板に係り、特に、アイソレートされ
た電源層及びグランド層の層間静電容量を高めたプリン
ト回路基板に関する。

【０００２】

【従来の技術】情報処理装置の高性能化により動作周波
数が高くなるに従い、デジタル回路で使われる方形波ク
ロックの周波数成分が高くなり、これにより発生する電
磁波のエネルギーが増大し、無線通信装置に与える電磁
波障害は無視出来なくなってきた。各国では、情報処理
装置が発生する電磁波を規制することにより対策をとっ
てきた。情報処理装置設計者は、これらの規制を満足す
る装置を設計しなければならず、様々なノウハウを蓄積
してきた。例えば、「実践ノイズ低減技法」（ＨＥＮＲ
ＹＷ．ＯＴＴ著ジャテック出版発行）第３４２頁の図
１１−１６には、グランドを分離して、両グランドを一
点で接続し、一方のグランドを低インダクタンスの”静
かな”グランドにして、電磁放射ノイズを低減する方法
が記載されている。

【０００３】

【発明が解決しようとする課題】しかしながら、プリン
ト基板の部品実装密度も高くなり、発生する電磁波のエ
ネルギーも増大してきている現在においては、上記従来
技術だけではノイズ問題の万全な解決策とはいえない。

【０００４】グランドの分離により、高周波電圧はアイ
ソレートされるが、グランド面積が減少するため、電源
層とグランド層との間の静電容量は減少する。このた
め、高周波ノイズを分離するつもりの対策が、静電容量
の減少により局所的な高周波ノイズを増加させる結果に
なり、全体的にもノイズの低減に寄与しないという問題
がある。

【０００５】一方、アイソレートされた電源層およびグ
ランド層の静電容量を増加させるために、アイソレート
する電源層やグランド層の総面積を増加すると、今度は
配線の効率が低下し実装密度の低下を招く。

【０００６】本発明の目的は、搭載する部品の実装密度
を下げる事なく、不要放射電磁波エネルギーの低減可能
なプリント回路基板を提供することにある。

【０００７】

【課題を解決するための手段】上記目的達成するため
に、本発明によれば、積層された複数の絶縁層と、前記
絶縁層に支持された、配線層、電子部品を搭載するため
のパタン、前記パタンに搭載された電子部品に対して異
なる２つの電位を供給するための２層の電源平面層とを
有するプリント回路基板において、前記２層の電源平面
層のうち、少なくとも一方の電源平面層の一部分は、残
りの部分から分離されて、該分離された部分は、残され
た部分を支持する絶縁層よりも、他方の前記電源平面層
に近い距離に位置する絶縁層上に配置され、前記分離さ
れた部分と前記残された部分とを接続する電源層接続手
段を配置し、前記電子部品を接続するためのパタンは、
前記分離された部分から電位を供給されることを特徴と
するプリント回路基板が提供される。

【０００８】また、上記プリント回路基板において、前
記２層の電源平面層の一部を、それぞれ、残りの部分か
ら分離して、前記２層の電源平面層の分離された部分の
間の距離は、前記２層の電源平面層の残された部分の間
の距離より、短くなるように配置することもできる。

【０００９】２層の電源平面層の電位は、電子部品に必
要な異なる２つの電位であればよいが、一方の層の電位
を、接地電位として、いわゆるグランド層にすることが
可能である。

【００１０】

【作用】本発明では、電子部品に異なる２つの電位を供
給するための２層の電源平面層のうち、電子部品に接続
する部分をアイソレートして、絶縁層を変えて別の絶縁
層上に配置し、２つの電源平面層の一部の距離を近付け
る。このことにより、残りの電源平面層は、放射エネル
ギーの大きい信号のシールドの為に、外側に近い層に配
置したまま、アイソレートされた電源平面層を近付け
て、アイソレートされた電源平面層の距離を小さくし、
層間静電容量を大きくすることができる。

【００１１】また、このアイソレートされた電源平面層
の面積と、残された電源平面層の面積との合計は、アイ
ソレートする前の電源平面層の面積に等しいので、配線
や電子部品を実装可能な面積は変化せず、実装密度が低
下させることはない。

【００１２】一般に、静電容量は、電極面積をＳ、電極
間距離をｄ、誘電率をεとすると、Ｓ・ε・１／ｄとな
る。例えば、１０層絶縁層の表面から２番目の層に構成
するアイソレートされた電源平面層に比べ、内層の隣接
層に構成するアイソレートされた電源平面層は、同一面
積でも８倍の静電容量を持つ。

【００１３】静電容量の大きなアイソレートされた電源
平面層を、デジタルＩＣ及びＬＳＩ等の電子部品の電源
平面層として用いる事により、局所的な高周波ノイズの
増加を抑制し装置全体の放射電磁波エネルギーが低減さ
れる。

【００１４】

【実施例】以下、本発明の実施例を図１から図１０を適
宜用いて説明する。

【００１５】本発明の一実施例の６層の絶縁層を有する
プリント回路基板を図１を用いて説明する。

【００１６】図１において、１は、６層の絶縁層であ
り、２は６層のプリント基板１の最外層のＡ層、３はＢ
層、４はＣ層、５はＤ層、６はＥ層、７はＦ層である。
８は、Ａ層１上に実装されたＬＳＩである。また、９
は、Ｆ層の裏面に実装されたパスコンと呼称されるチッ
プコンデンサである。１０３は、Ｂ層３上の銅ベタのグ
ランド電極、１０１は、ＬＳＩ８に接続されるＬＳＩ用
グランド電極である。ＬＳＩ用グランド電極１０１とグ
ランド電極１０３とは、互いに相補しあう形状であり、
ビアホール１０９で接続されている。１０２は、Ｄ層５
上のＬＳＩ用電源電極、１０４はＥ層上の銅ベタの電源
電極である。電源電極１０４と、ＬＳＩ用電源電極１０
２とは、互いに相補しあう形状であり、ビアホール１１
０で接続されている。１０５はＡ層２上の配線パタン、
１０６はＣ層４上の配線パタン、１０７はＤ層５上の配
線パタン、１０８はＦ層７上の配線パタンである。２０
１は、ＬＳＩ用グランド電極１０１とＬＳＩ用電源電極
１０２との間の静電容量Ａを表わす。

【００１７】図２に、従来のアイソレートしたＬＳＩ電
源電極を有するプリント回路基板の構成を示した。図２
のプリント回路基板において、図１と同様の構成要素に
ついては、同一の符号が付したある。図２において、Ｌ
ＳＩ用電源電極１０２は、電源電極１０４と同じＥ層６
に配置されている。また、ＬＳＩ用グランド電極１０１
は、グランド電極１０３と同じＢ層３上に配置されてい
る。また、図２において、ＬＳＩ用グランド電極１０１
とＬＳＩ用電源電極１０２間の静電容量Ｂ２０２は、図
１の静電容量Ａ２０１と異なる容量であるため、異なる
符号とした。

【００１８】ＬＳＩ８は、集積素子数が多く、高速動作
を行ない（信号の立上り、立下がり時間がはやい）、多
数の同時切り替え高速バッファを内蔵している。ＬＳＩ
８の電源グランドは、ＬＳＩ用グランド電極１０１及び
電源電極１０２に接続される。

【００１９】つぎに、２つの論理回路を電源グランド線
にそれぞれ接続して動作させた場合どのような電流が発
生するのか、図３の高周波電流等価回路とモデル図で説
明する。図３（ａ）の等価回路において、３０１は直流
電源、３０２は信号電流ループ、３０４は貫通電流ルー
プであり、（ｂ）のモデル図においても同様である。図
３の（ａ）は、現在小型の情報処理装置に多く使われて
いるＣＭＯＳの論理回路での例である。ＣＭＯＳ論理回
路においては、ＨｉｇｈレベルからＬｏｗレベル、Ｌｏ
ｗレベルからＨｉｇｈレベルのレベル切り替わり時に、
Ｎ−ＭＯＳとＰ−ＭＯＳを貫通して電源からグランドに
電流が流れる（貫通電流ループ３０４）。この貫通電流
ループ３０４は、図に示す出力側のバッファと入力側の
バッファ以外に内部の動作（レベル切り替わり）素子全
部で発生する。さらに、レベル切り替わりを、素子から
素子、バッファからバッファに伝える伝送線路において
は信号電流ループ３０２が発生する。また、これらの電
流ループは、ＣＭＯＳ論理回路のみでなく、ＴＴＬ論理
回路等でも同様に発生する。これらの電流ループを図３
（ｂ）のモデル図の様に表記する事とする。

【００２０】つぎに、図１のＬＳＩ８として、２つのＬ
ＳＩ８−１，８−２を搭載した場合、この様な動作電流
とＬＳＩ電源のアイソレーションとの関係を、図４ｎｏ
ＬＳＩ間等価モデル図を使って説明する。図４におい
て、１０はＬＳＩ８−１のグランドピン、１１は電源ピ
ン、１２はＬＳＩ８−１と８−２との間の信号配線、２
０３はチップコンデンサ９と静電容量Ａ２０１もしくは
静電容量Ｂ２０２の合成静電容量である総静電容量、３
０３はバッファと内部素子の貫通電流ループ３０４と内
部素子間の信号電流ループ３０２の合成電流からなるＬ
ＳＩの内部消費電流ループ、８−１は出力側ＬＳＩ、８
−２は入力側ＬＳＩである。ＬＳＩ用グランド電極１０
１とＬＳＩ用電源電極１０２にＬＳＩ８−１、８−２が
接続され、ＬＳＩ用グランド電極１０１とＬＳＩ用電源
電極１０２間の総静電容量２０３とＬＳＩ８の間のルー
プを、内部消費電流ループ３０３が流れる。このループ
は、Ｂ層３Ｃ層４間接続ビアホール１０９とＤ層５Ｅ層
６間接続ビアホール１１０で、基準電位の電源グランド
であるＢ層３銅ベタ１０３とＥ層６銅ベタ１０４に接続
されるが、高周波領域ではＢ層３Ｃ層４間接続ビアホー
ル１０９とＤ層５Ｅ層６間接続ビアホール１１０のイン
ダクタンス成分によるインピーダンスが大きくなるの
で、Ｂ層３銅ベタ１０３とＥ層６銅ベタ１０４は、ＬＳ
Ｉ用グランド電極１０１とＬＳＩ用電源電極１０２の高
周波ノイズからアイソレートされる。

【００２１】ここで重要なことは、総静電容量２０３が
十分な静電容量を持ち、かつＬＳＩ８と総静電容量２０
３間のインダクタンス成分が十分に小さいことが必要で
ある。図１及び図２に示すようにＬＳＩ８のバイパス
コンデンサとして、チップコンデンサ９をＦ層７に実装
し、静電容量の増加を図るが、リード部品に比べインダ
クタンス成分が少ないと言え放射ノイズ領域では無視で
きない。そこでインダクタンス成分を最も少なくできる
ＬＳＩ用グランド電極１０１とＬＳＩ用電源電極１０２
間の静電容量を増強する必要がある。

【００２２】また、伝送線路（Ｃ層４配線パタン１０６
及びＤ層５配線パタン１０７）からの放射を抑制するた
め最外層に隣接したＢ層３及びＥ層６にＢ層３銅ベタ１
０３とＥ層６銅ベタ１０４を設けると、ＬＳＩ用グラン
ド電極１０１とＬＳＩ用電源電極１０２間の静電容量
が、減少する。本発明では、この静電容量の減少を防
ぎ、増強するためにＬＳＩ用グランド電極１０１とＬＳ
Ｉ用電源電極１０２を隣接層に移動させている。図２の
ＬＳＩ用グランド電極１０１とＬＳＩ用電源電極１０２
間静電容量Ｂ２０２に比較し、図１の静電容量Ａ２０１
は層間距離が等しいとすると約３倍になる。層の構成で
ＬＳＩ用グランド電極１０１とＬＳＩ用電源電極１０２
を配置する層間距離のみを短くすることも可能であり、
６層以上の多層基板の場合も自然に層間距離は短くなる
ので、効果はさらに顕著になる。

【００２３】このようなプリント基板の構成により、電
磁放射エネルギーの高い信号電流ループ３０２は、Ｂ層
３銅ベタ１０３とＥ層６銅ベタ１０４で囲み、高周波電
圧変動の発生源であり高周波成分を多く含む内部消費電
流ループ３０３をＢ層３銅ベタ１０３とＥ層６銅ベタ１
０４からアイソレートすることにより、信号ループのシ
ールド（デファレンシャルモード放射の抑制）と、Ｂ層
３銅ベタ１０３とＥ層６銅ベタ１０４をモノポールアン
テナとした放射（コモンモード放射）の電圧源のアイソ
レートにより、電磁放射の抑制に大きく寄与できる。

【００２４】また、ＬＳＩ用グランド電極１０１とＬＳ
Ｉ用電源電極１０２間の静電容量が増強されることは、
ＬＳＩ用グランド電極１０１とＬＳＩ用電源電極１０２
のグランドバウンズ及び電源電圧変動をも抑制し、論理
回路自体の誤動作余裕度も高まり、動作の高速化、同時
切り替えバッファ数の増加にも寄与する。

【００２５】本発明の６層基板での一実施例の断面図を
図５に示す。図５において、１３は出力ピン、１４は入
力ピン、１１１はグランド接続ビアホール、１１２は電
源接続ビアホール、１１３は信号接続ビアホール、であ
る。

【００２６】図６にクロック配線周辺の概略図を示す。
内部消費電流ループ３０３をＢ層３銅ベタ１０３とＥ層
６銅ベタ１０４からアイソレートすることによりコモン
モード放射は抑制されるが、Ｂ層３Ｃ層４間接続ビアホ
ール１０９、Ｄ層５Ｅ層６間接続ビアホール１１０、の
配置位置を考慮しないと、デファレンシャルモード放射
で放射ノイズ量に比例する信号ループ面積の増加を招き
かねない。

【００２７】これを防ぐために、Ｂ層３Ｃ層４間接続ビ
アホール１０９、Ｄ層５Ｅ層６間接続ビアホール１１
０、及びグランド接続ビアホール１１１、電源接続ビア
ホール１１２を実装条件上許すかぎりクロック等の放射
ノイズエネルギーの大きい信号配線１２に近接して配置
する必要がある。最適に近接配置するには図６（ａ）に
示すように、クロック等の放射ノイズエネルギーの大き
い信号の入力ピン１４及び出力ピン１３に、隣接もしく
は近接してグランドピン１０、電源ピン１１を配置する
方法がある。

【００２８】電源−グランド層の内、グランド層の相補
型パタンの平面図を図７に示す。

【００２９】Ｂ層３銅ベタ１０３とＬＳＩ用グランド電
極１０１は、Ｂ層３Ｃ層４間接続ビアホール１０９接続
用のスペースと境界領域での信号接続ビアホール１１３
のクリアランスを除くと相補的形状を呈する。この相補
的形状は、グランド層のみでなく、電源層においても同
様である。相補的形状を呈することにより銅ベタの総面
積は一定であり、一般の信号配線用の配線チャネルを食
いつぶすことなく、高密度の信号配線が可能である。具
体的には、図７に示す様にＢ層３の銅ベタくりぬき部分
に、Ｂ層３配線パタン１１４が形成される。Ｅ層６にお
いても全く同様である。

【００３０】本発明の８層基板での一実施例の断面図を
図８に示す。図８において、１１５はＧ層銅ベタ、１１
６は高誘電率物質である。このように、ＬＳＩ用グラン
ド電極１０１とＬＳＩ用電源電極１０２は、層の中心の
隣接層でなく他のどのような隣接層に構成することも可
能であり、最外層を使って構成する方法もある。最外層
の隣接層を使ってＬＳＩ用グランド電極１０１とＬＳＩ
用電源電極１０２を構成する場合、ＬＳＩ８の直下に構
成することにより、ＬＳＩ８からの直接の放射を抑制す
る効果がある。また、高誘電率物質１１６を印刷などの
手法によりＬＳＩ用グランド電極１０１とＬＳＩ用電源
電極１０２間に構成する事によりさらなる静電容量の増
強が可能である。

【００３１】図９に６層基板のＣ層４でのガードパター
ン例の説明図を示す。一般に信号線からの放射を抑制す
るために、グランド電位のガードパタンを信号線に隣接
して配線する手法がある。（ａ）に示すように配線する
のが一般的であろうが、（ｂ）の様にＬＳＩ用グランド
電極１０１の連続でガードパタンを構成することにより
配線密度を向上させることができる。

【００３２】図１０に単一ＬＳＩでのデジタル、アナロ
ググランド分離の説明図を示す。図１０において、１１
７はデジタルグランドピン、１１８はアナロググランド
ピンである。この様に、単一ＬＳＩでデジタル回路とア
ナログ回路の混在したＬＳＩで、例えばアナログ回路が
センシティブな場合は、デジタル回路部分のデジタルグ
ランドピン１１７はＬＳＩ用グランド電極１０１に接続
し、アナログ回路部分のアナロググランドピン１１８は
Ｂ層３銅べた１０３に接続して実装する方法が考えられ
る。電源についても同様の処理が可能である。

【００３３】本発明は、何もＬＳＩ８１個に１対のＬ
ＳＩ用グランド電極１０１とＬＳＩ用電源電極１０２が
必ず対応するとは限らず、複数のＬＳＩ用グランド電極
１０１とＬＳＩ用電源電極１０２が存在する場合も有
る。さらに、同一基板上に電源とグランドの対は何組存
在しても良い。

【００３４】また、電磁放射エネルギーの高い信号電流
ループ３０２の面積を最小化するために、Ｂ層３Ｃ層４
間接続ビアホール１０９、及びグランド接続ビアホール
１１１を実装条件上許すかぎりクロック等の放射ノイズ
エネルギーの大きい信号配線１２に近接して配置する以
外に、信号配線１２のリターン高周波電流のバイパスル
ープをチップコンデンサで構成する手法もある。この場
合バイパスループのチップコンデンサ位置は、信号配線
１２の垂直投影線上が理想である。

【００３５】本実施例によれば、実装密度の低下及び製
造コストの上昇を伴う事の無い、放射電磁波エネルギー
の低いデジタル回路実装基板を提供でき、ひいては安価
で放射電磁波エネルギーの低い情報処理装置を提供でき
る。

【００３６】さらに、デジタルＩＣ、ＬＳＩの高速スゥ
ィッチング時のグランドバウンズの抑制及び他のデジタ
ルＩＣ、ＬＳＩのグランドバウンズの干渉に効果がある
ので、より高速、高性能な情報処理装置を提供できる。

【００３７】

【発明の効果】本発明によれば、実装密度の低下及び製
造コストの上昇を伴う事の無い、放射電磁波エネルギー
の低いデジタル回路実装基板を提供でき、ひいては安価
で放射電磁波エネルギーの低い情報処理装置を提供でき
る。

【００３８】さらに、本発明によれば、デジタルＩＣ、
ＬＳＩの高速スゥィッチング時のグランドバウンズの抑
制及び他のデジタルＩＣ、ＬＳＩのグランドバウンズの
干渉に効果があるので、より高速、高性能な情報処理装
置を提供できる。

【００３９】

【図面の簡単な説明】

【図１】本発明の６層基板での一実施例のプリント回路
基板の構成を説明する説明図である。

【図２】従来のＬＳＩ電源をアイソレーションしたプリ
ント回路基板の説明図である。

【図３】デジタル回路での高周波電流等価回路図とブロ
ック図である。

【図４】ＬＳＩ間の等価回路のブロック図である。

【図５】本発明の６層基板での一実施例のプリント回路
基板の断面図である。

【図６】本発明の一本実施例のプリント回路基板のＬＳ
Ｉ８−１，８−２のクロック配線周辺のブロック図であ
る。

【図７】本発明の一本実施例のプリント回路基板の電源
−グランド層の相補型パタンの平面図である。

【図８】本発明の８層基板での一実施例のプリント回路
基板の断面を説明する説明図である。

【図９】本発明の６層基板での一実施例のプリント回路
基板のガードパターン例の説明図である。

【図１０】本発明の一実施例のプリント回路基板におけ
る単一ＬＳＩでのデジタル、アナロググランド分離を説
明する説明図である。

【符号の説明】

１…プリント基板、２…Ａ層、３…Ｂ層、４…Ｃ層、５
…Ｄ層、６…Ｅ層、７…Ｆ層、８…ＬＳＩ、９…チップ
コンデンサ、１０…グランドピン、１１…電源ピン、１
２…信号配線、１３…出力ピン、１４…入力ピン、１０
１…ＬＳＩ用グランド電極、１０２…ＬＳＩ用電源電
極、１０３…Ｂ層銅ベタ、１０４…Ｅ層銅ベタ、１０５
…Ａ層配線パタン、１０６…Ｃ層配線パタン、１０７…
Ｄ層配線パタン、１０８…Ｆ層配線パタン、１０９…Ｂ
層Ｃ層間接続ビアホール、１１０…Ｄ層Ｅ層間接続ビア
ホール、１１１…グランド接続ビアホール、１１２…電
源接続ビアホール、１１３…信号接続ビアホール、１１
４…Ｂ層配線パタン、１１５…Ｇ層銅ベタ、１１６…高
誘電率物質、１１７…デジタルグランドピン、１１８…
アナロググランドピン、２０１…静電容量Ａ、２０２…
静電容量Ｂ、２０３…総静電容量、３０１…直流電源、
３０２…信号電流ループ、３０３…内部消費電流ルー
プ、３０４…貫通電流ループ

───────────────────────────────────────────────────── フロントページの続き (72)発明者吉留等神奈川県秦野市堀山下１番地株式会社日立製作所神奈川工場内 (72)発明者廣田和夫神奈川県秦野市堀山下１番地株式会社日立製作所神奈川工場内 (72)発明者秋庭豊神奈川県横浜市戸塚区吉田町292番地株式会社日立製作所生産技術研究所内 (72)発明者藤巻文一神奈川県海老名市下今泉810番地株式会社日立製作所オフィスシステム設計開発センタ内

Claims

【特許請求の範囲】

【請求項１】積層された複数の絶縁層と、前記絶縁層に
支持された、配線層、電子部品を搭載するためのパタ
ン、前記パタンに搭載された電子部品に対して異なる２
つの電位を供給するための２層の電源平面層とを有する
プリント回路基板において、前記２層の電源平面層のうち、少なくとも一方の電源平
面層の一部分は、残りの部分から分離されて、該分離さ
れた部分は、残された部分を支持する絶縁層よりも、他
方の前記電源平面層に近い距離に位置する絶縁層上に配
置され、前記分離された部分と前記残された部分とを接続する電
源層接続手段を配置し、前記電子部品を接続するためのパタンは、前記分離され
た部分から電位を供給されることを特徴とするプリント
回路基板。
【請求項２】請求項１において、前記２層の電源平面層
は、それぞれ、一部分が残りの部分から分離され、前記２層の電源平面層の分離された部分の間の距離は、
前記２層の電源平面層の残された部分の間の距離より、
短いことを特徴とするプリント回路基板。
【請求項３】請求項１において、前記電源平面層の残さ
れた部分が配置されている絶縁層上には、前記電源平面
層の配置されていない領域が存在し、前記領域の面積
は、前記分離された部分の面積に相当することを特徴と
するプリント回路基板。
【請求項４】請求項１において、前記電源平面層の分離
された部分と、他方の電源平面層との間には、前記絶縁
層を構成する材料の誘電率よりも、誘電率の高い材料で
構成された層が配置されていることを特徴とするプリン
ト回路基板。
【請求項５】請求項１において、前記電源平面層の分離
された部分の面積は、前記パタンに搭載される電子部品
の占める面積と等しいことを特徴とするプリント回路基
板。
【請求項６】請求項１において、前記２層の電源平面層
のうち、一方は、前記積層された絶縁層のうち一側の最
も外側の絶縁層と該絶縁層と隣接する絶縁層との間に配
置され、他方は、前記積層された絶縁層のうち他側の最
も外側の絶縁層と該絶縁層と隣接する絶縁層との間に配
置されていることを特徴とするプリント回路基板。
【請求項７】積層された複数の絶縁層の各絶縁層上に、
配線パタン、電子部品を搭載するための接続パタン、お
よび、前記接続パタンに搭載された電子部品に対して異
なる２つの電位を供給するための２層の電源平面パタン
の配置を決定するプリント回路基板の配線パタンデータ
生成方法であって、前記複数の絶縁層のうち両側の最外の２つの絶縁層のう
ち少なくとも一方に、前記接続パタン及び高周波電流成
分の少ない信号線の配線パタンを生成し、前記最外の２つの絶縁層と２番目の絶縁層との間に、前
記２層の電源平面層のそれぞれ１層を配置し、前記２層の電源平面層のうち少なくとも一層上に、特定
領域を定義し、前記特定領域の内側に位置する電源平面パタンを、それ
ぞれ、他方の前記電源平面層に近い距離に位置する絶縁
層上に移動させ、前記特定領域内に、高周波電流成分の多い信号線の配線
パタンを生成することを特徴とする配線パタンデータ生
成装置。
【請求項８】積層された複数の絶縁層と、前記絶縁層に
支持された、配線層、電子部品、前記電子部品に対して
異なる２つの電位を供給するための２層の電源平面層と
を有する情報処理装置において、前記２層の電源平面層のうち、少なくとも一方の電源平
面層の一部分は、残りの部分から分離されて、該分離さ
れた部分は、残された部分を支持する絶縁層よりも、他
方の前記電源平面層に近い距離に位置する絶縁層上に配
置され、前記分離された部分と前記残された部分とを接続する電
源層接続手段を配置し、前記電子部品を接続するためのパタンは、前記分離され
た部分から電位を供給されることを特徴とする情報処理
装置。
【請求項９】請求項８において、前記電子部品は、デジ
タル信号を処理するデジタル回路とアナログ信号を処理
するアナログ回路とを有し、前記デジタル回路は、前記電源層平面の分離された部分
から電位を供給され、前記アナログ回路は、前記電源平
面層の残された部分から電位を供給されていることを特
徴とするプリント情報処理装置。
【請求項１０】請求項１１において、前記電子部品は、
内蔵した回路と外部の信号線とを接続するための複数の
信号ピンを有し、また、前記配線層には、クロック信号を伝送する信号線
が配置され、前記クロック信号を伝送する信号線に接続される信号ピ
ンは、前記電源平面層層の分離された部分に接続される
信号ピンと隣接することを特徴とする情報処理装置。
【請求項１１】請求項８において、前記電源平面層の残
された部分が配置されている絶縁層上には、前記電源平
面層の配置されていない領域が存在し、前記領域には、
クロック信号を伝送する信号線が配置されていることを
特徴とするプリント回路基板。
【請求項１２】積層された複数の絶縁層と、前記絶縁層
に支持された、配線層、電子部品を搭載するためのパタ
ン、それぞれ異なる電位の２層の電源平面層とを有する
プリント回路基板において、前記２層の電源平面層の一方に接続された、前記電源平
面層よりも面積の小さい電源電極を有し、前記電源電極は、前記電源電極が接続されている一方の
電源平面層を支持する絶縁層よりも、他方の電源平面層
に近い距離に位置する絶縁層上に配置され、前記電源平面層が配置されている絶縁層には、前記電源
電極層および配線層が配置されていることを特徴とする
プリント回路基板。