JP2003529305A

JP2003529305A - 二重層パワーライン構造を有するミューチュアルインダクターを用いたパワーラインのための同時スイッチングノイズ最小化技術

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Publication number: JP2003529305A
Application number: JP2001570689A
Authority: JP
Inventors: ギュムン; ヒュンユン; ヨンハリー
Original assignee: ギュムン; ヒュンユン; ヨンハリー
Priority date: 2000-03-29
Filing date: 2001-03-22
Publication date: 2003-09-30
Also published as: KR100336455B1; AU4284001A; KR20010093408A; US20030011424A1; WO2001074124A1

Abstract

(57)【要約】本発明は、高速動作するＰＣＢボード上に存在する寄生インダクター成分による同時スイッチングノイズを最小化し、或いは集積回路のオンチップ上で出力パッドと接続される大きいバッファの同時スイッチングによってパワーラインから発生するノイズを最小化するためのもので、プルアップトランジスタ（Ｍ_１）とプルダウントランジスタ（Ｍ_２）をそれぞれ半分に分けてプルアップトランジスタ（Ｍ_１１）とプルダウントランジスタ（Ｍ_２１）、プルアップトランジスタ（Ｍ_１２）とプルダウントランジスタ（Ｍ_２２）をそれぞれ形成し、プルアップトランジスタ（Ｍ_１１）及びプルダウントランジスタ（Ｍ_２１）と、プルアップトランジスタ（Ｍ_１２）及びプルダウントランジスタ（Ｍ_２２）は、同一幅をもって近接しており、それぞれ互いに反対方向に電流を流し、第１パワーライン（Ｖ _ＤＤ１、Ｖ_ＳＳ１）の間と、第２パワーライン（Ｖ_ＤＤ２、Ｖ_ＳＳ２）の間にそれぞれ接続されることにより、バッファの同時スイッチングによるノイズが最小化され入出力データの誤りが最小化され、速度が向上し、構造も簡単であって付加的な面積を占領しないという長所をもつ。

Description

【発明の詳細な説明】

【０００１】技術分野本発明は、集積回路（ＩＣ）のチップ上または印刷回路基板（ＰＣＢ）上で入
出力端子と接続される大型バッファ（あるいはドライバー）の同時スイッチング
動作によって発生するパワーラインノイズを最小化する、二重層パワーライン構
造を有するミューチュアルインダクターを用いたパワーラインのための同時スイ
ッチングノイズ最小化技術に関し、さらに詳しくはチップ上または印刷回路基板
上で二重層パワーラインを用いるミューチュアルインダクターを設計することに
よって、バッファから発生する電流を、同一の変化量に対し反対の方向へ流れる
ようにし、そして、磁気力を発生させ、当該磁気力によってノイズ電圧を効率よ
く減少する、二重層パワーライン構造を有するミューチュアルインダクターを用
いたパワーラインにおける同時スイッチングノイズを最小化させる装置に関する
。

【０００２】背景技術当業者にとって周知の如く、チップに集積化された回路の入力／出力端子は、
チップの外部の回路と接続し正常に動作を行うために入出力端に大きなバッファ
に必須的に接続されなければならない。最近、集積化技術の発達に伴って、高集
積化チップが要求され使用されている。さらに、チップは多機能を行うために多
数の入出力端子を有し、高速で動作する。従って、高速動作する入出力バッファ
の数も多くなり、そして、同時にスイッチングされる。しかしながら、同時のス
イッチング動作によって、バッファに接続されたパワーライン上で発生した寄生
インダクター(Parasitic Inductor)によって突発電流がパワーラインに流れ、そ
の結果として、パワーラインに印加される電源電圧に歪みが発生する。図1は印
刷回路基板のパワーラインの寄生インダクターにより発生した同時スイッチング
ノイズを示す図である。

【０００３】図２は入出力バッファとそのパワーラインに存在する寄生インダクターのモデ
ルを示す回路ダイアグラム図である。

【０００４】図２を参照して、１０_ｎを通って入出力バッファ１０_１において、パワーライ
ンＶ_ＤＤと他の1つのパワーラインＶ_ＳＳとの間にプルアップトランジスタ１０
ａとプルダウントランジスタ１０ｂが接続されている。プルアップトランジスタ
１０ａ及びプルダウントランジスタ１０ｂの両ドレイン端子は1つの出力端子に
共通に接続され、そして、プルアップトランジスタ１０ａ及びプルダウントラン
ジスタ１０ｂの両ゲート端子は信号入力端子Ｖ_ｉｎに共通に接続されている。近
年、多数の入出力端子のバッファ１０_１〜１０_ｎはパワーラインＶ_ＤＤとパワー
ラインＶ_ＳＳとの間に並列に接続される趨勢にある。

【０００５】さらに、パワーラインＶ_ＤＤとプルアップトランジスタ１０ａとの間には寄生
インダクターＬ_ＶＤＤが存在し、パワーラインＶ_ＳＳとプルダウントランジスタ
１０ｂとの間には寄生インダクターＬ_ＶＳＳが存在する。

【０００６】ここでは、ノードＡにおける同時スイッチングノイズ(SSN：Simultaneous Swi
tching Noise)は次の数式１で表わされる。

【０００７】

【数１】

【０００８】ここで、Ｖｎは同時スイッチングノイズであり、ｎは出力バッファの数を示す
。数式１から、インダクタンスが大きいほど、あるいは、電流の変化量ｄＩが大
きいほど、同時スイッチングノイズは増加することが分る。

【０００９】図３は一例として３.３Ｖ供給電源で同時に２５個、５０個、１００個の入出
力バッファが動作したときに発生するノイズを示すグラフである。図３に示すよ
うに、ノイズによるパワーラインの歪みは、チップの安定動作に大きな支障を与
える。

【００１０】最近、このようなノイズを減らすために多くの研究が行われている。しかしな
がら、図３に示すノイズを効率良く減少させる方法が未だ開示されていないので
、より複雑且つ多くの追加的な回路が、ノイズを減らすために求められていた。
従来、ノイズを減らすためにいろいろの方法が提示されてきたが、その中で、多
段のバッファを使用することによりバッファサイズを最適化させる方法は、ノイ
ズを大幅減らすことができない点で劣っている。そして、寄生インダクターに流
れる電流の変化を遅くすることによってノイズを減少させる方法は、バッファの
動作速度を遅くする点で劣っている。そこで、このような速度の低下を補償する
ために、多数のプルダウントランジスタを付加的に使用している。しかしながら
、このような方法は、回路のコンパクト化や小型化という最近のトレンドに逆行
しているだけでなく、最近増えている入出力バッファの数と互換性を欠いている
。さらに、多層のパワーラインを用いてパワーラインの寄生インダクタンスを減
少させることによってノイズを減少させる方法は、寄生インダクタンスを完全に
は除去することはできず、それゆえ、多くのノイズが残存するという問題がある
。

【００１１】発明の開示それゆえ、本発明は、かかる従来の技術の諸般問題点に鑑み、生み出されたも
のであり、本発明の目的は、２つのインダクターが互いに近接している場合に、
反対方向へ２つのインダクターに同時に流れる電流によって発生する磁気力によ
りノイズ電圧が相殺され、それゆえ、自然とノイズが効率的に除去されるという
事実に基づき、互いに近接した２本のパワーラインを配置することによって、二
重層パワーライン構造を有するミューチュアルインダクターを用いたパワーライ
ン同時動作ノイズ最小化装置であって、付加的なチップ領域を占領することなく
単純な設計の装置を提供することにある。

【００１２】上記目的及び他の目的は、プルアップトランジスタ（Ｍ_１）とプルダウントラ
ンジスタ（Ｍ_２）を有し、パワーライン（Ｖ_ＤＤ）とパワーライン（Ｖ_ＳＳ）と
の間に接続された入出力バッファであって、その出力端子が当該トランジスタ（
Ｍ_１、Ｍ_２）の両ドレイン端子に共通に接続され、その信号入力端子が当該トラ
ンジスタ（Ｍ_１、Ｍ_２）の両ゲート端子に共通に接続された入出力バッファを備
えた二重層パワーライン構造を有する相互インダクターを用いたパワーラインの
同時スイッチングノイズを最小化する装置であって、当該入出力バッファが、各
々、当該入出力バッファの半分サイズの２個の小さなバッファに分割され、当該
小さなバッファの１つがプルアップトランジスタ（Ｍ_１１）とプルダウントラン
ジスタ（Ｍ_２１）を含み、当該小さなバッファの残りがプルアップトランジスタ
（Ｍ_１２）とプルダウントランジスタ（Ｍ_２２）を含み、そして、プルアップト
ランジスタ（Ｍ_１１）及びプルダウントランジスタ（Ｍ_２１）が第１のパワーラ
イン（Ｖ_ＤＤ１）とパワーライン（Ｖ_ＳＳ１）との間に接続され、他方、プルア
ップトランジスタ（Ｍ_１２）及びプルダウントランジスタ（Ｍ_２２）が第２のパ
ワーライン（Ｖ_ＤＤ２）とパワーライン（Ｖ_ＳＳ２）との間に接続され、当該第
１のパワーライン（Ｖ_ＤＤ１）及びパワーライン（Ｖ_ＳＳ１）は、当該第２のパ
ワーライン（Ｖ_ＤＤ２）及びパワーライン（Ｖ_ＳＳ２）に、それぞれ、平行で、
水平方向に近接して配置され、同一の幅を有する第１のパワーラインと第２のパ
ワーラインの間に介在させた絶縁層を有し、そして、２本のパワーラインを反対
方向に電流が流れる、二重層パワーライン構造を有する相互インダクターを用い
たパワーラインの同時スイッチングノイズを最小化する装置によって、達成され
る。

【００１３】本発明の上記目的並びに他の目的、特徴及び他の有利点は、添付図面を参照し
つつ、以下の詳細な記述からより鮮明に理解されるであろう。

【００１４】発明を実施するための最良の形態図４は隣接する２つのパワーライン上の２つのインダクターを通って互いに反
対方向に電流が流れる回路ダイアグラム図であり、図４においては２つのインダ
クターが変圧器（トランスフォーマー）として示されている。

【００１５】それぞれ、パワーラインＶ_ＤＤとパワーラインＶ_ＳＳ上の同時スイッチングノ
イズを除去する動作は同一である。重複説明を避けるために、パワーラインＶ_Ｓ _Ｓにおける同時スイッチングノイズを除去する動作をのみ説明する。さらに、パ
ワーラインＶ_ＳＳ上の固有寄生インダクタンスは第１インダクタンスＬ_ＶＳＳと
して定義され、図４において点線で表示された付加的なインダクタンスは第２イ
ンダクタンスＬ'_ＶＳＳと定義される。第１、第２インダクタンスＬ_ＶＳＳ、Ｌ'_ＶＳＳは、コイルを巻いて形成された実際の（真の）インダクタンスではなく、
パワーラインそれ自体がもっている寄生インダクタンスである。

【００１６】図５はパワーラインＶ_ＳＳ上の第１インダクタンスＬ_ＶＳＳによって発生する
同時スイッチングノイズの減少動作を説明するために、図４に示す第１、第２イ
ンダクタンスＬ_ＶＳＳ、Ｌ'_ＶＳＳの等価モデルを示す図である。図５を参照し
て、第１のノードＡが第４のノードＤに接続され、第２のノードＢが第３のノー
ドＣに接続されている場合には、図５の等価回路は第４の回路と同一である。

【００１７】まず、Ｖ_ｎ及びＶ'_ｎは数式２と数式３で表わされる。

【００１８】

【数２】

【数３】

【００１９】ここで、Ｍは磁気力によって発生する相互インダクタンスである。第１、第２
インダクタンスＬ_ＶＳＳ、Ｌ'_ＶＳＳが同一値であり且つ非常に薄い絶縁層によ
って互いに絶縁されているとき、インダクタンスＬ_ＶＳＳ、Ｌ'_ＶＳＳと相互イ
ンダクタンスＭとがほぼ同一になる。この場合を、インダクターＬ_ＶＳＳとＬ'
_ＶＳＳは好ましくカップリングされていると表現され、カップリング係数ｋはカ
ップリングの度合イを表す。また、カップリング係数ｋは次の数式４で求めるこ
とができる。

【００２０】

【数４】

【００２１】従って、２つのインダクタンス及び相互インダクタンスが全て同一になると、
ｋが１に近くなることを確認することができる。

【００２２】図５を参照して、ノードＡからノードＤまでが上述のように互いに接続されて
いるときに、Ｖ_ｎは−Ｖ_ｎに等しく、そして、数式２、数式３から数式５を得る
ことができる。

【００２３】

【数５】

【００２４】カップリング係数ｋが１に近ければ、

【数６】であり、そして、数式５は数式７のようになる。

【００２５】

【数７】

【００２６】従って、次の数式８が得られる。

【００２７】

【数８】

【００２８】数式８を数式２と数式３に代入すると、次の数式９が得られる。

【００２９】

【数９】

【００３０】言い換えると、２本のパワーラインが絶縁層を介在物として近接して配置され
ている場合、２本のパワーラインが好ましくカップルリングされているときに、
同時スイッチングノイズは「０」に減少する。完璧なカップリングのために、第
１、第２インダクタンスＬ_ＶＳＳ、Ｌ'_ＶＳＳは同一でなければならず、さらに
２つのインダクターが極めて近接して配置されなければならない。加えて、２つ
のインダクターへ流れる電流は、反対方向に同量で流れなければならない。

【００３１】図６は、図４に示す回路によって減少したノイズを、減少する前のノイズと比
較して示す図式ダイアグラム図である。上述のように、ｋは２本のパワーライン
間の磁気力によるカップリング係数である。したがって、ｋがおよそ１に近く設
計されるほど、ノイズは徐々に０に近づくことが分る。

【００３２】従って、図６に示すように、本発明ではカップリング係数ｋが大変に重要な因
子である。カップリング係数ｋが重要であるため、パワーラインＶ_ＤＤと他のパ
ワーラインＶ_ＳＳは、図７ａ及び図７ｂに示すように、それぞれ、同一の幅を有
する２つの積層されたパワーライインからなり、したがって、相互インダクタン
スをなす。当該２つの積層されたパワーラインを「二重層パワーライン(Dual La
yer Power Line)」と定義する。

【００３３】図７ａはＶ_ＳＳ、Ｖ_ＤＤのための二重層パワーライン相互インダクターを示す
図であり、図７ｂは二重層パワーラインの構造を示す斜視図である。図７ａ及び
図７ｂを参照して、パワーラインＶ_ＤＤ１（あるいはＶ_ＳＳ1）及びパワーライ
ンＶ_ＤＤ2（あるいはＶ_ＳＳ2）は、当該2つのパワーラインの間に挿入された絶
縁層を備えて水平方向に平行に配置されている。第１パワーラインＶ_ＤＤ１は第
２パワーラインＶ_ＤＤ２と、第１パワーラインＶ_ＳＳ１は第２パワーラインＶ_Ｓ _Ｓ２とそれぞれ対称に形成され、当該2つの対象なパワーラインの固有寄生イン
ダクタンスが同一にしている。

【００３４】ここで、入出力バッファが第１パワーラインＶ_ＳＳ１、Ｖ_ＤＤ１と第２パワー
ラインＶ_ＳＳ２、Ｖ_ＤＤ２にそれぞれ別々に接続されている場合に、同時に同数
のバッファが動作し、そして同変化量を有する電流を得難いということがわかる
。この問題を解決するために、図８の回路が設計されている。

【００３５】図８は二重層パワーライン相互インダクターを用いた出力バッファを示す回路
ダイアグラム図である。図８を参照して、大きなサイズの出力バッファは、当該
大きな出力バッファの半分サイズの2個のバッファに分割されている。２個のう
ち１つのバッファは、プルアップトランジスタＭ_１１及びプルダウントランジス
タＭ_２１を含み、第１パワーラインＶ_ＳＳ１と第１パワーラインＶ_ＤＤ１の間に
接続されており、残りのバッファは、プルアップトランジスタＭ_１２及びプルダ
ウントランジスタＭ_２２を含み、第２パワーラインＶ_ＳＳ２と第２パワーライン
Ｖ_ＤＤ２の間に接続されている。当該１つのバッファの入出力端子は残りのバッ
ファの入出力端子に接続され、そのため、単一のバッファを形成している。例え
ば、幅６００μｍのチャンネルを有する大きな出力バッファを構成するために、
３００μｍのチャンネルを有する２個の半分サイズのバッファが必要である。こ
の場合、第１パワーラインＶ_ＳＳ１、Ｖ_ＤＤ１と第２パワーラインＶ_ＳＳ２、Ｖ_ＤＤ２は、それぞれ、２個の半分サイズの出力バッファに接続され、当該2つの
パワーラインＶ_ＤＤ１、Ｖ_ＳＳ１とＶ_ＤＤ２、Ｖ_ＳＳ２を通って同一変化量の電
流が同時に流れることが可能である。それゆえ、当該二重層パワーラインは集積
回路の配置において大きな面積は必要としない。

【００３６】図９は、図８に示すように二重層パワーライン相互インダクターを有する入出
力バッファ（あるいはドライバー）のレイアウトを示す図である。図９を参照し
て、トランジスタＭ_１１と、トランジスタＭ_１１の半分のサイズのトランジスタ
Ｍ_２１は、第１のパワーラインＶ_ＤＤ１とＶ_ＳＳ１との間に接続されて、そして
、トランジスタＭ_１２と、トランジスタＭ_１２の半分のサイズのトランジスタＭ_２２は、第２のパワーラインＶ_ＤＤ２とＶ_ＳＳ２との間に接続されている。第１
のパワーラインＶ_ＤＤ１及びＶ_ＳＳ１は金属1を使用し、第２のパワーラインＶ
_ＤＤ２及びＶ_ＳＳ２は金属２を使用している。図９に示す二重層パワーライン相
互インダクターを用いた出力バッファの構造は、Ｖ_ＤＤ２及びＶ_ＳＳ２のような
第２のパワーラインを付加的に有している点で、従来の出力バッファと異なって
いる。第１のパワーラインＶ_ＤＤ１及びＶ_ＳＳ１と水平方向に平行に配置されて
いるため、第２のパワーラインＶ_ＤＤ２及びＶ_ＳＳ２は図９に示されていない。

【００３７】２メタルプロセスにおいて、図７ａの構造と図９のレイアウトとを集積化する
ことが望まれる場合には、図１０に示されるレイアウトのように図９に示される
レイアウトは変更されるのが好ましい。図１０は２メタルプロセスのための二重
層パワーラインのレイアウト例を示す図である。二重層パワーラインにおいては
、パワーラインＶ_ＤＤ及びＶ_ＳＳは金属1及び金属２を用い、そして、パワーラ
インＶ_ＤＤ及びＶ_ＳＳをパワーパッドに接続する場合に、Ｖ_ＤＤのような１つの
パワーラインがＶ_ＳＳのような他ののパワーラインに重なり被せることができな
いという問題が生ずる。当該問題を解決するために、２メタルプロセスにおける
二重層パワーラインのレイアウトは図１０に示すように要求される。図１０に示
すレイアウトはサプライヤーによって一般的に供給される典型的なパワーパッド
フレームがチップパッケージの隅に配置されているので効率的である。しかしな
がら、より多くのパワーライン層が、他の例として様々な構造をもって、当該パ
ッケージに供給することが可能であろう。

【００３８】上述のように、二重層パワーラインのレイアウト構造は主として集積回路に関
して説明してきたが、当該構造ははＰＣＢにも適用することができる。この場合
、ＰＣＢ上のパワーラインは２つの層に分けられ、電流が当該２つの層に反対方
向に流れる。そして、上記動作に基づいて、ＰＣＢ上の寄生インダクターによっ
て発生した同時スイッチングノイズは最小化されうる。

【００３９】産業上の利用可能性以上の記載から明らかなように、本発明は、二重層パワーライン相互インダク
ターを用いてパワーライン上の同時スイッチングノイズを最小化する装置であっ
て、二重層パワーラインを用いて相互インダクターを形成し、バッファによって
発生した電流を二重層パワーラインに逆方向で同一の変化量をもって流し、そし
て、集積回路あるいはＰＣＢの入出力端子に接続された大きなバッファの同時ス
イッチング動作によって発生したパワーライインノイズを効果的に最小化する、
二重層パワーライン相互インダクターを用いてパワーライン上の同時スイッチン
グノイズを最小化する装置を提供している。当該装置は付加的な面積を占領する
ことなしに、単純な構造を有している。

【００４０】本発明の好ましい実施形態について例示する目的で開示してきたが、添付の特
許請求の範囲において開示されるような本発明の範囲及び精神を逸脱することな
しに、種々の変更、付加、及び置換が可能であることをいわゆる当業者は理解で
きるであろう。

【図面の簡単な説明】

【図１】ＰＣＢ上のパワーラインの寄生インダクターによる同時スイッチングノイズを
示す図である。

【図２】従来の出力バッファの寄生インダクターを示す回路ダイアグラム図である。

【図３】図２に示す出力バッファの同時スイッチングによってノードＡで発生するノイ
ズを示すグラフである。

【図４】本発明に係る２層のパワーラインを用いて同時スイッチングノイズの減少を説
明する概略回路ダイアグラム図である。

【図５】図４に示す第１、第２インダクターＬ_ＶＳＳ、Ｌ'_ＶＳＳの等価モデルを示す
図である。

【図６】本発明に係るパワーラインのカップリング係数ｋに応じて同時スイッチングノ
イズが減少することを示す図式ダイアグラム図である。

【図７ａ】本発明に係るＰＣＢ及び集積回路上におけるＶ_ＳＳ、Ｖ_ＤＤのための二重層パ
ワーラインミューチュアルインダクターを示す図である。

【図７ｂ】本発明に係るＰＣＢ及び集積回路上における二重層パワーラインの構造を示す
斜視図である。

【図８】本発明に係る二重層パワーラインミューチュアルインダクターを用いた集積回
路の出力バッファ回路ダイアグラム図である。

【図９】本発明に係る集積回路上における二重層パワーラインミューチュアルインダク
ターを備えた入出力ドライバーの配置回路例を示す図である。

【図１０】本発明に係る集積回路上における２メタルプロセスのための二重層パワーライ
ンの配置例を示す図である。

───────────────────────────────────────────────────── フロントページの続き (81)指定国ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ，ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ，ＴＲ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ，ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，ＫＥ，ＬＳ，ＭＷ，ＭＺ，ＳＤ，ＳＬ，ＳＺ，ＴＺ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＥ，ＡＧ，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＢＺ，ＣＡ，ＣＨ，ＣＮ，ＣＲ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＤＭ，ＤＺ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，ＧＥ，ＧＨ，ＧＭ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＡ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＭＺ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＴＺ，ＵＡ，ＵＧ，ＵＳ，ＵＺ，ＶＮ，ＹＵ，ＺＡ，ＺＷ (72)発明者ムンギュ大韓民国 200−160 カンウォン・ドウチュンチョン市セオクサ・ドンダエウ・アパートメント 110−1303 (72)発明者ユンヒュン大韓民国 142−108 ソウル市ガンブク・グ８ドンミア 703−134 (72)発明者リーヨンハ大韓民国 477−800 キュンキ・ドウガピュン・グンガピュン・エウブダエゴク・リ 171−５Ｆターム(参考） 5F038 AZ06 BE08 BH19 CD02 CD03 CD20 DF01 EZ20 5H007 AA03 BB00 CA02 CB05 CC23 FA01 FA13 HA03 【要約の続き】占領しないという長所をもつ。

Claims

【特許請求の範囲】

【請求項１】プルアップトランジスタ（Ｍ_１）とプルダウントランジスタ
（Ｍ_２）を有し、パワーライン（Ｖ_ＤＤ）とパワーライン（Ｖ_ＳＳ）との間に接
続された入出力バッファであって、その出力端子が当該トランジスタ（Ｍ_１、Ｍ_２）の両ドレイン端子に共通に接続され、その信号入力端子が当該トランジスタ
（Ｍ_１、Ｍ_２）の両ゲート端子に共通に接続された入出力バッファを備えた二重
層パワーライン構造を有する相互インダクターを用いたパワーライン上の同時ス
イッチングノイズを最小化する装置であって、当該入出力バッファが、各々、当該入出力バッファの半分サイズの２個の小さ
なバッファに分割され、当該小さなバッファの１つがプルアップトランジスタ（
Ｍ_１１）とプルダウントランジスタ（Ｍ_２１）を含み、当該小さなバッファの残
りがプルアップトランジスタ（Ｍ_１２）とプルダウントランジスタ（Ｍ_２２）を
含み、そして、プルアップトランジスタ（Ｍ_１１）及びプルダウントランジスタ（Ｍ_２１）が
第１のパワーライン（Ｖ_ＤＤ１）とパワーライン（Ｖ_ＳＳ１）との間に接続され
、他方、プルアップトランジスタ（Ｍ_１２）及びプルダウントランジスタ（Ｍ_２ _２）が第２のパワーライン（Ｖ_ＤＤ２）とパワーライン（Ｖ_ＳＳ２）との間に接
続され、当該第１のパワーライン（Ｖ_ＤＤ１）及びパワーライン（Ｖ_ＳＳ１）は、当該
第２のパワーライン（Ｖ_ＤＤ２）及びパワーライン（Ｖ_ＳＳ２）に、それぞれ、
平行で、水平方向に近接して配置され、同一の幅を有する第１のパワーラインと
第２のパワーラインの間に介在させた絶縁層を有し、そして、２本のパワーライ
ンを反対方向に電流が流れる、二重層パワーライン構造を有する相互インダクターを用いたパワーラインの同時
スイッチングノイズを最小化する装置。
【請求項２】第１のパワーライン（ＶＤＤ１、ＶＳＳ１）と第２のパワー
ライン（ＶＤＤ２、ＶＳＳ２）には、それぞれ、反対方向で同一の変化量を有す
る電流が流れる請求の範囲第１項に記載の二重層パワーライン構造を有する相互
インダクターを用いたパワーラインの同時スイッチングノイズを最小化する装置
。
【請求項３】第１のパワーライン（Ｖ_ＤＤ１、Ｖ_ＳＳ１）と第２のパワー
ライン（Ｖ_ＤＤ２、Ｖ_ＳＳ２）は、２層構造からなるＰＣＢ上に形成されたパワ
ーラインである請求の範囲第１項に記載の二重層パワーライン構造を有する相互
インダクターを用いたパワーラインの同時スイチングノイズを最小化する装置。
【請求項４】第１のパワーライン（Ｖ_ＤＤ１、Ｖ_ＳＳ１）と第２のパワー
ライン（Ｖ_ＤＤ２、Ｖ_ＳＳ２）は、多層構造からなる集積回路上に形成されるパ
ワーラインである請求の範囲第１項から第３項までのいずれか1つに記載の二重
層パワーライン構造を有する相互インダクターを用いたパワーラインの同時スイ
チングノイズを最小化する装置。