JP4473862B2 - 寄生カップリングを相殺するクランプ回路 - Google Patents

Description

本発明はクランプ回路に係わり、特に、オンチップバスの信号線のような集積回路の信号線のクランプ回路に関する。

集積回路テクノロジは、チップ上の密度を増加させるためにスケーリングされ、オンチップ相互接続がますます狭くなっている。その上、オンチップ相互接続の高さは、相互接続の幅と直線的にスケーリングされない傾向があるので、それらのアスペクト比が拡大される。このような傾向は、隣接する配線とのカップリング容量の増加をもたらし、この増加が次に線間のクロストークを増加させる。その結果、通信バスの信号完全性を維持することは、これらが与える悪影響のために問題である。

信号完全性を改善するためにリピータ回路を使用することが知られている。しかし、リピータ回路の単独使用は、配線の受信端で依然として誤作動が発生し、論理障害および電力損の増加を生じる可能性があるので、上記の問題を解決しない。

本発明の目的は、上記の欠点を軽減するために役立つ集積回路の信号線、たとえば、オンチップバスの信号線のクランプ回路を提供することである。

本発明の第１の態様によれば、集積回路の信号線のクランプ回路が提供され、
上記クランプ回路は、
信号線上の信号に対応する入力信号を受け取る入力接続と、
信号線上の信号をクランプする出力信号を供給する出力接続と、
を具備し、
上記集積回路は、
１個以上のアグレッサ信号を受け取る手段と、
入力信号および１個以上のアグレッサ信号の状態に応じて出力信号を選択的にイネーブル状態にする手段と、
を具備することを特徴とする。

本発明の第２の態様によれば、集積回路の信号線上の信号をクランプする方法を提供し、
上記方法は、
信号線上の信号に対応する入力信号を受け取るステップと、
信号線上の信号をクランプする出力信号を供給するステップと、
を具備し、
入力信号および１個以上のアグレッサ信号の状態に応じて出力信号を選択的にイネーブル状態にするステップによって特徴付けられる。

本発明の別の態様によれば、請求項に記載されるような１台以上のクランプ回路を有する集積回路が提供される。

有利な実施形態は従属請求項に記載される。

本発明をよりよく理解し、本発明がどのように実施されるかをより明瞭に示すため、一例として、添付図面を参照する。

図１は本発明によるクランプ回路１のブロック図である。クランプ回路は、クランプされている信号線、すなわち、ビクティム線から入力信号３（Ｖｉｎ）を受け取る。また、クランプ回路１は、ビクティム線にクロストークを誘発する可能性のある信号線であるアグレッサ線からアグレッサ信号５，７をさらに受け取る。ビクティム線をクランプする出力信号９は、入力信号３およびアグレッサ信号５，７の論理状態に基づいて選択的にイネーブル状態になる。

検討対象の配線の経路に設置される従来のリピータ回路とは異なり、クランプ回路１は、それに代えて、入力信号３および出力信号９が検討対象の配線上の同じ点に接続されるように、ビクティム線に接続される。

アグレッサ信号５，７は、好ましくは、ビクティム線の直近にあるアグレッサ線から、たとえば、オンチップバスの直ぐ隣のアグレッサ線から取り出される。しかし、アグレッサ信号５，７は、検討対象の信号線に劣化の影響を与える他の信号線から取り出してもよいことがわかる。たとえば、アグレッサ信号は直ぐ隣の配線以外の配線から取り出してもよく、信号線の面の上または下にある金属面上の信号線から取り出してもよい。

図２は、バスシステム、たとえば、オンチップバス内のクランプ回路１の配置を表す。クランプ回路１は、ビクティム線の直ぐ隣から第１のアグレッサ信号５および第２のアグレッサ信号７を受け取る。さらに、クランプ回路は、入力信号３と出力信号９がビクティム線上の同じ点１１に接続されるようにアレンジされる。

好ましくは、クランプ回路は、最大クロストークノイズ（またはピークノイズ電圧）が発生する検討対象の信号線の受信端近傍に配置される。クランプ回路１は、ビクティム線上のドライバが高速で誘導電荷を放電するために役立ち、ピーククロストークノイズの値を低下させる効果を奏する。

好ましくは、クランプ回路１は、並列形リピータ挿入法およびスタッガー形リピータ挿入法におけるあらゆる配線セクションの端に取り付けられる。

クランプ回路１は、本明細書中において後で詳述されるように、アグレッサ線とビクティム線とに同時に逆の変化が起きるときにビクティム線のスイッチングを加速する利点がある。したがって、クランパ回路は最悪ケースの遅延を減少させ、信号完全性を改善する利点がある。同時に、クランパ回路は典型ケースの遅延を増大させるが、典型ケースの遅延が最悪ケースの遅延よりも小さいならば、オンチップバスの最大通信速度に影響を与えない。

図３は本発明の好適な実施形態のクランプ回路のさらなる詳細を表す。クランプ回路１はクランプされるべき信号線から入力信号３を受け取り、信号線をクランプする出力信号９を生成する。

クランプ回路１は反転回路およびクランピング段１７を具備する。好ましくは、反転回路は第１のインバータ段１３および第２のインバータ段１５を具備する。インバータ段１３，１５はそれぞれ低スイッチング閾値および高スイッチング閾値となるように設計される。第１のインバータ段１３は、ＰＭＯＳトランジスタ１９（Ｍ１）およびＮＭＯＳトランジスタ２１（Ｍ２）を具備する。ＰＭＯＳトランジスタ１９のソースは電源電圧Ｖｄｄに接続され、一方、ドレインはＮＭＯＳトランジスタ２１のドレインに接続されている。トランジスタ１９（Ｍ１）のバルクソースは共に短絡されている。ＰＭＯＳトランジスタ１９およびＮＭＯＳトランジスタ２１の各ゲートは互いに接続され、検討対象の信号線の電圧Ｖｉｎに対応する入力信号３を受け取る。トランジスタ１９，２１のドレイン接続は、クランピング段１７のプルアップ経路内のＰＭＯＳトランジスタ２７（Ｍ５）のゲートに接続されている。ＮＭＯＳトランジスタ２１のソースは接地されている。

上記と同様に、第２のインバータ段１５は、ＰＭＯＳトランジスタ２３（Ｍ３）およびＮＭＯＳトランジスタ２５（Ｍ４）を具備する。ＰＭＯＳトランジスタ２３のソースは電源電圧Ｖｄｄに接続され、一方、ドレインはＮＭＯＳトランジスタ２５のドレインに接続されている。トランジスタ２５（Ｍ４）のバルクソースは短絡されている。ＰＭＯＳトランジスタ２３およびＮＭＯＳトランジスタ２５の各ゲートは互いに接続され、検討対象の信号線の電圧Ｖｉｎに対応する入力信号３を受け取る。トランジスタ２３，２５のドレイン接続は、クランピング段１７のプルダウン経路内のＮＭＯＳトランジスタ３３（Ｍ８）のゲートに接続されている。ＮＭＯＳトランジスタ２５のソースは接地されている。

第１のインバータ段１３の低スイッチング閾値および第２のインバータ段１５の高スイッチング閾値は、配線の特定のセクションで観測される最大クロストークピークに応じて選択される。たとえば、低閾値および高閾値はそれぞれ４００ｍＶおよび７００ｍＶである。これは、（低スイッチング閾値を有する）インバータ段１３および（高スイッチング閾値を有する）インバータ段１５は、アグレッサ信号が切り替わるときにクロストークに起因して切り替わらないことを意味する。

クランピング段１７は、ＰＭＯＳトランジスタ２７，２９を含むプルアップ経路と、ＮＭＯＳトランジスタ３１，３３を含むプルダウン経路とを具備する。ＰＭＯＳトランジスタ２７（Ｍ５）はＶｄｄに接続されたソースと、ＰＭＯＳトランジスタ２９（Ｍ６）に接続されたドレインとを有する。上記のように、ＰＭＯＳトランジスタ２７のゲートは第１のインバータ段１３内のトランジスタ１９，２１のドレイン接続に接続される。ＰＭＯＳトランジスタ２９のゲートは制御信号「ｂ」を受け取る。ＰＭＯＳトランジスタ２９のドレインは、プルダウン経路内のＮＭＯＳトランジスタ３１（Ｍ７）のドレインに接続され、さらにクランプ回路１の出力信号９を提供する。ＮＭＯＳトランジスタ３１のソースはＮＭＯＳトランジスタ３３（Ｍ８）のドレインに接続される。ＮＭＯＳトランジスタ３３のソースは接地され、一方、ＮＭＯＳトランジスタ３３のゲートは第２のインバータ段１５内のトランジスタ２３，２５のドレイン接続に接続される。ＮＭＯＳトランジスタ３１のゲートは第２の制御信号「ａ」を受け取る。

制御信号ａおよびｂは、以下のテーブル１のアグレッサ線およびビクティム線の論理状態によって決定され、ここで、Ｘは「任意（don’t care）」状態を表し、Ａｇｇ１およびＡｇｇ２は、第１のアグレッサ信号５および第２のアグレッサ信号７を表す。

信号ａおよび信号ｂの論理関数は以下の式１および式２によって表現される。

これらの論理関数を表現するために使用される論理選択回路は、それらの遅延が式３に示された規準を満たすように実施され、ここで、Ｔ_ＣＬＫはクロック周期であり、Ｔ_ＳＬは論理選択回路の遅延であり、τ_ｍａｘは各配線セクションの端におけるアグレッサのスイッチング時間である。

上記の式（１）および（２）からわかるように、論理関数はそれぞれＮＯＲゲートおよびＮＡＮＤゲートに対応する。したがって、アグレッサ信号５，７から制御信号「ａ」および「ｂ」を導出する選択論理は図４に示されるように達成される。

図４は、第１のアグレッサ信号５に対応する第１の入力と第２のアグレッサ信号７に対応する第２の入力を有するＮＯＲゲート４１を使用して制御信号「ａ」を導出する方法を示す。制御信号「ｂ」は、第１のアグレッサ信号５に対応する第１の入力と第２のアグレッサ信号７に対応する第２の入力を有するＮＡＮＤゲート４３を使用して導出される。

次に、図３の実施形態の動作をより詳細に説明する。受信機に誤作動を生じさせるクロストークノイズは、アグレッサ線およびビクティム線が同じ状態にあるときに発生する。アグレッサ線とビクティム線とが論理状態０である場合を考える。この状態では、制御信号「ａ」および「ｂ」は論理状態１である。したがって、クランピング段１７内のプルダウン経路は、トランジスタ３１（Ｍ７）と３３（Ｍ８）の両方がオンになるときにイネーブル状態になる。ここで、アグレッサ信号５，７が論理状態０から論理状態１へ切り替わり、ビクティム線が論理状態０のままであるならば、プルダウン経路３１，３３は、それぞれのビクティム線のセクションの端で誘導された電荷を放電する。したがって、ピーククロストークノイズは典型ケースでのより大きい遅延という犠牲を払って低減される。

典型ケースの遅延がより大きくなる理由は以下のように説明できる。アグレッサ線およびビクティム線が論理状態０であると仮定する。選択信号「ａ」および「ｂ」は論理１であり、クランピング段１７のプルダウン経路３１，３３をイネーブル状態にする。ここで、ビクティム線が論理状態０から論理状態１へ切り替わり、アグレッサが変化しないままであるならば、選択信号「ａ」および「ｂ」は同じ論理状態１のままである。クランピング段１７は、ビクティム線電圧が第２のインバータ段１５のスイッチング閾値と交差するまでイネーブル状態である。ビクティム線の電圧が第２のインバータ段１５の閾と交差した後、クランピング回路はディスエーブル状態になる。したがって、典型ケースでの遅延は、第２のインバータ段１５によって、並びに、クランピング回路とビクティム線上のドライバと間との競合（fight）によって誘発される遅延のために増大する。

本発明のクランプ回路は、以下の通り説明されるように最悪ケースの遅延を改善する。アグレッサが論理状態１であり、ビクティム線が論理状態０であると仮定する。選択信号「ａ」および「ｂ」は、これらの状態において論理状態０である。クランピング段１７のプルアップ経路内のトランジスタ２９（Ｍ６）はイネーブル状態である。プルダウン経路３１，３３はこれらの状態ではイネーブル状態でない。次に、アグレッサが論理状態１から論理状態０へ切り替わり、ビクティム線は論理状態０から論理状態１へ切り替わる。この選択信号「ａ」および「ｂ」は、アグレッサのスイッチング中に論理０の状態を保つ。プルアップ経路２７，２９はイネーブル状態になり、かくして、ビクティム線のスイッチングを加速し、最悪ケースの遅延が減少する。

好ましくは、図３のクランプ回路は、第１のインバータ段１３および第２のインバータ段１５の閾値電圧を下げることを可能にするためにトリプルウェルテクノロジを使用する。図５は、トリプルウェルテクノロジが使用された場合の、第１および第２のインバータ段をバイアスさせるローカルバイアス回路５０を表す。バイアス回路５０は、第１のインバータ段１３および第２のインバータ段１５のそれぞれにトランジスタ２１および２３のためのバイアス信号「ノード１」および「ノード２」を供給する。バイアス回路５０は、第１のＰＭＯＳトランジスタ５１とＮＭＯＳトランジスタ５３、５５および５７を具備する。ＰＭＯＳトランジスタ５１のソースはＶｄｄに接続され、一方、そのゲートとドレインは互いに短絡され、ＮＭＯＳトランジスタ５３のドレインに接続されている。ＮＭＯＳトランジスタ５３のドレインはそのゲートに短絡され、ＮＭＯＳ５３のソースはＮＭＯＳトランジスタ５５のドレインに接続されている。ＮＭＯＳトランジスタ５５のドレインはそのゲートに接続され、さらに、図３のＮＭＯＳトランジスタ２１のためのバイアス電圧「ノード１」として接続されている。ＮＭＯＳトランジスタ５５のソースはＮＭＯＳトランジスタ５７のドレインに接続されている。ＮＭＯＳトランジスタ５７のドレインはそのゲートに短絡され、ソースは図３のＰＭＯＳトランジスタ２３にバイアス電圧「ノード２」を供給する。

バイアス回路は、第１のインバータ段１３のプルアップトランジスタ２１の閾値電圧と、第２のインバータ段１５のトランジスタ２３のプルダウン電圧を低下させるため使用され、かくして、スイッチング閾値を下げることを可能にする。当業者によって認められるように、この機能を提供するために、その他のバイアス回路を使用してもよい。付加的に、または、代替的に、閾値はトランジスタのサイジングを使用して下げることも可能である。

好ましくは、トランジスタのサイズは、非常に小さいウェルをバイアスしなければならないので、そのテクノロジによって許容される最小寸法になるように選択される。

図６および７は、メタル１面上にあるメタル２（Metal1 over Metal2）上の配線として、０．１３μｍで１０ｍｍの固定配線長の様々な配線構造に対して実行されたシミュレーションの結果を示す。

図６および７に関して、グラフのキーポイントを以下に説明する。

図６は最小配線幅の（多数の最小間隔における）種々の配線間隔に対するピーククロストークノイズを示す。図７は最小配線間隔の（多数の最小配線幅における）種々の配線幅に対するピーククロストークノイズを示す。「アグレッサ認識クランパ」と呼ばれる本発明のクランプ回路は、図６に表されるように最小配線ピッチで、ピーククロストークノイズを、リピータ無しの場合に約３０％減少させ、スタッガー形リピータ挿入（３−３−２−２ｍｍ）の場合に約２６％減少させることがわかる。それは、図６に表されるように最小配線ピッチで並列リピータ挿入（３−３−２−２ｍｍ）の場合にピーククロストークノイズを約３９．５％減少させる。テーブル２およびテーブル３は、最小配線ピッチにおける最悪ケースの遅延および最悪ケースのエネルギー遅延積の改善を示す。

テーブル４は最小配線ピッチの様々なスキームに対する遅延ノイズを示す。アグレッサ認識クランパは最小配線ピッチの並列形およびスタッガー形リピータ挿入の場合に遅延ノイズを著しく低減する。

テーブル５は、最小配線ピッチのアグレッサ認識クランパの高次クロストークの場合のクロストークノイズを示す。ここで、３個以上の直近のアグレッサのスイッチングを高次クロストークと呼ぶ。

図８〜１０は、１次、２次および３次クロストークが何を意味するかを示す。１次クロストークは、図８に示されるように、ビクティム線の直ぐ隣のアグレッサによって誘発されたクロストークに関係する。２次クロストークは、図９に示されるように、ビクティム線の両側のそれぞれの２個のアグレッサ線の同時スイッチングによって誘発されたクロストークに関係し、３次クロストークは、図１０に示されるように、ビクティム線の両側のそれぞれの３本のアグレッサ線の同時スイッチングによって誘発されたクロストークに関係する。かくして、ｎ次クロストークは、バス上のビクティム線の両側にあるそれぞれｎ個の近傍のアグレッサ線の同時スイッチングを意味する。多数のアグレッサからの信号が使用されるならば、最悪ケースのクロストークの初期条件を形成する状態が特定され、上記のテーブル１に表された真理値表と類似した真理値表を作成するために使用される。クランプ回路は、次に、このような真理値表によって定義される論理状態に対応する論理選択信号によって制御される。

テーブル５から明らかであるように、本発明のクランプ回路は、特に並列形リピータ挿入の場合に、受信機の出力で誤作動を防止するために特に効果的である。テーブル５は、「ピークノイズ」と「誤作動」という名称の２個のサブカラムを示している。サブカラム「ピークノイズ」は配線セクションの端におけるピーククロストークノイズを示す。出力に誤作動がある場合、サブカラム「ピークノイズ」は第１の配線セクションの端で観測されたピーククロストークノイズを参照する。３次および４次クロストークの場合、誤作動は、並列形リピータ挿入（３−３−２−２ｍｍ）のケースでは、ビクティム線上の各配線セクションの端で常に発生する（強調表示されている）。この誤作動は、短時間だけ現れ、ビクティム線に過剰電荷を誘導する。この過剰電荷およびアグレッサによって誘導された電荷はピーククロストークノイズを増加させる。

上記の実施例では、クランパは、最悪ケースの遅延状況で、すなわち、アグレッサ線およびビクティム線に逆向きの変化が同時に発生したときに、ビクティム線のスイッチングを加速するために使用される。

本発明の別の態様によれば、信頼性が問題である場合、クランプ回路は、オーバーシュートおよびアンダーシュートが配線に発生するときに、ビクティム線をクランプするため使用され得る。これは、結果として最悪ケースの遅延を増大させるが、信頼性が問題である場合に、信号完全性をより高める。これはテーブル１の真理値表を変更し、クランプ回路を必要な方法で制御するために選択論理を準備することにより実現される。

注意すべきことは、好適な実施形態は第１および第２のアグレッサ信号を使用するが、本発明は、たとえば、クランプ回路がオンチップバスのエッジ近傍で使用されるときには、１個のアグレッサ信号だけに依存し得ると認められることである。さらに、クランプ回路は、たとえば、２次または３次のクロストークが信号完全性に影響を与えるときには３個以上のアグレッサ信号と共に使用可能である。

したがって、上記の本発明は、１本以上のアグレッサ信号線に応じて信号線をクランプするクランプ回路を提供する。

さらに、好適な実施形態は第１および第２のインバータ段１３、１５を提供するが、本発明は閾値が変化しない場合にも使用可能であり、それによって、この回路は２つのインバータ段１３および１５が１つのインバータ段にまとめられるので簡略化されることに注意されたい。

上記の実施例において、当業者に容易に理解されるように、好適な実施形態は、ビクティム線の直ぐ隣にあるアグレッサ線を参照するが、アグレッサ線は他の信号線から選択されてもよい。たとえば、アグレッサ線は直ぐ隣の線でなくてもよく、即ち、実際にはビクティム線と同じ通信バスからの線でなくてもよい。したがって、アグレッサ線は、ビクティム線に重大な影響を及ぼす任意の信号線から選ばれ、ビクティム線の上または下にある金属面からの隣接線を含む。本発明は、３本以上のアグレッサ線と共に使用してもよく、たとえば、２次および３次のクロストークに関連して既に説明したように２対または３対の信号線のペアと共に使用してもよい。

さらに、好適な実施形態は検討対象の信号線の端の近傍に配置されたクランプ回路を示すが、クランプ回路は信号線上の他の場所に配置してもよい。

上記の本発明は、集積回路上の他の信号線からの２個以上のアグレッサ信号の論理状態に基づいて、検討対象の信号線の信号レベルをクランプするために使用されるクランプ回路を提供するという効果を有する。

上記の実施形態は本発明を限定するのではなく例示し、当業者は、特許請求の範囲に記載されたような本発明の範囲から逸脱することなく、多数の別の実施形態を設計できることに注意すべきである。請求項中、括弧内に入れられた任意の参照符号は請求項を限定する事項として解釈されるべきでない。用語「を具備する」および「を含む」などは、請求項または明細書全体に列挙されていない要素若しくはステップの存在を排除しない。単数形による要素の参照は、このような要素の複数形による参照を排除するものではなく、その逆もまた同様である。本発明は、複数の別個の要素を具備するハードウェアを用いて実施され、かつ、適切にプログラミングされたコンピュータを用いて実施される。複数の手段を列挙する装置請求項において、これらの手段のうちの数個は全く同一のハードウェア品目によって具現化される。ある種の手段が互いに異なる従属請求項で引用されるという単なる事実は、これらの手段の組み合わせを使用しても有利にならないということを示唆しない。

本発明によるクランプ回路のブロック図である。 クランプ回路がどのようにオンチップバスの信号線と共に使用され得るかを示す図である。 本発明の一実施形態によるクランプ回路のさらなる詳細を表す図である。 図３のクランプ回路のための選択回路を表す図である。 図３のクランプ回路のためのバイアス回路を表す図である。 最小配線幅の種々のスキームにおける配線間隔に対するピーククロストークのシミュレーション結果を表す図である。 最小配線間隔の種々のスキームにおける配線幅に対するピーククロストークのシミュレーション結果を表す図である。 １次クロストークを表す図である。 ２次クロストークを表す図である。 ３次クロストークを表す図である。

Claims (18)

1. 集積回路の信号線のクランプ回路であって、
   信号線上の信号に対応する入力信号を受け取る入力接続部と、
   前記信号線上の前記信号をクランプする出力信号を供給する出力接続部と、
   を具備し、
   １つ以上のアグレッサ信号を受け取る手段と、
   前記入力信号および前記１つ以上のアグレッサ信号の状態に従って、前記出力信号を選択的にイネーブル状態にする手段と、
   を具備し、
   前記入力接続部と前記出力接続部は、前記信号線上の実質的に同じポイントで接続されていることを特徴とする、クランプ回路。
2. 前記出力信号を選択的にイネーブル状態にする第１および第２のアグレッサ信号を受け取る、請求項１に記載のクランプ回路。
3. 前記入力信号と前記第１および第２のアグレッサ信号とが同じ論理レベルにあるときに、出力信号を供給するように適合された、請求項２に記載のクランプ回路。
4. 前記入力信号と前記第１および第２のアグレッサ信号とが論理状態０にあるときに、前記出力信号としてプルダウン信号を供給するように適合された、請求項３に記載のクランプ回路。
5. 前記入力信号と前記第１および第２のアグレッサ信号とが論理状態１にあるときに、前記出力信号としてプルアップ信号を供給するように適合された、請求項３に記載のクランプ回路。
6. 前記出力信号が所定の期間に亘ってイネーブル状態にされ、前記第１および第２のアグレッサ信号が論理レベルを切り替えるとともに前記信号線が同じ論理レベルを維持する場合には、前記信号線上に誘導された電荷を放電する、請求項３に記載のクランプ回路。
7. 所定の電圧閾値と交差する前記入力信号に応答して、前記出力信号をディスエーブル状態にするように適合された、請求項３に記載のクランプ回路。
8. 前記第１および第２のアグレッサ信号と逆の向きに切り替わる前記入力信号に応じて、前記出力信号としてプルアップ経路またはプルダウン経路を選択的に提供する手段を有する、請求項２に記載のクランプ回路。
9. 反転回路と、
   第１および第２の制御信号を使用して選択的にイネーブル状態にされるプルアップ経路およびプルダウン経路を含むクランプ段と、
   を具備する、請求項１に記載のクランプ回路。
10. 前記反転回路は、
    低スイッチング閾値を有する第１のインバータ段と、
    高スイッチング閾値を有する第２のインバータ段と、
    を具備する、請求項９に記載のクランプ回路。
11. 前記第２の制御信号は、
    

    

    であるように、前記第１および第２のアグレッサ信号に応じて決定され、ここで、Ａｇｇ１が前記第１のアグレッサ信号であり、Ａｇｇ２が前記第２のアグレッサ信号である、請求項９に記載のクランプ回路。
12. 前記第１の制御信号は、
    

    

    であるように、前記第１および第２のアグレッサ信号の前記状態によって設定され、ここで、Ａｇｇ１が前記第１のアグレッサ信号であり、Ａｇｇ２が前記第２のアグレッサ信号である、請求項９に記載のクランプ回路。
13. 前記入力接続部および前記出力接続部は、前記信号線の受信端の近傍で接続される、請求項１に記載のクランプ回路。
14. 前記第１および第２のアグレッサ信号は、前記信号線に最も劣化の影響を与える配線から導出される、請求項１に記載のクランプ回路。
15. 前記第１および第２のアグレッサ信号は、通信バス上の前記信号線の直ぐ隣の信号である、請求項１４に記載のクランプ回路。
16. 前記第１および第２のアグレッサ信号は、前記信号線の面の上面および下面にある集積回路上の配線から引き出される、請求項１４に記載のクランプ回路。
17. 請求項１に記載の１つ以上のクランプ回路を有するオンチップ通信バスを具備する、集積回路。
18. 集積回路の信号線上の信号をクランプする方法であって、
    信号線上の信号に対応する入力信号を受け取るステップと、
    前記信号線上の前記信号をクランプする出力信号を供給するステップと、
    を含み、
    前記入力信号および１つ以上のアグレッサ信号の状態に従って、前記出力信号を選択的にイネーブル状態にするステップを含み、
    前記入力信号は、前記出力信号が印加される前記信号線上の実質的に同じポイントから取られる方法。

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