JPH0473892B2 - - Google Patents

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JPH0473892B2
JPH0473892B2 JP62068242A JP6824287A JPH0473892B2 JP H0473892 B2 JPH0473892 B2 JP H0473892B2 JP 62068242 A JP62068242 A JP 62068242A JP 6824287 A JP6824287 A JP 6824287A JP H0473892 B2 JPH0473892 B2 JP H0473892B2
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Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は半導体集積回路におけるデータ出力
回路に係り、特にデータアクセスの高速性が要求
される半導体メモリなどに好適なデータ出力回路
に関する。
（従来の技術） 半導体メモリなどの半導体集積回路からデータ
を出力する場合には出力負荷を高速に充、放電さ
せる必要がある。このようなときに、電源電圧と
基準の接地電圧とにはそれぞれ電位変動すなわち
ノイズが発生することが知られている。そして、
普通の半導体集積回路では、０レベルのデータを
出力する場合に接地電圧に発生するオーバーシユ
ートが、１レベルのデータを出力する場合に電源
電圧に発生するアンダーシユート以上に大きくな
ることが知られており、このようなノイズは半導
体集積回路の誤動作を引き起こす原因になつてい
る。すなわち、接地電圧に発生するオーバーシユ
ートは、出力負荷の急速な放電に伴う接地電圧へ
の放電電流の時間的な増加分di／dtと、放電経路
に寄生的に存在するインダクタンス成分Ｌとの積
Ｌ・di／dtにより大半が占められる。
第６図は半導体集積回路、例えば半導体メモリ
に設けられている従来のデータ出力回路の回路図
である。図中破線で囲まれた部分が集積回路の内
部であり、Ｔ１はデータ出力端子、Ｔ２は電源電
圧VDDが供給される電源端子、Ｔ３は基準電圧
VSSが供給される基準端子、Ｉ／Ｏ及びは
内部データバス、１１は１レベル出力用の出力ト
ランジスタ、１２は０レベル出力用の出力トラン
ジスタ、１３及び１４はそれぞれデータ出力制御
用のアンドゲート、１５及び１６はこの集積回路
内の電源配線に寄生する抵抗成分であり、１７は
この集積回路に電源電圧VDDを供給する直流電
源、１８はこの直流電源１７の安定化容量、１９
はこの集積回路の出力データによつて駆動するた
めの負荷容量、２０と２１と２２はそれぞれこの
集積回路外部の各配線に寄生する抵抗成分であ
り、２３と２４と２５は同様にインダクタンス成
分である。
このようなデータ出力回路で０レベルデータを
出力する場合、内部データバスのうちＩ／Ｏが０
レベル、が１レベルとなつており、この
後、内部制御信号φoutが１レベルに立上がるこ
とにより、データ出力制御用の一方のアンドゲー
ト１４の出力信号のみが１レベルにされる。これ
により、ソース、ドレイン間がデータ出力端子Ｔ
１と基準端子Ｔ３との間に挿入されている０レベ
ル出力用の出力トランジスタ１２が導通し、端子
Ｔ１を介して負荷容量１９が０レベルに放電され
る。この一連の動作における各信号波形を第７図
ａの波形図中に実線で示す。なお、第７図ａ中の
信号Ｎはデータ出力制御用のアンドゲート１４の
出力信号である。
上記負荷容量１９の放電の際に、トランジスタ
１２を介して大きな放電電流Idが発生し、この電
流経路に存在する前記抵抗成分２０，１６，２５
及びインダクタンス成分２３，２２によつて前記
のようなオーバーシユートが接地電圧側に発生す
る。接地電圧側（VSS側）にオーバーシユートが
発生すると、電源電圧側（VDD側）にも同様なオ
ーバーシユートが発生する。これらのオーバーシ
ユートを第７図ｂの波形図中に実線で示す。この
ようなオーバーシユートは、特に複数のデータ出
力端子を有する集積回路で、全ての端子から０レ
ベルのデータを出力する場合に著しくなり、デー
タ出力回路以外の回路、例えばアドレスバツフア
や入力バツフアなどの内部回路が誤動作する可能
性は極めて高くなる。
ところで従来では、第６図に示すように、デー
タ出力端子１個に付き、０レベル出力用の出力ト
ランジスタが１個しか設けられていない。このよ
うな場合に、上記のオーバーシユートの発生を抑
制する手段として、トランジスタ１２のチヤネル
幅Ｗを縮小するか、もしくはトランジスタ１２の
ゲート駆動信号の立ち上がり速度を遅くすること
によつてトランジスタ１２の電流駆動能力を大幅
に押え込むことしかない。この方法によれば、第
７図ｂ中の破線で示すように、接地及び電源電圧
側に発生するオーバーシユートは抑制される。と
ころが、例えば第７図ａ中の破線で示すように、
トランジスタ１２のゲート駆動信号Ｎの立ち上が
り速度を遅くした場合には、これに伴い端子Ｔ１
の信号波形の変化も遅くなり、半導体メモリとし
ての高速性が損われることになる。このことは、
トランジスタ１２のチヤネル幅Ｗを縮小する場合
でも同様である。
（発明が解決しようとする問題点） このように従来では、電源に発生するノイズを
低減させて誤動作を防止しようとするとデータの
アクセス時間が遅くなるという欠点がある。そこ
で、この発明はデータの高速アクセスを損うこと
なく電源に発生するノイズを低減させることがで
きるデータ出力回路を提供することを目的として
いる。
［発明の構成］ （問題点を解決するための手段） この発明のデータ出力回路は、データ出力端子
と、上記端子と低レベルに対応した電位との間に
ソース、ドレイン間が並列に挿入された複数個の
MOSトランジスタと、上記端子から低レベルの
データを出力する際に上記複数個のMOSトラン
ジスタの導通開始時刻を順次異ならせる制御手段
と、上記端子から低レベルのデータを出力する際
に始めに導通するMOSトランジスタのゲート駆
動電圧を、その後に導通するMOSトランジスタ
のゲート駆動電圧よりも低く設定する電圧調整手
段とから構成されている。
（作用） この発明のデータ出力回路では、データ出力端
子がら低レベルのデータを出力する際に、ソー
ス、ドレイン間がデータ出力端子と低レベルに対
応する電源電圧との間に並列に挿入された複数個
のMOSトランジスタの導通開始時刻を順次異な
らせて導通させるようにしたものである。これに
より、電源電圧に発生するノイズが時間的に分散
され、誤動作の発生が回避される。しかも、低レ
ベルのデータを出力する際に始めに導通する
MOSトランジスタのゲート駆動電圧を他のMOS
トランジスタのゲート駆動電圧と異ならせ、その
導通時の電流値を小さくすることにより、より一
層のノイズ低減効果が図られる。また、全ての
MOSトランジスタが導通した後はこれらのトラ
ンジスタを並列に介して大きな電流を流すことが
できるので、データの高速アクセスが損なわれる
ことがない。
（実施例） 以下、図面を参照してこの発明の実施例を説明
する。第１図はこの発明を半導体メモリのデータ
出力回路に実施した場合の構成を示す回路図であ
る。図において、Ｔ１はデータ出力端子、Ｔ２は
電源電圧VDDが供給される電源端子、Ｔ３は基準
電圧VSSが供給される基準端子であり、Ｉ／Ｏ及
びは内部データバス、１１は１レベル出力
用の出力トランジスタ、１２は０レベル出力用の
出力トランジスタ、１３及び１４はそれぞれデー
タ出力制御用のアンドゲート、１５及び１６はこ
の集積回路内の電源配線に寄生する抵抗成分であ
る。
この実施例回路では、０レベル出力用の出力ト
ランジスタ１２として２個のMOSトランジスタ
１２Ａ及び１２Ｂが設けられており、それぞれの
ソース、ドレイン間の一端はデータ出力端子Ｔ１
に、他端は基準端子Ｔ３にそれぞれ接続されてい
る。さらに、この実施例回路では、電源端子Ｔ２
と基準端子Ｔ３との間に２個のMOSトランジス
タ３１，３２が直列接続されており、一方のトラ
ンジスタ３１のゲートには上記アンドゲート１４
の出力信号が直接に、他方のトランジスタ３２の
ゲートにはインバータ３３を介してアンドゲート
１４の出力信号がそれぞれ供給される。
そして、上記両トランジスタ３１，３２の直列
接続点３４の信号が、０レベル出力用の一方のト
ランジスタ１２Ａのゲートに供給され、アンドゲ
ート１４の出力信号が信号遅延回路３５を介して
０レベル出力用の他方のトランジスタ１２Ｂのゲ
ートに供給される。１レベル出力用のトランジス
タ１１については、従来と同様にアンドゲート１
３の出力信号がそのゲートに供給されている。な
お、上記各MOSトランジスタは全てＮチヤネル
のものとする。
上記信号遅延回路３５は、アンドゲート１４の
出力信号を所定時間遅延するものであり、周知の
抵抗と容量からなるCR時定数回路や、ゲート回
路の信号遅延を利用したものなどが使用できる。
次に上記のような構成の回路の動作を第２図の
波形図を用いて説明する。なお、第２図ａの波形
図において、φoutはアンドゲート１３，１４に
供給される内部制御信号、Ｎ１はアンドゲート１
４の出力信号、Ｎ２はトランジスタ３１，３２の
直列接続点３４の信号すなわちトランジスタ１２
Ａのゲート信号、Ｎ３は遅延回路３５の出力信号
である。
上記構成のデータ出力回路で０レベルデータを
出力する場合には内部データバスのうちＩ／Ｏが
０レベル、が１レベルとなつている。この
後、内部制御信号φoutが１レベルに立上がるこ
とによつて、データ出力制御用のアンドゲート１
４の出力信号Ｎ１が１レベルに立上がる。これに
より、トランジスタ３１が導通し、このトランジ
スタ３１を介して信号Ｎ２が１レベルに立上が
る。この信号の１レベルは電源電圧VDDよりもト
ランジスタ３１の閾値電圧VTだけ低いVDD−VT
の電圧であり、この電圧が信号Ｎ２としてトラン
ジスタ１２Ａのゲートに入力される。このVDD−
VTの電圧はＮチヤネルMOSトランジスタの閾
値電圧よりも十分に高いので、この後、トランジ
スタ１２Ａが導通し、端子Ｔ１を介して接続され
ている前記負荷容量１９（第６図に図示）が０レ
ベルに放電される。この負荷容量１９の放電の際
に、トランジスタ１２Ａには小さな電流しか流れ
ない。このため、このときの電流経路に存在する
寄生的な抵抗成分やインダクタンス成分によつて
接地電圧側（VSS側）及び電源電圧側（VDD側）
に発生するオーバーシユートノイズは、第２図に
示すように従来の場合よりも大幅に押えられる。
上記信号Ｎ１が１レベルに立上がつた後から所
定時間遅れて遅延回路３５の出力信号Ｎ３が１レ
ベルに立上がる。この信号Ｎ３の電圧もＮチヤネ
ルMOSトランジスタの閾値電圧よりも十分に高
いので、この後、トランジスタ１２Ｂが導通し、
端子Ｔ１を介して接続されている負荷容量の放電
経路が更に形成される。このときも、トランジス
タ１２Ｂによる放電電流の増加分がわずかなた
め、電流経路に存在する寄生的な抵抗成分やイン
ダクタンス成分によつて接地及び電源電圧側に発
生するオーバーシユートノイズは、第２図に示す
ように従来の場合よりも大幅に押えられる。
このように、０レベルのデータを出力する際に
は、接地及び電源電圧側にオーバーシユートノイ
ズが発生する期間が第２図に示すようにｔ１とｔ
２に分散される。しかも個々の期間に流れ始める
放電電流の値が従来よりも少なくされ、それぞれ
の期間ｔ１，ｔ２で発生するオーバーシユートの
程度が低減されているので、電源電位変動による
内部回路の誤動作を防止することができる。ま
た、アクセス時間については、第２図ａ中に破線
で示した何の対策も施していない従来回路のもの
に比べて多少遅くなるが、前記第７図ａ中の破線
のようにゲート駆動信号の立ち上がり速度を遅く
したときと比べれば、十分に速くすることができ
る。
しかも、始めに導通するトランジスタ１２Ａの
ゲート駆動電圧が、次に導通を開始するトランジ
スタ１２Ｂのゲート駆動電圧よりも、トランジス
タ１個分の閾値電圧だけ低くされている。このた
め、トランジスタ１２Ａの電流駆動能力は低下す
るが、このトランジスタ１２Ａが導通を開始する
際に発生するオーバーシユートの程度及び発生期
間が低減される。
さらに、０レベルのデータを出力した後は、内
部制御信号φoutが０レベルに下がり、アンドゲ
ート１４の出力信号Ｎ１も０レベルに下がる。こ
れにより、トランジスタ３１が非導通となり、信
号Ｎ２も０レベルに下がる。他方、信号Ｎ１が０
レベルになるとインバータ３３の出力信号が１レ
ベルに立上がり、これによりトランジスタ３２が
導通する。このため、トランジスタ１２Ａのゲー
トが０レベルに放電され、この後、トランジスタ
１２Ａが非導通となる。
第３図はこの発明の他の実施例によるデータ出
力回路の構成を示す回路図である。この実施例回
路では、アンドゲート１４の出力信号の１レベル
電圧VDDよりもMOSトランジスタ１個分の閾値電
圧VTだけ低い電圧をトランジスタ１２Ａのゲー
トに供給するため、アンドゲート１４の出力とト
ランジスタ１２Ａのゲートとの間にMOSトラン
ジスタ３６のソース、ドレイン間を挿入するよう
にしたものである。従つて、この実施例回路によ
つて得られる第１図回路の場合と同様である。
第４図はこの発明のさらに他の実施例によるデ
ータ出力回路の構成を示す回路図である。この実
施例回路は、第１図の実施例回路において、信号
遅延回路３５の出力信号を容量３７を介してトラ
ンジスタ１２Ａのゲートに供給するようにしたも
のである。
このような構成によれば、遅延回路３５の出力
信号Ｎ３が１レベルに立上がり、トランジスタ１
２Ｂが導通する際に、第５図の波形図に示すよう
に、容量３７を介してトランジスタ１２Ａのゲー
ト信号Ｎ２の電圧がVDD以上にプルアツプされ
る。このため、元々ゲート電圧がVDDよりも低く
され、電流駆動能力が低下していたMOSトラン
ジスタの能力が大幅に増加し、アクセス時間の遅
れが最少限に押えられる。
なお、この発明は上記実施例に限定されるもの
ではなく種々の変形が可能であることはいうまで
もない。例えば、上記実施例回路では０レベル出
力用トランジスタ１２が２個設けられる場合につ
いて説明したが、これは２個以上設けるようにし
てもよい。
このように上記各実施例回路によればデータの
高速アクセスを損うことなく電源に発生するノイ
ズを低減させることができるので、特に高速の
DRAMにこの発明を実施すればその効果は極め
て大きくなる。
［発明の効果］ 以上説明したようにこの発明によれば、データ
の高速アクセスを損うことなく電源に発生するノ
イズを低減させることができるデータ出力回路を
提供することができる。
【図面の簡単な説明】
第１図はこの発明の一実施例の構成を示す回路
図、第２図は上記実施例回路の動作を説明するた
めの波形図、第３図はこの発明の他の実施例の回
路図、第４図はこの発明のさらに他の実施例の回
路図、第５図は第４図の実施例回路の動作を説明
するための波形図、第６図は従来回路の回路図、
第７図は上記従来回路の動作を説明するための波
形図である。 １１……１レベル出力用の出力トランジスタ、
１２Ａ，１２Ｂ……０レベルの出力用の出力トラ
ンジスタ、１３，１４……データ出力制御用のア
ンドゲート、１５，１６……抵抗成分、３１，３
２……MOSトランジスタ、３３……インバータ、
３５……信号遅延回路、Ｔ１……データ出力端
子、Ｔ２……電源端子、Ｔ３……基準端子、Ｉ／
Ｏ，Ｉ／Ｏ……内部データバス。

Claims (1)

  1. 【特許請求の範囲】 １ データ出力端子と、 上記端子と低レベルに対応した電位との間にソ
    ース、ドレイン間が並列に挿入された複数個の
    MOSトランジスタと、 上記端子から低レベルのデータを出力する際に
    上記複数個のMOSトランジスタの導通開始時刻
    を順次異ならせる制御手段と、 上記端子から低レベルのデータを出力する際に
    始めに導通するMOSトランジスタのゲート駆動
    電圧を、その後に導通するMOSトランジスタの
    ゲート駆動電圧よりも低く設定する電圧調整手段
    と を具備したことを特徴とするデータ出力回路。 ２ 前記制御手段が信号遅延回路で構成されてい
    る特許請求の範囲第１項に記載のデータ出力回
    路。 ３ 前記電圧調整手段が、高レベルに対応した電
    位の電源電圧よりもMOSトランジスタの閾値電
    圧分だけ低い電圧を発生するように構成されてい
    る特許請求の範囲第１項に記載のデータ出力回
    路。 ４ 前記信号遅延回路の出力が容量を介して、始
    めに導通するMOSトランジスタのゲートに供給
    されている特許請求の範囲第１項に記載のデータ
    出力回路。
JP62068242A 1987-03-23 1987-03-23 デ−タ出力回路 Granted JPS63234622A (ja)

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