DE102013105020B4 - SRAM-Zelle - Google Patents
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Abstract
Statische Arbeitsspeicher-(SRAM)-Zelle (10), die Folgendes umfasst:einen ersten langen Rand (10A) und einen zweiten langen Rand (10B), die parallel zu einer ersten Richtung sind;einen ersten kurzen Rand (10C) und einen zweiten kurzen Rand (10D), die parallel zu einer zweiten Richtung sind, die rechtwinklig zu der ersten Richtung ist, wobei der erste und der zweite lange Rand (10A, 10B) länger als der erste und der zweite kurze Rand (10C, 10D) sind und mit diesen ein Rechteck bilden;eine CVss-Leitung, die eine VSS-Versorgungsspannung überträgt und den ersten langen Rand (10A) und den zweiten langen Rand (10B) quert, wobei die CVss-Leitung parallel zu der zweiten Richtung ist; undeine Bitleitung (BL) und eine Bitleitungs-Schiene (BLB) auf entgegengesetzten Seiten der CVss-Leitung, wobei die Bitleitung (BL) und die Bitleitungs-Schiene (BLB) konfiguriert sind, um komplementäre Bitleitungs-Signale zu übertragen, wobeidie CVss-Leitung breiter als die Bitleitung (BL) und die Bitleitungs-Schiene (BLB) ist;wobei ein Verhältnis der Länge (L3) des ersten langen Randes (10A) zu einer Länge (W3) des ersten kurzen Randes (10C größer als etwa 2 ) ist; und die SRAM-Zelle weiter Folgendes umfasst:einen p-Wannenbereich in einem zentralen Bereich der SRAM-Zelle, wobei die CVss-Leitung den p-Wannenbereich überlappt;einen ersten und einen zweiten n-Wannenbereich auf entgegengesetzten Seiten des p-Wannenbereichs, wobei die Bitleitung (BL) den ersten n-Wannenbereich überlappt und die Bitleitungs-Schiene (BLB) den zweiten n-Wannenbereich überlappt;eine Wortleitung (WL), die parallel zu der ersten Richtung ist; undeine erste CVdd-Leitung und eine zweite CVdd-Leitung, die parallel zu der ersten Richtung sind und auf entgegengesetzten Seiten der Wortleitung (WL) liegen, wobei die erste CVdd-Leitung und die zweite CVdd-Leitung konfiguriert sind, um eine positive Versorgungsspannung zu übertragen.
Description
- HINTERGRUND
- Statischer Arbeitsspeicher (Static Random Access Memory, SRAM) wird allgemein in integrierten Schaltkreisen verwendet. SRAM-Zellen haben den Vorteil, dass sie Daten halten, ohne dass ein Bedarf für Auffrischen besteht. Mit den zunehmend anspruchsvollen Anforderungen an die Geschwindigkeit von integrierten Schaltkreisen werden die Lesegeschwindigkeit und die Schreibgeschwindigkeit von SRAM-Zellen auch immer wichtiger.
- SRAM-Speicherzellen mit CVss-Leitungen und Bitleitungen sind beispielsweise aus der
US 2006/0215441 A1 US 2011/0222332 A1 US 2011/0157965 A1 US 2012/0163068 A1 - ZUSAMMENFASSUNG DER ERFINDUNG
- Die vorliegende Erfindung betrifft eine SRAM-Zelle gemäß Anspruch 1, eine SRAM-Zelle gemäß Anspruch 3 und eine SRAM-Zelle gemäß Anspruch 9. Weiterbildungen der Erfindung werden in den abhängigen Ansprüchen angegeben.
- Figurenliste
- Für ein umfassenderes Verständnis der Ausführungen und ihrer Vorteile wird nun auf die folgende Beschreibung Bezug genommen, in Verbindung mit den beigefügten Zeichnungen, wobei:
-
1 und2 Schaltpläne einer statischen Arbeitsspeicher-(SRAM)-Zelle sind, in Übereinstimmung mit beispielhaften Ausführungen; -
3 ist eine perspektivische Ansicht eines Fin-Feldeffekttransistors (FinFET); -
4 stellt einen schematischen Querschnitt dar, der Schichten einer SRAM-Zelle darstellt; -
5-8 sind Schaltungsanordnungen von manchen beispielhaften SRAM-Zellen, in Übereinstimmung mit verschiedenen Ausführungen; -
9 ist ein Schaltplan einer SRAM-Zelle mit zwei Anschlüssen, in Übereinstimmung mit beispielhaften Ausführungen; -
10 stellt eine Schaltungsanordnung der SRAM-Zelle mit zwei Anschlüssen der9 dar, in Übereinstimmung mit beispielhaften Ausführungen; -
11-14 sind Schaltungsanordnungen von Stromversorgungsleitungen und Signalleitungen einer SRAM-Zelle, in Übereinstimmung mit verschiedenen Ausführungen; -
15-18 sind Schaltungsanordnungen einer SRAM-Zelle in Übereinstimmung mit verschiedenen Ausführungen, wobei die Schaltungsanordnungen der FinFETs, der Stromversorgungsleitungen und der Signalleitungen kombiniert sind; -
19 ist ein Schaltplan einer SRAM-Zelle mit zwei Anschlüssen, in Übereinstimmung mit beispielhaften Ausführungen; und -
20 und21 stellen Schaltungsanordnungen der SRAM-Zelle mit zwei Anschlüssen in Übereinstimmung mit beispielhaften Ausführungen dar. - DETAILLIERTE BESCHREIBUNG VON ERLÄUTERNDEN AUSFÜHRUNGEN
- Es ist eine statische Arbeitsspeicher-(SRAM)-Zelle in Übereinstimmung mit verschiedenen beispielhaften Ausführungen vorgesehen. Die Varianten der Ausführungen werden behandelt. In allen Ansichten und erläuternden Ausführungen werden gleiche Bezugszeichen verwendet, um gleiche Elemente zu bezeichnen.
- Die
1 stellt einen Schaltplan einer SRAM-Zelle10 in Übereinstimmung mit manchen Ausführungen dar. Die SRAM-Zelle10 umfasst Pass-Gate-TransistorenPG-1 undPG-2 , Pull-Up-TransistorenPU-1 undPU-2 , die p-Metalloxid-Halbleiter-(P-Type Metal-Oxide-Semiconductor, PMOS)-Transistoren sind, und Pull-Down-TransistorenPD-1 undPD-2 , die n-Metalloxid-Halbleiter-(N-Type Metal-Oxide-Semiconductor, NMOS)-Transistoren sind. Die Pass-Gate-TransistorenPG-1 undPG-2 sind p-Transistoren in Übereinstimmung mit manchen Ausführungen. Die Gates der Pass-Gate-TransistorenPG-1 undPG-2 sind mit der Wortleitung WL, die bestimmt, ob die SRAM-Zelle10 ausgewählt ist oder nicht, verbunden und durch sie gesteuert. Ein Latch, der durch die Pull-Up-TransistorenPU-1 undPU-2 und die Pull-Down-TransistorenPD-1 undPD-2 gebildet wird, speichert ein Bit, wobei komplementäre Werte des Bits in Speicherknoten110 und Speicherknoten112 gespeichert werden. Das gespeicherte Bit kann durch eine Bitleitung (BL) und eine Bitleitungs-Schiene (Bit-Line Bar, BLB) in die SRAM-Zelle geschrieben oder aus ihr gelesen werden, wobei BL und BLB komplementäre Bitleitungs-Signale übertragen können. Die SRAM-Zelle10 wird durch einen positiven Stromversorgungsknoten Vdd, der eine positive Versorgungsspannung (auch als Vdd bezeichnet) aufweist, mit Strom versorgt. Die SRAM-Zelle10 ist auch mit der Versorgungsspannung Vss verbunden, die eine elektrische Erde sein kann. - Die Sources der Pull-Up-Transistoren
PU-1 undPU-2 sind mit CVdd-Node1 bzw. CVdd-Node2 verbunden, die weiter mit der Versorgungsspannung Vdd verbunden sind. Die Versorgungsspannung Vdd kann über die Metallleitungen CVdd-Line, CVdd-Line-1 und CVdd-Line-2 übertragen werden, wie in den11 bis21 gezeigt ist. Die Sources der Pull-Down-TransistorenPD-1 undPD-2 sind mit CVss-Node1 bzw. CVss-Node2 verbunden, die weiter mit der Versorgungsspannung Vss verbunden sind. Die Spannung Vss kann durch die Metallleitungen CVss-Line, CVss-Line-1 und CVss-LIne-2 übertragen werden, wie in den11 bis21 gezeigt ist. Die Gates der TransistorenPU-1 undPD-1 sind mit den Drains der TransistorenPU-2 undPD-2 verbunden; dieser Verbindungsknoten ist der Speicherknoten110 . Die Gates der TransistorenPU-2 undPD-2 sind mit den Drains der TransistorenPU-1 undPD-1 verbunden; dieser Verbindungsknoten ist der Speicherknoten112 . Ein Source/Drain-Bereich des Pass-Gate-TransistorsPG-1 ist mit der Bitleitung BL an einem Bitleitungsknoten verbunden. Ein Source/Drain-Bereich des Pass-Gate-TransistorsPG-2 ist mit der Bitleitungs-Schiene BLB an einem Bitleitungs-Schienenknoten verbunden. - Die
2 stellt einen alternativen Schaltplan der SRAM-Zelle10 dar, wobei die TransistorenPU-1 undPD-1 der1 als ein erster Inverter Inverter-1 wiedergegeben sind und die TransistorenPU-2 undPD-2 sind als ein zweiter Inverter Inverter-2 wiedergegeben. Der Ausgang des ersten Inverters Inverter-1 ist mit dem TransistorPG-1 und dem Eingang des zweiten Inverters Inverter-2 verbunden. Der Ausgang des zweiten Inverters Inverter-2 ist mit dem TransistorPG-2 und dem Eingang des zweiten Inverters Inverter-2 verbunden. - Die
3 stellt eine perspektivische Ansicht eines FinFET-Transistors120 dar, der jeder der FinFETs der SRAM-Zelle10 sein kann, einschließlichPG-1 ,PU-1 ,PD-1 ,PG-2 ,PU-2 undPD-2 . Der FinFET120 umfasst ein Gate-Dielektrikum117 , eine Gate-Elektrode114 und einen Halbleitergrat, der einen zentralen Grat-Anteil115 , einen Drain-Bereich113 und einen Source-Bereich116 umfasst. Isolierbereiche118 sind auf entgegengesetzten Seiten des Halbleiterbandes119 ausgebildet, über dem der Grat-Anteil115 angeordnet ist. Der Grat-Anteil115 kann in manchen beispielhaften Ausführungen an dem Halbleiterband119 ausgerichtet sein und ein gleiches Material wie dieses umfassen. Der Grat-Anteil115 , der Drain-Bereich113 und der Source-Bereich116 repräsentieren zusammen Grate14 ,20 ,34 und/oder40 (beispielsweise in den5 bis8 ) überall in den Schaltungsanordnungen der vorliegenden Offenbarung. Die Isolierbereiche118 können Flacher-Graben-Isolier-(Shallow Trench Isolation, STI)-Bereiche sein, obwohl Feldoxid-Bereiche verwendet werden können. Das Gate-Dielektrikum117 und die Gate-Elektrode114 umfassen Teile der Seitenwände und einer oberen Fläche des Grat-Anteils115 . Somit umfasst der Kanal zwischen dem Drain-Bereich113 und dem Source-Bereich116 Seitenwand-Anteile und den Obere-Fläche-Anteil des Halbleitergrates115 . - In manchen Ausführungen werden der Drain-Bereich
113 und die Source-Bereiche116 der p-FinFETsPG-1 ,PG-2 ,PU-1 undPU-2 ausgebildet, indem Randanteile des Halbleitergrates mit einem p-Fremdstoff, wie etwa Bor, Indium oder Ähnlichem, implantiert werden. In alternativen Ausführungen werden der Drain-Bereich113 und die Source-Bereiche116 ausgebildet, indem Randanteile des ursprünglichen Grates (wie etwa des Grates14 und34 in den5 bis8 ) geätzt werden, um Vertiefungen auszubilden, und Epitaxiebereiche in den Vertiefungen gezogen werden. Die Epitaxiebereiche können Si, SiGe, SiGeC, Ge oder Kombinationen daraus umfassen. Somit können in der3 in manchen beispielhaften Ausführungen der Drain-Bereich113 und die Source-Bereiche116 Silizium-Germanium umfassen, während das darunter liegende Halbleiterband aus Siliziumbändern bestehen kann. P-Fremdstoffe können vor Ort in den Source- und Drain-Bereichen während der Epitaxie dotiert werden. Durch das Ausbilden der Epitaxiebereiche können die Ansteuerströme Ion der Pass-Gate-FinFETsPU-1 undPU-2 um mindestens 5% oder mehr die Ansteuerströme Ion der Pull-Down-TransistorenPD-1 undPD-2 übertreffen. - Die
4 stellt einen schematischen Querschnitt der SRAM-Zelle10 dar, deren Schichten auf einem Halbleiterchip oder -wafer ausgebildet sind. Man beachte, dass die4 schematisch dargestellt ist, um verschiedene Ebenen von Verbindungsstruktur und Transistoren zu zeigen, und möglicherweise den tatsächlichen Querschnitt der SRAM-Zelle10 nicht wiedergibt. Die Verbindungsstruktur umfasst eine Gatekontakt-Ebene, eine OD-Ebene (wobei der Begriff „OD“ einen „aktiven Bereich“ wiedergibt), Durchkonaktierungs-Ebenen Via 0, Via 1 und Via_2 und Metallschichten M1, M2 und M3. Jede der Ebenen und Schichten umfasst eine oder mehrere dielektrische Schichten und die leitenden Merkmale, die darin ausgebildet sind. Die leitenden Merkmale, die in der selben Ebene liegen, können Oberflächen aufweisen, die im Wesentlichen plan zu einander sind, und Unterseiten, die im Wesentlichen plan zu einander sind, und sie können gleichzeitig ausgebildet werden. Die Merkmale in der Gatekontakt-Ebene verbinden Gate-Elektroden von Transistoren (wie etwa der dargestellten beispielhaften TransistorenPU-1 undPU-2 ) mit einer darüber liegenden Ebene, wie etwa der Via_0-Ebene. Die Merkmale in der OD-Ebene verbinden Source- und Drain-Bereiche von Transistoren, Ansprechbereiche der Wannenbereiche und Ähnliches mit einer darüber liegenden Ebene, wie etwa der Via_0-Ebene. - Die
5 stellt eine Schaltungsanordnung der SRAM-Zelle10 in Übereinstimmung mit beispielhaften Ausführungen dar. Die äußeren Ränder der SRAM-Zelle10 sind mittels gestrichelter Linien dargestellt, die ein Rechteck bilden. Die Knoten CVdd-Node1, CVdd-Node2, CVss-Node1, CVss-Node2, Bitleitungs-Knoten und Bitleitungs-Schienen-Knoten, die in der1 gezeigt sind, sind auch in der5 dargestellt. Manche anderen Knoten, wie etwa Wortleitungs-Kontakte, sind auch in der5 dargestellt. Die Gate-Elektrode16 bildet mit dem darunter liegenden Halbleitergrat14 den Pull-Up-TransistorPU-1 . Die Gate-Elektrode16 bildet weiter mit dem darunter liegenden Halbleitergrat20 den Pull-Down-TransistorPD-1 . Die Gate-Elektrode18 bildet den Pass-Gate-TransistorPG-1 mit dem darunter liegende Halbleitergrat14 , der derselbe Grat ist, der auch den Pull-Up-TransistorPU-1 bildet. Die Gate-Elektrode36 bildet mit dem darunter liegenden Halbleitergrat34 den Pull-Up-TransistorPU-2 . Die Gate-Elektrode36 bildet weiter den Pull-Down-TransistorPD-2 mit dem darunter liegenden Halbleitergrat40 . Die Gate-Elektrode38 bildet den Pass-Gate-TransistorPG-2 mit dem darunter liegenden Halbleitergrat34 , der derselbe Grat ist, der auch den Pull-Up-TransistorPU-2 bildet. - Die SRAM-Zelle
10 umfasst einen p-Wannenbereich und zwei n-WannenbereicheN-Well-1 undN-Well-2 auf entgegengesetzten Seiten des p-Wannenbereichs. Ein erster abgestumpfter Kontaktstöpsel Butt-CO wird verwendet, um die Gate-Elektrode36 der TransistorenPU-2 undPD-2 mit dem Drain-Bereich des TransistorsPD-1 elektrisch zu verbinden, und ein zweiter abgestumpfter Kontaktstöpsel Butt-CO wird verwendet, um die Gate-Elektrode16 der TransistorenPU-1 undPD-1 mit dem Drain-Bereich des TransistorsPD-2 elektrisch zu verbinden. Die abgestumpften Kontakte Butt-CO sind in der Kontakt-Ebene und der OD-Ebene der4 ausgebildet. Ein Langer Kontakt24 wird verwendet, um den Grat14 (den Drain-Bereich des FinFETsPU-1 ) mit dem Grat20 und dem ersten abgestumpften Kontakt Butt-CO zu verbinden, wobei der lange Kontakt24 und der erste abgestumpfte Kontakt Butt-CO den Speicherknoten110 bilden (man beziehe sich auch auf die1 ). Der lange Kontakt24 weist eine Längsrichtung auf, die rechtwinklig zu den Längsrichtungen der Grate14 ,20 ,34 und40 ist. Ein langer Kontakt44 wird verwendet, um den Grat34 (den Drain-Bereich des FinFETsPU-2 ) mit dem Grat40 und dem zweiten abgestumpften Kontakt Butt-CO zu verbinden, wobei der lange Kontakt44 und der zweite abgestumpfte Kontakt Butt-CO den Speicherknoten112 bilden (man beziehe sich auch auf die1 ). Der lange Kontakt44 hat eine Längsrichtung, die parallel zu der Längsrichtung des langen Kontakts24 ist. - Die
6 bis8 stellen die Schaltungsanordnungen der SRAM-Zelle10 in Übereinstimmung mit alternativen Ausführungen dar. Außer es ist anders angezeigt, sind die Komponenten in nachfolgend behandelten Ausführungen im Wesentlichen die gleichen wie die gleichen Komponenten, die durch gleiche Bezugszeichen in den Ausführungen, die in den1 bis5 gezeigt sind, bezeichnet werden. Die Details bezüglich der Komponenten, die in den nachfolgend behandelten Ausführungen gezeigt sind, können somit in der Beschreibung der Ausführungen, die in den1 bis5 gezeigt sind, gefunden werden. - Die
6 stellt die SRAM-Zelle10 dar, die der der Ausführungen in5 ähnelt, außer dass jeder der p-FinFETsPG-1 ,PU-1 ,PG-2 undPU-2 ein Mehrgrat-FinFET sein kann, der eine Mehrzahl (wie etwa zwei, drei, vier oder mehr) Halbleitergrate umfasst. Die Pull-Down-FinFETsPD-1 undPD-2 können Einzelgrat-FinFETs sein, die jeweils einen einzelnen Halbleitergrat (20 oder40 ) umfassen, obwohl sie auch Mehrgrat-FinFETs sein können. Wie in der6 gezeigt ist, umfasst beispielsweise jeder der p-FinFETsPG-1 undPU-1 zwei Grate14 , die mit14-1 und14-2 bezeichnet sind, und jeder der p-FinFETsPG-2 undPU-2 umfasst zwei Grate34 , die mit34-1 und34-2 bezeichnet sind. Durch das Hinzufügen von mehr Graten werden die Ströme Ion der p-FinFETsPG-1 ,PU-1 ,PG-2 undPU-2 verbessert, und somit wird die Geschwindigkeit der SRAM-Zelle10 verbessert. Wiederum umfasst die6 die SRAM-Zelle10 , die einen p-Wannenbereich umfasst, der zwischen zwei n-WannenbereichenN-Well-1 undN-Well-2 ausgebildet ist. - Die
7 stellt die SRAM-Zelle10 dar, wobei jeder der Pull-Up-FinFETsPU-1 undPU-2 zwei Grate14-1 und14-2 umfasst. Die Pass-Gate-FinFETsPG-1 undPG-2 sind jedoch Einzelgrat-FinFETs. Die Pull-Down-FinFETsPD-1 undPD-2 können Einzelgrat-FinFETs sein, obwohl sie auch Mehrgrat-FinFETs sein können. Die8 stellt eine Ausführung dar, die der Ausführung von7 ähnelt, außer dass in der7 der Grat34-1 , der näher an dem p-Wannenbereich liegt, sich nicht zu der darunter liegenden Gate-Elektrode38 erstreckt und der Grat34-2 , der weiter von der p-Wanne entfernt liegt, sich zu der darunter liegenden Gate-Elektrode38 erstreckt. In der8 erstreckt sich der Grat34-1 jedoch zu der darunter liegenden Gate-Elektrode38 , und der Grat34-2 erstreckt sich nicht zu der darunter liegenden Gate-Elektrode38 . Ähnlich weisen die Grate14-1 und14-2 in den7 und8 ähnliche Anordnungen auf wie die Grate34-1 bzw.34-2 . - Die
9 stellt einen Schaltplan einer SRAM-Zelle mit zwei Anschlüssen10 ' dar, die einen Schreibanschluss und einen Leseanschluss umfasst. Der Schreibanschluss umfasst Inverter Inverter-1 und Inverter-2, die im Wesentlichen die gleichen sind, wie die Inverter Inverter-1 und Inverter-2 der2 , wobei der Inverter Inverter-1 die FinFETsPU-1 undPD-1 der1 umfasst und der Inverter Inverter-2 die FinFETsPU-2 undPD-2 der1 umfasst. Der Schreibanschluss umfasst weiter die p-Pass-Gate-FinFETs W_PG-1 und W_PG-2, wobei die Gates der FinFETs W_PG-1 und WPG-2 verbunden sind, um auf die Wortleitung W-WL zu schreiben. Das Schreiben der SRAM-Zelle10 ' geschieht durch komplementäres Schreiben der Bitleitungen W-BL und W-BLB. Der Leseanschluss umfasst die Inverter Inverter-1 und Inverter-2, einen Pull-Up-Transistor R_PU und einen Pass-Gate-Transistor R_PG. Die Transistoren R_PU und R_PG sind p-Transistoren und können FinFETs sein, die die Struktur aufweisen, die der ähnelt, die in der3 gezeigt ist. Die Daten, die aus der SRAM-Zelle gelesen werden, werden gesendet, um die Bitleitung R-BL zu lesen. Der Transistor R_PU ist weiter mit der positiven Stromversorgung CVdd und einem der Eingänge der Inverter Inverter-1 und Inverter-2 verbunden. Die Transistoren R_PU und R_PG sind in Serie geschaltet. Das Gate des Transistors R_PG kann verbunden sein, um die Wortleitung RWL zu lesen. - Die
10 stellt eine beispielhafte Schaltungsanordnung der SRAM-Zelle mit zwei Anschlüssen10 ' dar, die einen p-Wannenbereich umfasst, der zwischen zwei n-WannenbereichenN-Well-1 undN-Well-2 liegt. Die p-FinFETs R_PU und R_PG sind in dem n-WannenbereichN-Well-2 angeordnet. Somit ist die Breite W2 des n-WannenbereichsN-Well-2 größer als die Breite W1 des n-WannenbereichsN-Well-1 , um die FinFETs R_PU und R_PG aufzunehmen. Man beachte, dass obwohl die TransistorenPG-1 ,PU-1 ,PG-2 ,PU-2 , R_PU und R_PG als Zweigrat-FinFETs dargestellt sind, jeder von ihnen auch ein Einzelgrat-FinFET sein kann oder mehr als zwei Grate aufweisen kann. - Die
11 bis21 stellen Schaltpläne oder Schaltungsanordnungen in Übereinstimmung mit alternativen Ausführungen dar, die darstellen, wie die Stromversorgungsleitungen und Signalleitungen der SRAM-Zelle entworfen sind. Mit Bezug auf die11 umfasst die SRAM-Zelle10 Ränder10A ,10B ,10C und10D , wobei diese Zellenränder eine RechteckForm bilden. Die Zellenränder10A und10B liegen einander gegenüber und werden als lange Zellenränder bezeichnet. Die Zellenränder10C und10D liegen einander gegenüber und werden als die kurzen Zellenränder bezeichnet, die kürzer als die langen Ränder10A und10B sind. - In manchen Ausführungen ist die Länge L3 der SRAM-Zelle
10 größer als die Breite W3 der SRAM-Zelle10 , wobei die Länge L3 in der Richtung gemessen ist, die rechtwinklig zu der Längsrichtung der Grate14 ,20 ,34 und40 ist (man beziehe sich auf die15 ) und parallel zu der Längsrichtung der Gate-Elektroden16 ,18 ,36 und38 . Die Breite W3 ist in der Richtung gemessen, die rechtwinklig zu der Richtung der Länge L3 ist. Das Verhältnis L3/W3 kann größer als etwa 1,5, größer als etwa 2, größer als etwa 2,5 oder größer als etwa 3 sein. Somit ist die SRAM-Zelle10 eine längliche Zelle. - Die Metallleitung CVss-Line, die die Spannung VSS für die SRAM-Zelle
10 überträgt, liegt in einer gleiche Metallschicht wie die Metallleitungen Bitleitung und Bitleitungs-Schiene (siehe auch1 ). Die Metallleitungen „Bitleitung“ und „Bitleitungs-Schiene“ übertragen Bitleitungs-Signale bzw. Bitleitungs-Schienen-Signale. Die CVss-Line kann zwischen den Metallleitungen Bitleitung und Bitleitungs-Schiene liegen. In manchen Ausführungen liegen die Leitungen „CVss-Line“, „Bitleitung“ und „Bitleitungs-Schiene“ in der Metallschicht M1 (4 ). Darüber hinaus kann die Breite W4 der CVss-Line größer als die Breite W5 der Leitungen Bitleitung und Bitleitungs-Schiene sein, wobei das Verhältnis W4/W5 größer als etwa 1,5 oder größer als etwa 2 sein kann. Die Metallleitungen CVss-Line, Bitleitung und Bitleitungs-Schiene sind rechtwinklig zu den langen Zellenrändern10A und10B und queren diese. Somit kann die Länge des Anteils der CVss-Line innerhalb der SRAM-Zelle gleich W3 sein. - Die Metallleitungen „Wortleitung“ und die Metallleitungen CVdd-Line-1 und CVdd-Line-2 sind parallel zu einander und liegen in der gleichen Metallschicht. Die Metallleitungen CVdd-Line-1 und CVdd-Line-2 übertragen die Versorgungsspannung Vdd. Die Wortleitung liegt zwischen den Leitungen CVdd-Line-1 und CVdd-Line-2, die die gegenüber liegenden langen Ränder der SRAM-Zelle
10 überlappen können. Die CVdd-Line und die Leitungen CVdd-Line-1 und CVdd-Line-2 sind rechtwinklig zu den kürzeren Zellenrändern10C und10D und queren diese. Die Länge des Anteils der CVdd-Line innerhalb der SRAM-Zelle kann gleich L3 sein. In manchen Ausführungen können die Wortleitung und die Leitungen CVdd-Line-1 und CVdd-Line-2 in der Metallschicht M2 (4 ) liegen. Die Durchkontaktierungen zwischen den Metallschichten M1 und M2 und die Durchkontaktierungen, die die Metallleitungen in der Metallschicht M1 mit den darunter liegenden Kontaktstöpseln verbinden, sind mittels des Symbols aus einem Kreis und einem „x“-Zeichen in dem Kreis dargestellt. - In Übereinstimmung mit manchen Ausführungen sieht das Layout der CVss-Line in der Breitenrichtung der SRAM-Zelle
10 mehr Raum vor, um die CVss-Line anzuordnen, da die Länge L3 größer als die Breite W3 ist. Somit kann die Breite W4 der CVss-Line vergrößert werden. Dies stellt eine gute Erdungsfähigkeit für die SRAM-Zelle10 und den entsprechenden SRAM-Array bereit. - Die
12 stellt eine Schaltungsanordnung der Signalleitungen und der Stromversorgungsleitungen der SRAM-Zelle10 in Übereinstimmung mit alternativen Ausführungen dar. Diese Ausführungen ähneln den Ausführungen der11 , außer dass die Leitungen CVdd-Line-1 und CVdd-Line-2 parallel zu den Leitungen CVss-Line, Bitleitung und Bitleitungs-Schiene sind. Darüber hinaus können die Leitungen CVss-Line, Bitleitung und Bitleitungs-Schiene zwischen den Leitungen CVdd-Line-1 und CVdd-Line-2 angeordnet sein. In diesen Ausführungen sind die Leitungen CVss-Line, Bitleitung, Bitleitungs-Schiene, CVdd-Line-1 und CVdd-Line-2 rechtwinklig zu den langen Rändern10A und10B und daher gibt es mehr Raum, um diese Leitungen anzuordnen. Die Leitungen CVss-Line, Bitleitung, Bitleitungs-Schiene, CVdd-Line-1 und CVdd-Line-2 können in Übereinstimmung mit manchen Ausführungen in der Metallschicht M1 liegen (4 ). Die Wortleitung kann rechtwinklig zu der CVss-Line sein und kann in der Metallschicht M2 liegen (4 ), in Übereinstimmung mit manchen Ausführungen. - Die
13 stellt eine Schaltungsanordnung der Signalleitungen und der Stromversorgungsleitungen der SRAM-Zelle10 in Übereinstimmung mit alternativen Ausführungen dar. Diese Ausführungen ähneln den Ausführungen der12 , außer dass es eine zusätzliche CVdd-Line in der Metallschicht M2 gibt (4 ). Die zusätzliche CVdd-Line kann den langen Rand10A überlappen (und zu ihm parallel sein). Die CVdd-Line in der Metallschicht M2 kann eine Strommasche mit den Metallleitungen CVdd-Line-1 und CVdd-Line-2 bilden, die in der Metallschicht M1 liegen können. - Die
14 stellt eine Schaltungsanordnung der Signalleitungen und der Stromversorgungsleitungen der SRAM-Zelle10 in Übereinstimmung mit alternativen Ausführungen dar. In diesen Ausführungen können die Leitungen CVss-Line, Bitleitung, Bitleitungs-Schiene, CVdd-Line-1 und CVdd-Line-2 in der Metallschicht M2 (4 ) liegen. Landungs-Kontaktstellen 52 sind in der Metallschicht M1 ausgebildet und mit den entsprechenden darüber liegenden Leitungen CVss-Line, Bitleitung, Bitleitungs-Schiene, CVdd-Line-1 und CVdd-Line-2 über die Durchkontaktierungen 54 verbunden. Wiederum sind die Leitungen CVss-Line, Bitleitung, Bitleitungs-Schiene, CVdd-Line-1 und CVdd-Line-2 rechtwinklig zu den langen Rändern10A und10B . - Die
15 stellt eine kombinierte Schaltungsanordnung dar, einschließlich der Schaltungsanordnung der FinFETs in5 und der Schaltungsanordnung der Signalleitungen und der Stromversorgungsleitungen in11 . Die kombinierte Schaltungsanordnung stellt die Beziehung zwischen den FinFETs und den Signalleitungen und den Stromversorgungsleitungen dar. Die Details bezüglich der Schaltungsanordnungen wurden mit Bezug auf die5 und11 behandelt und werden daher hier nicht wiederholt. Da die Bitleitung und die Bitleitungs-Schiene mit den Source/Drain-Bereichen der Pass-Gate-FinFETsPG-1 bzw.PG-2 verbunden sind, sind die Bitleitung und die Bitleitungs-Schiene so angeordnet, dass sie die n-WannenbereicheN-Well-1 bzw.N-Well-2 überlappen. Es ist dargestellt, wie in der1 gezeigt ist, dass die Sources der Pull-Down-FinFETsPD-1 undPD-2 mit der Versorgungsspannung Vss verbunden sind. Somit ist es leicht, die Versorgungsspannung Vss den Source-Bereichen der Pull-Down-FinFETsPD-1 undPD-2 bereitzustellen, indem die CVss-Line so angeordnet ist, dass sie den p-Wannenbereich überlappt. - Ähnlich stellt die
16 eine kombinierte Schaltungsanordnung dar einschließlich der Schaltungsanordnung der FinFETs in6 und der Schaltungsanordnung der Signalleitungen und der Stromversorgungsleitungen in11 . Die17 stellt eine kombinierte Schaltungsanordnung dar einschließlich der Schaltungsanordnung der FinFETs in6 und der Schaltungsanordnung der Signalleitungen und der Stromversorgungsleitungen in13 . Man wird verstehen, dass die15 bis17 nur mehrere Beispiele vorsehen, wie die Schaltungsanordnungen in den5 bis8 mit den Schaltungsanordnungen in den11 bis14 kombiniert werden können. In Übereinstimmung mit anderen Ausführungen können jede der Schaltungsanordnungen in den5 bis8 mit jeder der Schaltungsanordnungen in den11 bis14 kombiniert werden. - Die
18 stellt eine Schaltungsanordnung dar einschließlich der SRAM-Zelle mit zwei Anschlüssen10 ' der10 und der entsprechenden Schaltungsanordnung der Signalleitungen und der Stromversorgungsleitungen. In Übereinstimmung mit manchen Ausführungen liegen die Leitungen CVss-Line, W-BL, W-BLB, CVdd-Line-1 und CVdd-Line-2 in der Metallschicht M1 (4 ) und sind rechtwinklig zu den langen Rändern10A und10B der SRAM-Zelle10 '. Die Schreib-Wortleitung W-WL und die Lese-Wortleitung R-WL können in der Metallschicht M2 (siehe auch4 ) und parallel zu den langen Rändern10A und10B angeordnet sein. - Die
19 stellt einen Schaltplan einer SRAM-Zelle mit zwei Anschlüssen10" dar, die einen Anschluss A und einen Anschluss B umfasst, die jeweils als ein Leseanschluss oder ein Schreibanschluss konfiguriert sein können. Der Anschluss A umfasst die Inverter Inverter-1 und Inverter-2, die im Wesentlichen die gleichen sind wie die Inverter Inverter-1 und Inverter-2 in der2 . Der Anschluss A umfasst weiter die p-Pass-Gate-FinFETsPG-1 undPG-2 , wobei die Gates der FinFETsPG-1 undPG-2 mit der WortleitungWL-A verbunden sind. Die FinFETsPG-1 undPG-2 sind weiter mit den komplementären Bitleitungen BL-A bzw. BLB-A verbunden. Der Anschluss B umfasst die Inverter Inverter-1 und Inverter-2 und die p-Pass-Gate-FinFETsPG-3 undPG-4 , wobei die Gates der FinFETsPG-3 undPG-4 mit der WortleitungWL-B verbunden sind. Die FinFETsPG-3 undPG-4 sind weiter mit den komplementären Bitleitungen BL-B bzw. BLB-B verbunden. Die Schaltungsanordnung der SRAM-Zelle mit zwei Anschlüssen10" kann mit Bezug auf die Schaltungsanordnung in den5-8 gefunden werden, wobei alle Pull-Down-FinFETs in dem p-Wannenbereich liegen und alle Pull-Up-FinFETs und Pass-Gate-FinFETs in den n-WannenbereichenN-Well-1 undN-Well-2 liegen. - Die
20 und21 stellen die Schaltungsanordnungen der Metallleitungen in der SRAM-Zelle mit zwei Anschlüssen10" in Übereinstimmung mit beispielhaften Ausführungen dar. In Übereinstimmung mit diesen Ausführungen liegt, wie in der20 gezeigt ist, die Leitung CVss-Line zwischen der Leitung CVdd-Line-1 und CVdd-Line-2. Die Bitleitungen BL-B, BLB-B, BLB-A und BL-A sind an den Außenseiten der Leitungen CVss-Line, CVdd-Line-1 und CVdd-Line-2 angeordnet. In manchen Ausführungen liegen die Leitungen CVss-Line, CVdd-Line-1 und CVdd-Line-2 und die Bitleitungen BLB-A, BLB-B, BL-A und BL-B in der Metallschicht M1 (4 ). Die WortleitungenWL-A undWL-B können in der Metallschicht M2 (4 ) angeordnet sein, in Übereinstimmung mit manchen Ausführungen. Schirmungsleitungen SL-A und SL-B können auch so angeordnet sein, dass sie parallel zu der CVss-Line sind, und können mit einer konstanten Spannung, wie etwa VDD oder VSS, verbunden sein. Die Schirmungsleitungen SL-A und SL-B können auch in der Metallschicht M1 liegen. - Die Schaltungsanordnung der
21 ähnelt der Schaltungsanordnung der20 , außer dass die Schirmungsleitungen SL-A und SL-B nicht ausgebildet sind und dass die Leitung CVdd-Line-2 zwischen den Bitleitungen BLB-A und BLB-B angeordnet ist und dass die Leitung CVdd-Line-1 zwischen den Bitleitungen BL-A und BL-B angeordnet ist. Obwohl es nicht in den20 und21 gezeigt ist, kann die Schaltungsanordnung der SRAM-Zelle10" auch einen p-Wannenbereich zwischen zwei n-Wannenbereichen umfassen, beispielsweise ähnlich zu5 . - In Übereinstimmung mit den beispielhaften Ausführungen der vorliegenden Offenbarung können, indem p-Pass-Gate-FinFETs verwendet werden, starke Ansteuerströme Ion erhalten werden und die Geschwindigkeit der entsprechenden SRAM-Zelle wird verbessert. Die Ausführungen weisen eine gute Widerstandsfähigkeit gegenüber durch Alphateilchen verursachte Fehler auf. Die angehobenen SiGe-Epitaxiebereiche für die Source- und Drain-Bereiche der FinFETs in der SRAM-Zelle können zu einem niedrigen Kontaktwiderstand führen, so dass die Ansteuerströme weiter erhöht werden. Der Landungsspielraum, damit die Kontaktstöpsel auf den Source- und Drain-Bereichen auftreffen, wird auch verbessert, indem angehobene SiGe-Epitaxiebereiche verwendet werden.
Claims (9)
- Statische Arbeitsspeicher-(SRAM)-Zelle (10), die Folgendes umfasst: einen ersten langen Rand (10A) und einen zweiten langen Rand (10B), die parallel zu einer ersten Richtung sind; einen ersten kurzen Rand (10C) und einen zweiten kurzen Rand (10D), die parallel zu einer zweiten Richtung sind, die rechtwinklig zu der ersten Richtung ist, wobei der erste und der zweite lange Rand (10A, 10B) länger als der erste und der zweite kurze Rand (10C, 10D) sind und mit diesen ein Rechteck bilden; eine CVss-Leitung, die eine VSS-Versorgungsspannung überträgt und den ersten langen Rand (10A) und den zweiten langen Rand (10B) quert, wobei die CVss-Leitung parallel zu der zweiten Richtung ist; und eine Bitleitung (BL) und eine Bitleitungs-Schiene (BLB) auf entgegengesetzten Seiten der CVss-Leitung, wobei die Bitleitung (BL) und die Bitleitungs-Schiene (BLB) konfiguriert sind, um komplementäre Bitleitungs-Signale zu übertragen, wobei die CVss-Leitung breiter als die Bitleitung (BL) und die Bitleitungs-Schiene (BLB) ist; wobei ein Verhältnis der Länge (L3) des ersten langen Randes (10A) zu einer Länge (W3) des ersten kurzen Randes (10C größer als etwa 2 ) ist; und die SRAM-Zelle weiter Folgendes umfasst: einen p-Wannenbereich in einem zentralen Bereich der SRAM-Zelle, wobei die CVss-Leitung den p-Wannenbereich überlappt; einen ersten und einen zweiten n-Wannenbereich auf entgegengesetzten Seiten des p-Wannenbereichs, wobei die Bitleitung (BL) den ersten n-Wannenbereich überlappt und die Bitleitungs-Schiene (BLB) den zweiten n-Wannenbereich überlappt; eine Wortleitung (WL), die parallel zu der ersten Richtung ist; und eine erste CVdd-Leitung und eine zweite CVdd-Leitung, die parallel zu der ersten Richtung sind und auf entgegengesetzten Seiten der Wortleitung (WL) liegen, wobei die erste CVdd-Leitung und die zweite CVdd-Leitung konfiguriert sind, um eine positive Versorgungsspannung zu übertragen.
- SRAM-Zelle nach
Anspruch 1 , die weiter Folgendes umfasst: einen ersten Pull-Up-Fin-Feldeffekttransistor (FinFET) (PU-1) und einen zweiten Pull-Up-FinFET (PU-2), die in dem ersten bzw. dem zweiten n-Wannenbereich ausgebildet sind; einen ersten Pull-Down-FinFET (PD-1) und einen zweiten Pull-Down-FinFET (PD-2), die in dem p-Wannenbereich ausgebildet sind; und einen ersten und einen zweiten Pass-Gate-FinFET (PG-1, PG-2), die in dem ersten bzw. in dem zweiten n-Wannenbereich ausgebildet sind. - Statische Arbeitsspeicher-(SRAM)-Zelle, die Folgendes umfasst: einen p-Wannenbereich; einen ersten und einen zweiten n-Wannenbereich auf entgegengesetzten Seiten des p-Wannenbereichs; eine CVss-Leitung, die eine VSS-Versorgungsspannung überträgt und über dem p-Wannenbereich liegt, wobei die CVss-Leitung parallel zu einem Randbereich zwischen dem p-Wannenbereich und dem ersten n-Wannenbereich ist; einen ersten Pull-Up-Fin-Feldeffekttransistor (FinFET) (PU-1) und einen zweiten Pull-Up-FinFET (PU-2) in dem ersten n-Wannenbereich bzw. dem zweiten n-Wannenbereich; einen ersten Pull-Down-FinFET (PD-1) und einen zweiten Pull-Down-FinFET (PD-2) in dem p-Wannenbereich; und einen ersten Pass-Gate-FinFET (PG-1) und einen zweiten Pass-Gate-FinFET (PG-2) in dem ersten n-Wannenbereich bzw. dem zweiten n-Wannenbereich; wobei der erste und der zweite Pull-Up FinFET (PU-1, PU-2) und der erste und der zweite Pass-Gate-FinFET (PG-1, PG-2) jeweils einen Drain-Bereich (113) und einen Source-Bereich (116) umfassen, wobei die Drain- und Source-Bereiche (113, 116) Expitaxiebereiche umfassen, die Si, SiGe, SiGeC, Ge oder Kombinationen daraus aufweisen.
- SRAM-Zelle nach
Anspruch 3 , die weiter eine Bitleitung und eine Bitleitungs-Schiene auf entgegengesetzten Seiten der CVss-Leitung umfasst, wobei die Bitleitung und die Bitleitungs-Schiene konfiguriert sind, um komplementäre Bitleitungs-Signale zu übertragen. - SRAM-Zelle nach
Anspruch 3 oder4 , die weiter einen langen Rand (10A, 10B) und einen kurzen Rand (10C, 10D) umfasst, wobei der kurze Rand (10C, 10D) kürzer als der lange Rand (10A, 10B) ist und wobei die CVss-Leitung parallel zu dem kurzen Rand (10C, 10D) ist. - SRAM-Zelle nach
Anspruch 5 , wobei ein Verhältnis der Länge (L3) des langen Randes (10A, 10B) zu der Länge (W3) des kurzen Randes (10C, 10D) größer als etwa 2 ist. - SRAM-Zelle nach einem der
Ansprüche 3 bis6 , die weiter Folgendes umfasst: einen dritten Pull-Up-FinFET (PU-3), der ein Gate umfasst, das mit den Gates des ersten Pull-Up-FinFETs (PU-1) und des ersten Pull-Down-FinFETs (PD-1) verbunden ist; einen dritten Pass-Gate-FinFET (PG-3), der mit dem dritten Pull-Up-FinFET (PU-3) in Serie geschaltet ist; und eine Lese-Wortleitung, die mit einem Gate des dritten Pass-Gate-FinFETs (PG-3) verbunden ist. - SRAM-Zelle nach einem der
Ansprüche 3 bis7 , die weiter einen dritten Pass-Gate-FinFET (PG-3) und einen vierten Pass-Gate-FinFET (PG-4) umfasst, wobei der erste Pass-Gate-FinFET (PG-1) und der zweite Pass-Gate-FinFET (PG-2) einen Teil eines ersten Anschlusses der SRAM-Zelle (10) bilden und wobei der dritte Pass-Gate-FinFET (PG-3) und der vierte Pass-Gate-FinFET (PG-4) einen Teil eines zweiten Anschlusses der SRAM-Zelle (10) bilden. - Statische Arbeitsspeicher-(SRAM)-Zelle, die Folgendes umfasst: einen p-Wannenbereich; einen ersten n-Wannenbereich und einen zweiten n-Wannenbereich auf entgegengesetzten Seiten des p-Wannenbereichs; einen langen Rand (10A, 10B) und einen kurzen Rand (10C, 10D), wobei der kurze Rand (10C, 10D) kürzer als der lange Rand (10A, 10B) ist; eine CVss-Leitung, die eine VSS-Versorgungsspannung überträgt und den p-Wannenbereich überlappt, wobei die CVss-Leitung parallel zu dem kurzen Rand (10C, 10D) ist; eine Bitleitung (BL) und eine Bitleitungs-Schiene (BLB) auf entgegengesetzten Seiten der CVss-Leitung, wobei die Bitleitung (BL) und die Bitleitungs-Schiene (BLB) konfiguriert sind, um komplementäre Bitleitungs-Signale zu übertragen und wobei die Bitleitung (BL) und die Bitleitungs-Schiene (BLB) den ersten n-Wannenbereich bzw. den zweiten n-Wannenbereich überlappen; einen ersten Pull-Up-Fin-Feldeffekttransistor (FinFET) (PU-1) und einen zweiten Pull-Up-FinFET (PU-2) in dem ersten n-Wannenbereich bzw. dem zweiten n-Wannenbereich; einen ersten Pull-Down-FinFET (PD-1) und einen zweiten Pull-Down-FinFET (PD-2) in dem p-Wannenbereich; und einen ersten Pass-Gate-FinFET (PG-1) und einen zweiten Pass-Gate-FinFET (PG-2) in dem ersten n-Wannenbereich bzw. dem zweiten n-Wannenbereich, wobei die CVss-Leitung breiter als die Bitleitung und die Bitleitungs-Schiene ist, und das Verhältnis einer Länge (L3) des langen Randes (10A, 10B) zu einer Länge (W3) des kurzen Randes (10C, 10D) größer als etwa 2 ist; wobei die SRAM-Zelle ferner Folgendes umfasst: eine Wortleitung (WL), die parallel zu dem langen Rand (10A, 10B) ist; und eine erste CVdd-Leitung und eine zweite CVdd-Leitung, die parallel zu dem langen Rand (10A, 10B) sind und auf entgegengesetzten Seiten der Wortleitung (WL) liegen, wobei die erste CVdd-Leitung und die zweite CVdd-Leitung konfiguriert sind, um eine positive Versorgungsspannung zu übertragen.
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