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QUERVERWEIS AUF VERWANDTE ANMELDUNGEN
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Diese Anmeldung bezieht sich auf die U.S.-Patentanmeldung: Anmeldungsnr. US13/691,373, eingereicht am 30.11.2012 mit dem Titel „SRAM Cell Comprising FinFETs”; Attorney Docketnr. TSMC2012-1032; diese Anmeldung ist hiermit durch Bezugnahme aufgenommen.
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HINTERGRUND
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Statischer Arbeitsspeicher (Static Random Access Memory, SRAM) wird allgemein in integrierten Schaltkreisen verwendet. SRAM-Zellen haben den Vorteil, dass sie Daten halten, ohne dass ein Bedarf für Auffrischen besteht. Mit den zunehmend anspruchsvollen Anforderungen an die Geschwindigkeit von integrierten Schaltkreisen werden die Lesegeschwindigkeit und die Schreibgeschwindigkeit von SRAM-Zellen auch immer wichtiger.
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KURZE BESCHREIBUNG DER ZEICHNUNGEN
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Für ein umfassenderes Verständnis der Ausführungen und ihrer Vorteile wird nun auf die folgende Beschreibung Bezug genommen, in Verbindung mit den beigefügten Zeichnungen, wobei:
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1 und 2 Schaltpläne einer statischen Arbeitsspeicher-(SRAM)-Zelle sind, in Übereinstimmung mit beispielhaften Ausführungen;
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3 ist eine perspektivische Ansicht eines Fin-Feldeffekttransistors (FinFET);
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4 stellt einen schematischen Querschnitt dar, der Schichten einer SRAM-Zelle darstellt;
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5–8 sind Schaltungsanordnungen von manchen beispielhaften SRAM-Zellen, in Übereinstimmung mit verschiedenen Ausführungen;
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9 ist ein Schaltplan einer SRAM-Zelle mit zwei Anschlüssen, in Übereinstimmung mit beispielhaften Ausführungen;
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10 stellt eine Schaltungsanordnung der SRAM-Zelle mit zwei Anschlüssen der 9 dar, in Übereinstimmung mit beispielhaften Ausführungen;
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11–14 sind Schaltungsanordnungen von Stromversorgungsleitungen und Signalleitungen einer SRAM-Zelle, in Übereinstimmung mit verschiedenen Ausführungen;
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15–18 sind Schaltungsanordnungen einer SRAM-Zelle in Übereinstimmung mit verschiedenen Ausführungen, wobei die Schaltungsanordnungen der FinFETs, der Stromversorgungsleitungen und der Signalleitungen kombiniert sind;
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19 ist ein Schaltplan einer SRAM-Zelle mit zwei Anschlüssen, in Übereinstimmung mit beispielhaften Ausführungen; und
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20 und 21 stellen Schaltungsanordnungen der SRAM-Zelle mit zwei Anschlüssen in Übereinstimmung mit beispielhaften Ausführungen dar.
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DETAILLIERTE BESCHREIBUNG VON ERLÄUTERNDEN AUSFÜHRUNGEN
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Die Herstellung und Verwendung der Ausführungen der Offenbarung sind unten im Detail behandelt. Man sollte jedoch anerkennen, dass die Ausführungen viele anwendbare erfinderische Konzepte vorsehen, die in einer breiten Vielfalt von speziellen Kontexten angewendet werden können. Die speziellen behandelten Ausführungen dienen der Erläuterung und schränken den Schutzumfang der Offenbarung nicht ein.
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Es ist eine statische Arbeitsspeicher-(SRAM)-Zelle in Übereinstimmung mit verschiedenen beispielhaften Ausführungen vorgesehen. Die Varianten der Ausführungen werden behandelt. In allen Ansichten und erläuternden Ausführungen werden gleiche Bezugszeichen verwendet, um gleiche Elemente zu bezeichnen.
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Die 1 stellt einen Schaltplan einer SRAM-Zelle 10 in Übereinstimmung mit manchen Ausführungen dar. Die SRAM-Zelle 10 umfasst Pass-Gate-Transistoren PR-1 und PG-2, Pull-Up-Transistoren PU-1 und PU-2, die p-Metalloxid-Halbleiter-(P-Type Metal-Oxide-Semiconductor, PMOS)-Transistoren sind, und Pull-Down-Transistoren PD-1 und PD-2, die n-Metalloxid-Halbleiter-(N-Type Metal-Oxide-Semiconductor, NMOS)-Transistoren sind. Die Pass-Gate-Transistoren PG-1 und PG-2 sind p-Transistoren in Übereinstimmung mit manchen Ausführungen. Die Gates der Pass-Gate-Transistoren PG-1 und PG-2 sind mit der Wortleitung WL, die bestimmt, ob die SRAM-Zelle 10 ausgewählt ist oder nicht, verbunden und durch sie gesteuert. Ein Latch, der durch die Pull-Up-Transistoren PU-1 und PU-2 und die Pull-Down-Transistoren PD-1 und PD-2 gebildet wird, speichert ein Bit, wobei komplementäre Werte des Bits in Speicherknoten 110 und Speicherknoten 112 gespeichert werden. Das gespeicherte Bit kann durch eine Bitleitung (BL) und eine Bitleitungs-Schiene (Bit-Line Bar, BLB) in die SRAM-Zelle geschrieben oder aus ihr gelesen werden, wobei BL und BLB komplementäre Bitleitungs-Signale übertragen können. Die SRAM-Zelle 10 wird durch einen positiven Stromversorgungsknoten Vdd, der eine positive Versorgungsspannung (auch als Vdd bezeichnet) aufweist, mit Strom versorgt. Die SRAM-Zelle 10 ist auch mit der Versorgungsspannung Vss verbunden, die eine elektrische Erde sein kann.
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Die Sources der Pull-Up-Transistoren PU-1 und PU-2 sind mit CVdd-Node1 bzw. CVdd-Node2 verbunden, die weiter mit der Versorgungsspannung Vdd verbunden sind. Die Versorgungsspannung Vdd kann über die Metallleitungen CVdd-Line, CVdd-Line-1 und CVdd-Line-2 übertragen werden, wie in den 11 bis 21 gezeigt ist. Die Sources der Pull-Down-Transistoren PD-1 und PD-2 sind mit CVss-Node1 bzw. CVss-Node2 verbunden, die weiter mit der Versorgungsspannung Vss verbunden sind. Die Spannung Vss kann durch die Metallleitungen CVss-Line, CVss-Line-1 und CVss-LIne-2 übertragen werden, wie in den 11 bis 21 gezeigt ist. Die Gates der Transistoren PU-1 und PD-1 sind mit den Drains der Transistoren PU-2 und PD-2 verbunden; dieser Verbindungsknoten ist der Speicherknoten 110. Die Gates der Transistoren PU-2 und PD-2 sind mit den Drains der Transistoren PU-1 und PD-1 verbunden; dieser Verbindungsknoten ist der Speicherknoten 112. Ein Source/Drain-Bereich des Pass-Gate-Transistors PG-1 ist mit der Bitleitung BL an einem Bitleitungsknoten verbunden. Ein Source/Drain-Bereich des Pass-Gate-Transistors PG-2 ist mit der Bitleitungs-Schiene BLB an einem Bitleitungs-Schienenknoten verbunden.
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Die 2 stellt einen alternativen Schaltplan der SRAM-Zelle 10 dar, wobei die Transistoren PU-1 und PD-1 der 1 als ein erster Inverter Inverter-1 wiedergegeben sind und die Transistoren PU-2 und PD-2 sind als ein zweiter Inverter Inverter-2 wiedergegeben. Der Ausgang des ersten Inverters Inverter-1 ist mit dem Transistor PG-1 und dem Eingang des zweiten Inverters Inverter-2 verbunden. Der Ausgang des zweiten Inverters Inverter-2 ist mit dem Transistor PG-2 und dem Eingang des zweiten Inverters Inverter-2 verbunden.
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Die 3 stellt eine perspektivische Ansicht eines FinFET-Transistors 120 dar, der jeder der FinFETs der SRAM-Zelle 10 sein kann, einschließlich PG-1, PU-1, PD-1, PG-2, PU-2 und PD-2. Der FinFET 120 umfasst ein Gate-Dielektrikum 117, eine Gate-Elektrode 114 und einen Halbleitergrat, der einen zentralen Grat-Anteil 115, einen Drain-Bereich 113 und einen Source-Bereich 116 umfasst. Isolierbereiche 118 sind auf entgegengesetzten Seiten des Halbleiterbandes 119 ausgebildet, über dem der Grat-Anteil 115 angeordnet ist. Der Grat-Anteil 115 kann in manchen beispielhaften Ausführungen an dem Halbleiterband 119 ausgerichtet sein und ein gleiches Material wie dieses umfassen. Der Grat-Anteil 115, der Drain-Bereich 113 und der Source-Bereich 116 repräsentieren zusammen Grate 14, 20, 34 und/oder 40 (beispielsweise in den 5 bis 8) überall in den Schaltungsanordnungen der vorliegenden Offenbarung. Die Isolierbereiche 118 können Flacher-Graben-Isolier-(Shallow Trench Isolation, STI)-Bereiche sein, obwohl Feldoxid-Bereiche verwendet werden können. Das Gate-Dielektrikum 117 und die Gate-Elektrode 114 umfassen Teile der Seitenwände und einer oberen Fläche des Grat-Anteils 115. Somit umfasst der Kanal zwischen dem Drain-Bereich 113 und dem Source-Bereich 116 Seitenwand-Anteile und den Obere-Fläche-Anteil des Halbleitergrates 115.
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In manchen Ausführungen werden der Drain-Bereich 113 und die Source-Bereiche 116 der p-FinFETs PG-1, PG-2, PU-1 und PU-2 ausgebildet, indem Randanteile des Halbleitergrates mit einem p-Fremdstoff, wie etwa Bor, Indium oder Ähnlichem, implantiert werden. In alternativen Ausführungen werden der Drain-Bereich 113 und die Source-Bereiche 116 ausgebildet, indem Randanteile des ursprünglichen Grates (wie etwa des Grates 14 und 34 in den 5 bis 8) geätzt werden, um Vertiefungen auszubilden, und Epitaxiebereiche in den Vertiefungen gezogen werden. Die Epitaxiebereiche können Si, SiGe, SiGeC, Ge oder Kombinationen daraus umfassen. Somit können in der 3 in manchen beispielhaften Ausführungen der Drain-Bereich 113 und die Source-Bereiche 116 Silizium-Germanium umfassen, während das darunter liegende Halbleiterband aus Siliziumbändern bestehen kann. P-Fremdstoffe können vor Ort in den Source- und Drain-Bereichen während der Epitaxie dotiert werden. Durch das Ausbilden der Epitaxiebereiche können die Ansteuerströme Ion der Pass-Gate-FinFETs PU-1 und PU-2 um mindestens 5% oder mehr die Ansteuerströme Ion der Pull-Down-Transistoren PD-1 und PD-2 übertreffen.
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Die 4 stellt einen schematischen Querschnitt der SRAM-Zelle 10 dar, deren Schichten auf einem Halbleiterchip oder -wafer ausgebildet sind. Man beachte, dass die 4 schematisch dargestellt ist, um verschiedene Ebenen von Verbindungsstruktur und Transistoren zu zeigen, und möglicherweise den tatsächlichen Querschnitt der SRAM-Zelle 10 nicht wiedergibt. Die Verbindungsstruktur umfasst eine Gatekontakt-Ebene, eine OD-Ebene (wobei der Begriff „OD” einen „aktiven Bereich” wiedergibt), Durchkonaktierungs-Ebenen Via_0, Via_1 und Via_2 und Metallschichten M1, M2 und M3. Jede der Ebenen und Schichten umfasst eine oder mehrere dielektrische Schichten und die leitenden Merkmale, die darin ausgebildet sind. Die leitenden Merkmale, die in der selben Ebene liegen, können Oberflächen aufweisen, die im Wesentlichen plan zu einander sind, und Unterseiten, die im Wesentlichen plan zu einander sind, und sie können gleichzeitig ausgebildet werden. Die Merkmale in der Gatekontakt-Ebene verbinden Gate-Elektroden von Transistoren (wie etwa der dargestellten beispielhaften Transistoren PU-1 und PU-2) mit einer darüber liegenden Ebene, wie etwa der Via_0-Ebene. Die Merkmale in der OD-Ebene verbinden Source- und Drain-Bereiche von Transistoren, Ansprechbereiche der Wannenbereiche und Ähnliches mit einer darüber liegenden Ebene, wie etwa der Via_0-Ebene.
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Die 5 stellt eine Schaltungsanordnung der SRAM-Zelle 10 in Übereinstimmung mit beispielhaften Ausführungen dar. Die äußeren Ränder der SRAM-Zelle 10 sind mittels gestrichelter Linien dargestellt, die ein Rechteck bilden. Die Knoten CVdd-Node1, CVdd-Node2, CVss-Node1, CVss-Node2, Bitleitungs-Knoten und Bitleitungs-Schienen-Knoten, die in der 1 gezeigt sind, sind auch in der 5 dargestellt. Manche anderen Knoten, wie etwa Wortleitungs-Kontakte, sind auch in der 5 dargestellt. Die Gate-Elektrode 16 bildet mit dem darunter liegenden Halbleitergrat 14 den Pull-Up-Transistor PU-1. Die Gate-Elektrode 16 bildet weiter mit dem darunter liegenden Halbleitergrat 20 den Pull-Down-Transistor PD-1. Die Gate-Elektrode 18 bildet den Pass-Gate-Transistor PG-1 mit dem darunter liegende Halbleitergrat 14, der derselbe Grat ist, der auch den Pull-Up-Transistor PU-1 bildet. Die Gate-Elektrode 36 bildet mit dem darunter liegenden Halbleitergrat 34 den Pull-Up-Transistor PU-2. Die Gate-Elektrode 36 bildet weiter den Pull-Down-Transistor PD-2 mit dem darunter liegenden Halbleitergrat 40. Die Gate-Elektrode 38 bildet den Pass-Gate-Transistor PG-2 mit dem darunter liegenden Halbleitergrat 34, der derselbe Grat ist, der auch den Pull-Up-Transistor PU-2 bildet.
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Die SRAM-Zelle 10 umfasst einen p-Wannenbereich und zwei n-Wannenbereiche N-Well-1 und N-Well-2 auf entgegengesetzten Seiten des p-Wannenbereichs. Ein erster abgestumpfter Kontaktstöpsel Butt-CO wird verwendet, um die Gate-Elektrode 36 der Transistoren PU-2 und PD-2 mit dem Drain-Bereich des Transistors PD-1 elektrisch zu verbinden, und ein zweiter abgestumpfter Kontaktstöpsel Butt-CO wird verwendet, um die Gate-Elektrode 16 der Transistoren PU-1 und PD-1 mit dem Drain-Bereich des Transistors PD-2 elektrisch zu verbinden. Die abgestumpften Kontakte Butt-CO sind in der Kontakt-Ebene und der OD-Ebene der 4 ausgebildet. Ein Langer Kontakt 24 wird verwendet, um den Grat 14 (den Drain-Bereich des FinFETs PU-1) mit dem Grat 20 und dem ersten abgestumpften Kontakt Butt-CO zu verbinden, wobei der lange Kontakt 24 und der erste abgestumpfte Kontakt Butt-CO den Speicherknoten 110 bilden (man beziehe sich auch auf die 1). Der lange Kontakt 24 weist eine Längsrichtung auf, die rechtwinklig zu den Längsrichtungen der Grate 14, 20, 34 und 40 ist. Ein langer Kontakt 44 wird verwendet, um den Grat 34 (den Drain-Bereich des FinFETs PU-2) mit dem Grat 40 und dem zweiten abgestumpften Kontakt Butt-CO zu verbinden, wobei der lange Kontakt 44 und der zweite abgestumpfte Kontakt Butt-CO den Speicherknoten 112 bilden (man beziehe sich auch auf die 1). Der lange Kontakt 44 hat eine Längsrichtung, die parallel zu der Längsrichtung des langen Kontakts 24 ist.
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Die 6 bis 8 stellen die Schaltungsanordnungen der SRAM-Zelle 10 in Übereinstimmung mit alternativen Ausführungen dar. Außer es ist anders angezeigt, sind die Komponenten in nachfolgend behandelten Ausführungen im Wesentlichen die gleichen wie die gleichen Komponenten, die durch gleiche Bezugszeichen in den Ausführungen, die in den 1 bis 5 gezeigt sind, bezeichnet werden. Die Details bezüglich der Komponenten, die in den nachfolgend behandelten Ausführungen gezeigt sind, können somit in der Beschreibung der Ausführungen, die in den 1 bis 5 gezeigt sind, gefunden werden.
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Die 6 stellt die SRAM-Zelle 10 dar, die der der Ausführungen in 5 ähnelt, außer dass jeder der p-FinFETs PG-1, PU-1, PG-2 und PU-2 ein Mehrgrat-FinFET sein kann, der eine Mehrzahl (wie etwa zwei, drei, vier oder mehr) Halbleitergrate umfasst. Die Pull-Down-FinFETs PD-1 und PD-2 können Einzelgrat-FinFETs sein, die jeweils einen einzelnen Halbleitergrat (20 oder 40) umfassen, obwohl sie auch Mehrgrat-FinFETs sein können. Wie in der 6 gezeigt ist, umfasst beispielsweise jeder der p-FinFETs PG-1 und PU-1 zwei Grate 14, die mit 14-1 und 14-2 bezeichnet sind, und jeder der p-FinFETs PG-2 und PU-2 umfasst zwei Grate 34, die mit 34-1 und 34-2 bezeichnet sind. Durch das Hinzufügen von mehr Graten werden die Ströme Ion der p-FinFETs PG-1, PU-1, PG-2 und PU-2 verbessert, und somit wird die Geschwindigkeit der SRAM-Zelle 10 verbessert. Wiederum umfasst die 6 die SRAM-Zelle 10, die einen p-Wannenbereich umfasst, der zwischen zwei n-Wannenbereichen N-Well-1 und N-Well-2 ausgebildet ist.
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Die 7 stellt die SRAM-Zelle 10 dar, wobei jeder der Pull-Up-FinFETs PU-1 und PU-2 zwei Grate 14-1 und 14-2 umfasst. Die Pass-Gate-FinFETs PG-1 und PG-2 sind jedoch Einzelgrat-FinFETs. Die Pull-Down-FinFETs PD-1 und PD-2 können Einzelgrat-FinFETs sein, obwohl sie auch Mehrgrat-FinFETs sein können. Die 8 stellt eine Ausführung dar, die der Ausführung von 7 ähnelt, außer dass in der 7 der Grat 34-1, der näher an dem p-Wannenbereich liegt, sich nicht zu der darunter liegenden Gate-Elektrode 38 erstreckt und der Grat 34-2, der weiter von der p-Wanne entfernt liegt, sich zu der darunter liegenden Gate-Elektrode 38 erstreckt. In der 8 erstreckt sich der Grat 34-1 jedoch zu der darunter liegenden Gate-Elektrode 38, und der Grat 34-2 erstreckt sich nicht zu der darunter liegenden Gate-Elektrode 38. Ähnlich weisen die Grate 14-1 und 14-2 in den 7 und 8 ähnliche Anordnungen auf wie die Grate 34-1 bzw. 34-2.
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Die 9 stellt einen Schaltplan einer SRAM-Zelle mit zwei Anschlüssen 10' dar, die einen Schreibanschluss und einen Leseanschluss umfasst. Der Schreibanschluss umfasst Inverter Inverter-1 und Inverter-2, die im Wesentlichen die gleichen sind, wie die Inverter Inverter-1 und Inverter-2 der 2, wobei der Inverter Inverter-1 die FinFETs PU-1 und PD-1 der 1 umfasst und der Inverter Inverter-2 die FinFETs PU-2 und PD-2 der 1 umfasst. Der Schreibanschluss umfasst weiter die p-Pass-Gate-FinFETs W_PG-1 und W_PG-2, wobei die Gates der FinFETs W_PG-1 und W_PG-2 verbunden sind, um auf die Wortleitung W-WL zu schreiben. Das Schreiben der SRAM-Zelle 10' geschieht durch komplementäres Schreiben der Bitleitungen W-BL und W-BLB. Der Leseanschluss umfasst die Inverter Inverter-1 und Inverter-2, einen Pull-Up-Transistor R_PU und einen Pass-Gate-Transistor R_PG Die Transistoren R_PU und R_PG sind p-Transistoren und können FinFETs sein, die die Struktur aufweisen, die der ähnelt, die in der 3 gezeigt ist. Die Daten, die aus der SRAM-Zelle gelesen werden, werden gesendet, um die Bitleitung R-BL zu lesen. Der Transistor R_PU ist weiter mit der positiven Stromversorgung CVdd und einem der Eingänge der Inverter Inverter-1 und Inverter-2 verbunden. Die Transistoren R_PU und R_PG sind in Serie geschaltet. Das Gate des Transistors R_PG kann verbunden sein, um die Wortleitung RWL zu lesen.
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Die 10 stellt eine beispielhafte Schaltungsanordnung der SRAM-Zelle mit zwei Anschlüssen 10' dar, die einen p-Wannenbereich umfasst, der zwischen zwei n-Wannenbereichen N-Well-1 und N-Well-2 liegt. Die p-FinFETs R_PU und R_PG sind in dem n-Wannenbereich N-Well-2 angeordnet. Somit ist die Breite W2 des n-Wannenbereichs N-Well-2 größer als die Breite W1 des n-Wannenbereichs N-Well-1, um die FinFETsR_PU und R_PG aufzunehmen. Man beachte, dass obwohl die Transistoren PG-1, PU-1, PG-2, PU-2, R_PU und R_PG als Zweigrat-FinFETs dargestellt sind, jeder von ihnen auch ein Einzelgrat-FinFET sein kann oder mehr als zwei Grate aufweisen kann.
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Die 11 bis 21 stellen Schaltpläne oder Schaltungsanordnungen in Übereinstimmung mit alternativen Ausführungen dar, die darstellen, wie die Stromversorgungsleitungen und Signalleitungen der SRAM-Zelle entworfen sind. Mit Bezug auf die 11 umfasst die SRAM-Zelle 10 Ränder 10A, 10B, 10C und 10D, wobei diese Zellenränder eine Rechteck-Form bilden. Die Zellenränder 10A und 10B liegen einander gegenüber und werden als lange Zellenränder bezeichnet. Die Zellenränder 10C und 10D liegen einander gegenüber und werden als die kurzen Zellenränder bezeichnet, die kürzer als die langen Ränder 10A und 10B sind.
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In manchen Ausführungen ist die Länge L3 der SRAM-Zelle 10 größer als die Breite W3 der SRAM-Zelle 10, wobei die Länge L3 in der Richtung gemessen ist, die rechtwinklig zu der Längsrichtung der Grate 14, 20, 34 und 40 ist (man beziehe sich auf die 15) und parallel zu der Längsrichtung der Gate-Elektroden 16, 18, 36 und 38. Die Breite W3 ist in der Richtung gemessen, die rechtwinklig zu der Richtung der Länge L3 ist. Das Verhältnis L3/W3 kann größer als etwa 1,5, größer als etwa 2, größer als etwa 2,5 oder größer als etwa 3 sein. Somit ist die SRAM-Zelle 10 eine längliche Zelle.
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Die Metallleitung CVss-Line, die die Spannung VSS für die SRAM-Zelle 10 überträgt, liegt in einer gleiche Metallschicht wie die Metallleitungen Bitleitung und Bitleitungs-Schiene (siehe auch 1). Die Metallleitungen ”Bitleitung” und ”Bitleitungs-Schiene” übertragen Bitleitungs-Signale bzw. Bitleitungs-Schienen-Signale. Die CVss-Line kann zwischen den Metallleitungen Bitleitung und Bitleitungs-Schiene liegen. In manchen Ausführungen liegen die Leitungen ”CVss-Line”, ”Bitleitung” und ”Bitleitungs-Schiene” in der Metallschicht M1 (4). Darüber hinaus kann die Breite W4 der CVss-Line größer als die Breite W5 der Leitungen Bitleitung und Bitleitungs-Schiene sein, wobei das Verhältnis W4/W5 größer als etwa 1,5 oder größer als etwa 2 sein kann. Die Metallleitungen CVss-Line, Bitleitung und Bitleitungs-Schiene sind rechtwinklig zu den langen Zellenrändern 10A und 10B und queren diese. Somit kann die Länge des Anteils der CVss-Line innerhalb der SRAM-Zelle gleich W3 sein.
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Die Metallleitungen ”Wortleitung” und die Metallleitungen CVdd-Line-1 und CVdd-Line-2 sind parallel zu einander und liegen in der gleichen Metallschicht. Die Metallleitungen CVdd-Line-1 und CVdd-Line-2 übertragen die Versorgungsspannung Vdd. Die Wortleitung liegt zwischen den Leitungen CVdd-Line-1 und CVdd-Line-2, die die gegenüber liegenden langen Ränder der SRAM-Zelle 10 überlappen können. Die CVdd-Line und die Leitungen CVdd-Line-1 und CVdd-Line-2 sind rechtwinklig zu den kürzeren Zellenrändern 10C und 10D und queren diese. Die Länge des Anteils der CVdd-Line innerhalb der SRAM-Zelle kann gleich L3 sein. In manchen Ausführungen können die Wortleitung und die Leitungen CVdd-Line-1 und CVdd-Line-2 in der Metallschicht M2 (4) liegen. Die Durchkontaktierungen zwischen den Metallschichten M1 und M2 und die Durchkontaktierungen, die die Metallleitungen in der Metallschicht M1 mit den darunter liegenden Kontaktstöpseln verbinden, sind mittels des Symbols aus einem Kreis und einem „x”-Zeichen in dem Kreis dargestellt.
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In Übereinstimmung mit manchen Ausführungen sieht das Layout der CVss-Line in der Breitenrichtung der SRAM-Zelle 10 mehr Raum vor, um die CVss-Line anzuordnen, da die Länge L3 größer als die Breite W3 ist. Somit kann die Breite W4 der CVss-Line vergrößert werden. Dies stellt eine gute Erdungsfähigkeit für die SRAM-Zelle 10 und den entsprechenden SRAM-Array bereit.
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Die 12 stellt eine Schaltungsanordnung der Signalleitungen und der Stromversorgungsleitungen der SRAM-Zelle 10 in Übereinstimmung mit alternativen Ausführungen dar. Diese Ausführungen ähneln den Ausführungen der 11, außer dass die Leitungen CVdd-Line-1 und CVdd-Line-2 parallel zu den Leitungen CVss-Line, Bitleitung und Bitleitungs-Schiene sind. Darüber hinaus können die Leitungen CVss-Line, Bitleitung und Bitleitungs-Schiene zwischen den Leitungen CVdd-Line-1 und CVdd-Line-2 angeordnet sein. In diesen Ausführungen sind die Leitungen CVss-Line, Bitleitung, Bitleitungs-Schiene, CVdd-Line-1 und CVdd-Line-2 rechtwinklig zu den langen Rändern 10A und 10B und daher gibt es mehr Raum, um diese Leitungen anzuordnen. Die Leitungen CVss-Line, Bitleitung, Bitleitungs-Schiene, CVdd-Line-1 und CVdd-Line-2 können in Übereinstimmung mit manchen Ausführungen in der Metallschicht M1 liegen (4). Die Wortleitung kann rechtwinklig zu der CVss-Line sein und kann in der Metallschicht M2 liegen (4), in Übereinstimmung mit manchen Ausführungen.
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Die 13 stellt eine Schaltungsanordnung der Signalleitungen und der Stromversorgungsleitungen der SRAM-Zelle 10 in Übereinstimmung mit alternativen Ausführungen dar. Diese Ausführungen ähneln den Ausführungen der 12, außer dass es eine zusätzliche CVdd-Line in der Metallschicht M2 gibt (4). Die zusätzliche CVdd-Line kann den langen Rand 10A überlappen (und zu ihm parallel sein). Die CVdd-Line in der Metallschicht M2 kann eine Strommasche mit den Metallleitungen CVdd-Line-1 und CVdd-Line-2 bilden, die in der Metallschicht M1 liegen können.
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Die 14 stellt eine Schaltungsanordnung der Signalleitungen und der Stromversorgungsleitungen der SRAM-Zelle 10 in Übereinstimmung mit alternativen Ausführungen dar. In diesen Ausführungen können die Leitungen CVss-Line, Bitleitung, Bitleitungs-Schiene, CVdd-Line-1 und CVdd-Line-2 in der Metallschicht M2 (4) liegen. Landungs-Kontaktstellen 52 sind in der Metallschicht M1 ausgebildet und mit den entsprechenden darüber liegenden Leitungen CVss-Line, Bitleitung, Bitleitungs-Schiene, CVdd-Line-1 und CVdd-Line-2 über die Durchkontaktierungen 54 verbunden. Wiederum sind die Leitungen CVss-Line, Bitleitung, Bitleitungs-Schiene, CVdd-Line-1 und CVdd-Line-2 rechtwinklig zu den langen Rändern 10A und 10B.
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Die 15 stellt eine kombinierte Schaltungsanordnung dar, einschließlich der Schaltungsanordnung der FinFETs in 5 und der Schaltungsanordnung der Signalleitungen und der Stromversorgungsleitungen in 11. Die kombinierte Schaltungsanordnung stellt die Beziehung zwischen den FinFETs und den Signalleitungen und den Stromversorgungsleitungen dar. Die Details bezüglich der Schaltungsanordnungen wurden mit Bezug auf die 5 und 11 behandelt und werden daher hier nicht wiederholt. Da die Bitleitung und die Bitleitungs-Schiene mit den Source/Drain-Bereichen der Pass-Gate-FinFETs PG-1 bzw. PG-2 verbunden sind, sind die Bitleitung und die Bitleitungs-Schiene so angeordnet, dass sie die n-Wannenbereiche N-Well-1 bzw. N-Well-2 überlappen. Es ist dargestellt, wie in der 1 gezeigt ist, dass die Sources der Pull-Down-FinFETs PD-1 und PD-2 mit der Versorgungsspannung Vss verbunden sind. Somit ist es leicht, die Versorgungsspannung Vss den Source-Bereichen der Pull-Down-FinFETs PD-1 und PD-2 bereitzustellen, indem die CVss-Line so angeordnet ist, dass sie den p-Wannenbereich überlappt.
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Ähnlich stellt die 16 eine kombinierte Schaltungsanordnung dar einschließlich der Schaltungsanordnung der FinFETs in 6 und der Schaltungsanordnung der Signalleitungen und der Stromversorgungsleitungen in 11. Die 17 stellt eine kombinierte Schaltungsanordnung dar einschließlich der Schaltungsanordnung der FinFETs in 6 und der Schaltungsanordnung der Signalleitungen und der Stromversorgungsleitungen in 13. Man wird verstehen, dass die 15 bis 17 nur mehrere Beispiele vorsehen, wie die Schaltungsanordnungen in den 5 bis 8 mit den Schaltungsanordnungen in den 11 bis 14 kombiniert werden können. In Übereinstimmung mit anderen Ausführungen können jede der Schaltungsanordnungen in den 5 bis 8 mit jeder der Schaltungsanordnungen in den 11 bis 14 kombiniert werden.
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Die 18 stellt eine Schaltungsanordnung dar einschließlich der SRAM-Zelle mit zwei Anschlüssen 10' der 10 und der entsprechenden Schaltungsanordnung der Signalleitungen und der Stromversorgungsleitungen. In Übereinstimmung mit manchen Ausführungen liegen die Leitungen CVss-Line, W-BL, W-BLB, CVdd-Line-1 und CVdd-Line-2 in der Metallschicht M1 (4) und sind rechtwinklig zu den langen Rändern 10A und 10B der SRAM-Zelle 10'. Die Schreib-Wortleitung W-WL und die Lese-Wortleitung R-WL können in der Metallschicht M2 (siehe auch 4) und parallel zu den langen Rändern 10A und 10B angeordnet sein.
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Die 19 stellt einen Schaltplan einer SRAM-Zelle mit zwei Anschlüssen 10'' dar, die einen Anschluss A und einen Anschluss B umfasst, die jeweils als ein Leseanschluss oder ein Schreibanschluss konfiguriert sein können. Der Anschluss A umfasst die Inverter Inverter-1 und Inverter-2, die im Wesentlichen die gleichen sind wie die Inverter Inverter-1 und Inverter-2 in der 2. Der Anschluss A umfasst weiter die p-Pass-Gate-FinFETs PG-1 und PG-2, wobei die Gates der FinFETs PG-1 und PG-2 mit der Wortleitung WL-A verbunden sind. Die FinFETs PG-1 und PG-2 sind weiter mit den komplementären Bitleitungen BL-A bzw. BLB-A verbunden. Der Anschluss B umfasst die Inverter Inverter-1 und Inverter-2 und die p-Pass-Gate-FinFETs PG-3 und PG-4, wobei die Gates der FinFETs PG-3 und PG-4 mit der Wortleitung WL-B verbunden sind. Die FinFETs PG-3 und PG-4 sind weiter mit den komplementären Bitleitungen BL-B bzw. BLB-B verbunden. Die Schaltungsanordnung der SRAM-Zelle mit zwei Anschlüssen 10'' kann mit Bezug auf die Schaltungsanordnung in den 5–8 gefunden werden, wobei alle Pull-Down-FinFETs in dem p-Wannenbereich liegen und alle Pull-Up-FinFETs und Pass-Gate-FinFETs in den n-Wannenbereichen N-Well-1 und N-Well-2 liegen.
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Die 20 und 21 stellen die Schaltungsanordnungen der Metallleitungen in der SRAM-Zelle mit zwei Anschlüssen 10'' in Übereinstimmung mit beispielhaften Ausführungen dar. In Übereinstimmung mit diesen Ausführungen liegt, wie in der 20 gezeigt ist, die Leitung CVss-Line zwischen der Leitung CVdd-Line-1 und CVdd-Line-2. Die Bitleitungen BL-B, BLB-B, BLB-A und BL-A sind an den Außenseiten der Leitungen CVss-Line, CVdd-Line-1 und CVdd-Line-2 angeordnet. In manchen Ausführungen liegen die Leitungen CVss-Line, CVdd-Line-1 und CVdd-Line-2 und die Bitleitungen BLB-A, BLB-B, BL-A und BL-B in der Metallschicht M1 (4). Die Wortleitungen WL-A und WL-B können in der Metallschicht M2 (4) angeordnet sein, in Übereinstimmung mit manchen Ausführungen. Schirmungsleitungen SL-A und SL-B können auch so angeordnet sein, dass sie parallel zu der CVss-Line sind, und können mit einer konstanten Spannung, wie etwa VDD oder VSS, verbunden sein. Die Schirmungsleitungen SL-A und SL-B können auch in der Metallschicht M1 liegen.
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Die Schaltungsanordnung der 21 ähnelt der Schaltungsanordnung der 20, außer dass die Schirmungsleitungen SL-A und SL-B nicht ausgebildet sind und dass die Leitung CVdd-Line-2 zwischen den Bitleitungen BLB-A und BLB-B angeordnet ist und dass die Leitung CVdd-Line-1 zwischen den Bitleitungen BL-A und BL-B angeordnet ist. Obwohl es nicht in den 20 und 21 gezeigt ist, kann die Schaltungsanordnung der SRAM-Zelle 10'' auch einen p-Wannenbereich zwischen zwei n-Wannenbereichen umfassen, beispielsweise ähnlich zu 5.
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In Übereinstimmung mit den beispielhaften Ausführungen der vorliegenden Offenbarung können, indem p-Pass-Gate-FinFETs verwendet werden, starke Ansteuerströme Ion erhalten werden und die Geschwindigkeit der entsprechenden SRAM-Zelle wird verbessert. Die Ausführungen weisen eine gute Widerstandsfähigkeit gegenüber durch Alphateilchen verursachte Fehler auf. Die angehobenen SiGe-Epitaxiebereiche für die Source- und Drain-Bereiche der FinFETs in der SRAM-Zelle können zu einem niedrigen Kontaktwiderstand führen, so dass die Ansteuerströme weiter erhöht werden. Der Landungsspielraum, damit die Kontaktstöpsel auf den Source- und Drain-Bereichen auftreffen, wird auch verbessert, indem angehobene SiGe-Epitaxiebereiche verwendet werden.
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In Übereinstimmung mit manchen Ausführungen umfasst eine SRAM-Zelle einen ersten langen Rand und einen zweiten langen Rand, die parallel zu einer ersten Richtung sind, und einen ersten kurzen Rand und einen zweiten kurzen Rand, die parallel zu einer zweiten Richtung sind, die rechtwinklig zu der ersten Richtung ist. Der erste und der zweite lange Rand sind länger als der erste und der zweite kurze Rand und bilden ein Rechteck mit ihnen. Eine CVss-Leitung, die eine VSS-Versorgungsspannung überträgt, quert den ersten langen Rand und den zweiten langen Rand. Die CVss-Leitung ist parallel zu der zweiten Richtung. Eine Bitleitung und eine Bitleitungs-Schiene liegen auf entgegengesetzten Seiten der CVss-Leitung. Die Bitleitung und die Bitleitungs-Schiene sind konfiguriert, um komplementäre Bitleitungs-Signale zu übertragen.
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In Übereinstimmung mit anderen Ausführungen umfasst eine SRAM-Zelle einen p-Wannenbereich und einen ersten und einen zweiten n-Wannenbereich auf entgegengesetzten Seiten des p-Wannenbereichs. Eine CVss-Leitung, die eine VSS-Versorgungsspannung überträgt, liegt über dem p-Wannenbereich, wobei die CVss-Leitung parallel zu einem Randbereich zwischen dem p-Wannenbereich und dem ersten n-Wannenbereich ist. Ein erster Pull-Up-FinFET und ein zweiter Pull-Up-FinFET liegen in dem ersten n-Wannenbereich bzw. dem zweiten n-Wannenbereich. Ein erster Pull-Down-FinFET und ein zweiter Pull-Down-FinFET liegen in dem p-Wannenbereich. Ein erster Pass-Gate-FinFET und ein zweiter Pass-Gate-FinFET liegen in dem ersten n-Wannenbereich bzw. dem zweiten n-Wannenbereich.
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In Übereinstimmung mit noch anderen Ausführungen umfasst eine SRAM-Zelle einen p-Wannenbereich, einen ersten n-Wannenbereich und einen zweiten n-Wannenbereich auf entgegengesetzten Seiten des p-Wannenbereichs und einen langen Rand und einen kurzen Rand, wobei der kurze Rand kürzer als der lange Rand ist. Eine CVss-Leitung, die eine VSS-Versorgungsspannung überträgt, überlappt den p-Wannenbereich, wobei die CVss-Leitung parallel zu dem kurzen Rand ist. Eine Bitleitung und eine Bitleitungs-Schiene liegen auf entgegengesetzten Seiten der CVss-Leitung. Die Bitleitung und die Bitleitungs-Schiene sind konfiguriert, um komplementäre Bitleitungs-Signale zu übertragen. Die Bitleitung und die Bitleitungs-Schiene überlappen den ersten n-Wannenbereich bzw. den zweiten n-Wannenbereich. Ein erster Pull-Up-FinFET und ein zweiter Pull-Up-FinFET liegen in dem ersten n-Wannenbereich bzw. dem zweiten n-Wannenbereich. Ein erster Pull-Down-FinFET und ein zweiter Pull-Down-FinFET liegen in dem p-Wannenbereich. Ein erster Pass-Gate-FinFET und ein zweiter Pass-Gate-FinFET liegen in dem ersten n-Wannenbereich bzw. dem zweiten n-Wannenbereich.
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Obwohl die Ausführungen und ihre Vorzüge im Detail beschrieben wurden, versteht es sich, dass verschiedene Änderungen, Ersetzungen und Modifikationen hier vorgenommen werden können, ohne von dem Geist und dem Schutzumfang der Ausführungen, wie sie durch die beigefügten Ansprüche festgelegt sind, abzuweichen. Darüber hinaus soll der Schutzumfang der vorliegenden Anmeldung nicht auf die besonderen Ausführungen des Verfahrens, der Vorrichtung, der Herstellung und der Zusammenstellung von Gegenständen, Mitteln, Verfahren und Schritten, die in der Beschreibung beschrieben sind, eingeschränkt sein. Wie ein Fachmann leicht aus der Offenbarung erkennen wird, können Verfahren, Vorrichtungen, Herstellung, Zusammenstellung von Gegenständen, Mitteln, Verfahren oder Schritten, die gegenwärtig vorliegen oder später entwickelt werden sollen und die im Wesentlichen die gleich Funktion erfüllen oder im Wesentlichen das gleiche Ergebnis erreichen wie die entsprechenden hier beschriebenen Ausführungen, gemäß der Offenbarung verwendet werden. Somit sollen die beigefügten Ansprüche in ihrem Schutzumfang solche Verfahren, Vorrichtungen, Herstellung, Zusammenstellung von Gegenständen, Mitteln, Verfahren oder Schritten umfassen. Zusätzlich bildet jeder Anspruch eine getrennte Ausführung und die Kombination von verschiedenen Ansprüchen und Ausführungen liegen in dem Schutzumfang der Offenbarung.
