TWI810781B - 記憶體設備、半導體裝置及形成記憶體單元結構的方法 - Google Patents

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Abstract

一種設備包括記憶體單元。記憶體單元中的第一記憶體單元包括佈置在第一摻雜區域中的第一寫入埠及佈置在第二摻雜區域中的第一讀出埠。第一讀出埠藉由記憶體單元中的第二記憶體單元的第二寫入埠與第一寫入埠分開。一種記憶體設備、半導體裝置及形成記憶體單元結構的方法亦在此揭露。

Description

記憶體設備、半導體裝置及形成記憶體單元結構的方法
本揭示內容是關於一種記憶體設備、半導體裝置及形成記憶體單元結構的方法。
半導體記憶體為在基於半導體的積體電路上實現的電子資料儲存裝置，且具有比其他類型的資料儲存技術快得多的存取時間。例如，靜態隨機存取記憶體(static random-access memory，SRAM)通常用於積體電路中。嵌入式SRAM在高速通信、影像處理及系統上晶片(system-on-chip，SOC)應用中很受歡迎。位元可以在幾奈秒內自SRAM單元讀出或寫入，而旋轉儲存器(如硬碟)的存取時間在毫秒範圍內。
本揭示內容包含一種記憶體設備。記憶體設備包含記憶體單元、第一寫入埠及第一讀出埠。記憶體單元至少包括第一記憶體單元及一第二記憶體單元。第一寫入埠佈置在第一記憶體單元的第一摻雜區域中。第一讀出埠佈置 在第一記憶體單元的第二摻雜區域中。第一讀出埠與第一寫入埠藉由記憶體單元中的第二記憶體單元的第二寫入埠分開。
本揭示內容包含一種包括第一記憶體單元的半導體裝置。第一記憶體單元包括第一儲存單元，第一儲存單元包括形成在第一n型摻雜區域(NP)區域中的n型電晶體及形成在第一NP區域與第二NP之間的第一p型摻雜區域(PP)區域中的p型電晶體、在第一NP區域或第一PP區域中形成的第一寫入存取電晶體，及在第二NP區域中形成的第一讀出存取電晶體。
本揭示內容包含一種用於形成SRAM記憶體單元結構的方法。方法包括以下步驟：為第一區域內的第一記憶體單元形成第一寫入存取電晶體；在第二區域內形成用於第一記憶體單元的第一讀出存取電晶體；及在第一區域與第二區域之間的第三區域內形成用於第二記憶體單元的第二寫電晶體，第一記憶體單元及第二記憶體單元為同一行的相鄰列中的記憶體單元。
50:FinFET裝置
60:閘極
60A:閘電極元件
60B:閘極介電元件
70:源極
80:汲極
90:P型FinFET
91:N型FinFET
95、96:鰭片
100c:陣列
110A、110B:單元
112A~112D:六電晶體(6T)部分
114A~114D:讀出埠
200、300、400、500a~500c、700、800、900、1000a、1000b、1200、1300、1400、1500:佈局圖
202:N型阱區域
204、206:P型阱區域
211、213、215、217、219:OD區域
221、223、225、227、231、233、235、237、241、243、245:多晶矽區域
251、253、255、257、259、261、263、265、267、269、271、273、275、277、279:互連結構
312、314、316:電力軌
322、324、326、328、332、334、336、338、342、344、346、348、352、354:金屬線特徵
412、414、416、418、422、424、426:金屬 線特徵
510A、510B:儲存單元
511a、511b:鰭片
520:半導體基板
522:隔離區域
524:閘極介電層
526、528:觸點
600:記憶體電路
610A、610B:記憶體單元
612A、612B:六電晶體(6T)部分
614A、614B:讀出埠
721、723、725、727:多晶矽區域
731、733:互連結構
812、814、816、818、822、824、826、828:金屬線特徵
912、914、916、918、922、924、926:金屬線特徵
1100:記憶體電路
1110A、1110B:記憶體單元
1112A、1112B:六電晶體(6T)部分
1114A、1114B、1116A、1116B:讀出埠
1211:OD區域
1221、1223、1227:多晶矽區域
1231、1233、1237、1239:互連結構
1312、1314、1316、1318:金屬線特徵
1412、1414、1416、1418、1422:金屬線特徵
1600:記憶體電路
1700:系統
1702:處理器
1704:儲存媒體
1706:電腦程式碼
1707:指令
1708:匯流排
1710:輸入/輸出(I/O)介面
1712:網路介面
1714:網路
1716:OD區域佈局
1718:多晶矽結構佈局
1720:區域佈局
1722:區域佈局
1724:佈局編輯器
1726:第一金屬結構佈局
1728:第二金屬結構佈局
1730:第一導線佈局
1732:第二導線佈局
1800:方法
1810、1812、1814、1816、1818、1820、1822:操作
結合附圖，根據以下詳細描述可以最好地理解本揭示內容的各態樣。注意，根據行業中的標準實務，各種特徵未按比例繪製。實際上，為了討論清楚起見，各種特徵的尺寸可任意增加或減小。
第1A圖圖示根據本揭示內容的一些實施例的例示性FinFET裝置的透視圖。
第1B圖圖示根據本揭示內容的一些實施例的CMOS組態中的FinFET電晶體的剖面側視圖。
第1C圖圖示根據本揭示內容的一些實施例的標準(standard，STD)單元陣列的頂視圖。
第1D圖為根據本揭示內容的一些實施例的記憶體電路的一部分的電路圖。
第2圖至第4圖及第5A圖至第5C圖為根據本揭示內容的一些實施例的記憶體電路的一部分的佈局圖。
第5D圖圖示根據本揭示內容的一些實施例的SRAM單元中的例示性電晶體的透視圖。
第6圖為根據本揭示內容的一些實施例的記憶體電路的一部分的電路圖。
第7圖至第9圖、第10A圖及第10B圖為根據本揭示內容的一些實施例的記憶體電路的一部分的佈局圖。
第11圖為根據本揭示內容的一些實施例的記憶體電路的一部分的電路圖。
第12圖至第15圖為根據本揭示內容的一些實施例的記憶體電路的一部分的佈局圖。
第16圖為根據本揭示內容的一些實施例的記憶體電路的一部分的電路圖。
第17圖為根據本揭示內容的一些實施例的用於設計半導體裝置的積體電路設計系統的方塊圖。
第18圖為根據本揭示內容的一些實施例的產生佈局設計的方法的流程圖。
以下揭示內容提供了用於實現提供之標的的不同特徵的許多不同的實施例或實例。以下描述元件及佈置的特定實例用以簡化本揭示內容。當然，該些僅為實例，並不旨在進行限制。例如，在下面的描述中在第二特徵上方或之上形成第一特徵可包括其中第一特徵及第二特徵直接接觸形成的實施例，並且亦可包括其中在第一特徵與第二特徵之間形成附加特徵的實施例，以使得第一特徵及第二特徵可以不直接接觸。此外，本揭示內容可以在各個實例中重複元件符號或字母。此重複係出於簡單及清楚的目的，其本身並不指定所討論之各種實施例或組態之間的關係。
在本說明書中使用的術語通常具有本領域及在使用每一術語的特定上下文中的普通意義。在本說明書中使用實例，包括本文討論的任何術語的實例，僅為說明性的，絕不限制本揭示內容或任何示例性術語的範圍及意義。同樣，本揭示內容不限於本說明書中給定的各種實施例。
儘管本文中可使用術語「第一」、「第二」等來描述各種元件，但這些元件不應受這些術語的限制。這些術語用於區分一個元件與另一元件。例如，在不脫離實施例範疇的情況下，第一元件可稱為第二元件，並且類似地，第二元件可稱為第一元件。如本文中所使用，術語「及/或」包括一個或多個相關聯的所列項目的任何及所有組合。
此外，為了便於描述，本文中可以使用諸如「在......下方」、「在......下」、「下方」、「在......上方」、「上 方」之類的空間相對術語，來描述如圖中所示的一個元件或特徵與另一元件或特徵的關係。除了在附圖中示出的取向之外，空間相對術語意在涵蓋裝置在使用或操作中的不同取向。設備可以其他方式取向(旋轉90度或以其他取向)，並且在此使用的空間相對描述語亦可被相應地解釋。
在本文件中，術語「耦接」亦可稱為「電耦接」，且術語「連接」可稱為「電連接」。「耦接」及「連接」亦可用於表示兩個或更多個元件相互協作或交互。
本揭示內容係關於但不限於，鰭式場效電晶體(fin-like field-effect transistor，FinFET)裝置。FinFET裝置例如可為互補金氧半導體(complementary metal-oxide-semiconductor，CMOS)裝置，包括P型金氧半導體(P-type metal-oxide-semiconductor，PMOS)FinFET裝置及N型金氧半導體(N-type metal-oxide-semiconductor，NMOS)FinFET裝置。以下揭示內容將繼續以一或多個FinFET實例說明本揭示內容的各種實施例。然而，應當理解，除非明確要求，否則本申請不應限於特定類型的裝置。
FinFET裝置的使用在半導體工業中越來越流行。參看第1A圖，圖示根據本揭示內容的一些實施例的例示性FinFET裝置50的透視圖。FinFET裝置50為構建於基板(例如體基板)上的非平面多閘極電晶體。薄的含矽「鰭式」結構(以下稱為「鰭片」)形成FinFET裝置50 的主體。鰭片沿著第1A圖中所示的X方向延伸。鰭片具有沿著與X方向正交的Y方向量測的鰭片寬度Wfin。FinFET裝置50的閘極60環繞該鰭片，例如環繞鰭片的頂表面及相對的側壁表面。因此，閘極60的一部分在與X方向及Y方向均正交的Z方向上位於鰭片上方。
LG表示在X方向上量測的閘極60的長度(或寬度，視觀點而定)。閘極60可包括閘電極元件60A及閘極介電元件60B。閘極介電元件60B具有沿Y方向量測的厚度tox。閘極60的一部分位於諸如淺溝槽隔離(shallow trench isolation，STI)的介電隔離結構上方。FinFET裝置50的源極70及汲極80形成在閘極60相對側上的鰭片的延伸部分中。由閘極60纏繞的一部分鰭片用作FinFET裝置50的通道。FinFET裝置50的有效通道長度由鰭片的尺寸確定。
第1B圖圖示根據本揭示內容的一些實施例的CMOS組態中的FinFET電晶體的剖面側視圖。CMOS FinFET包括基板，例如矽基板。N型阱及P型阱形成在基板中。在N型阱及P型阱上方形成諸如淺溝槽隔離(shallow trench isolation，STI)的介電隔離結構。P型FinFET 90形成在N型阱上方，且N型FinFET 91形成在P型阱上方。P型FinFET 90包括自STI向上突出的鰭片95，且N型FinFET 91包括自STI向上突出的鰭片96。鰭片95包括P型FinFET 90的通道區域，且鰭片96包括N型FinFET 91的通道區域。在一些實 施例中，鰭片95包含矽鍺，鰭片96包含矽。在鰭片95、96上方及STI上方形成閘極介電層，且在閘極介電層上方形成閘電極。在一些實施例中，閘極介電層包括高k介電材料，且閘電極包括金屬閘電極，諸如鋁及/或其他耐火金屬。在一些其他實施例中，閘極介電層可包括SiON，且閘電極可包括多晶矽。閘極觸點形成在閘電極上以提供與閘極的電連接。
FinFET裝置提供優於傳統金氧半導體場效電晶體(Metal-Oxide Semiconductor Field Effect Transistor，MOSFET)裝置(亦稱為平面電晶體裝置)的數個優點。這些優點可包括更好的晶片面積效率、改進的載子遷移率以及與平面裝置製程兼容的製程。因此，可能需要為一部分或整個IC晶片設計使用FinFET裝置的積體電路(integrated circuit，IC)晶片。
第1C圖圖示根據本揭示內容的一些實施例的具有第1B圖圖示的複數個FinFET裝置(例如，P型FinFET 90及N型FinFET 91)的標準(standard，STD)單元陣列100c的頂視圖。標準單元陣列100c可包括邏輯電路或邏輯裝置，因此亦稱為邏輯單元陣列或邏輯電路陣列。在各種實施例中，邏輯電路或裝置可包括諸如反相器、反及閘、反或閘、正反器或其組合的元件。
在至少一個實例中，術語「氧化物定義(oxide-definition，OD)區域」為電晶體的主動區域，亦即，形成電晶體的閘極下方的源極、汲極及通道的區域。 在一些實例中，氧化物定義區域在絕緣區域之間。在一些實施例中，絕緣區域為淺溝槽隔離(shallow trench isolation，STI)、場氧化物(field oxide，FOX)區域或其他合適的電絕緣結構。在一些實施例中，絕緣區域稱為被動區域或隔離區域。如第1C圖所示，標準單元陣列100c包括與相應P型阱相關聯的n型摻雜(n+，NP)區域NP1、NP2、NP3中的N型FinFET電晶體，以及與相應N型井相關聯的p型摻雜(p+，PP)區域PP1、PP2中的P型FinFET電晶體。標準單元陣列100c亦包括細長的鰭線，例如作為P型FinFET電晶體的一部分的氧化物定義(oxide-definition，OD)區域OD2、OD3、OD8、OD9中的鰭線，以及作為N型FinFET電晶體的一部分的OD區域OD1、OD4~OD7、OD10中的鰭線。P型FinFET鰭線位於PP區域PP1、PP2中的N型阱上方，而N型FinFET鰭線位於NP區域NP1、NP2及NP3中的P型阱上方。如第1C圖所示，為滿足基本的標準單元規則，每一PP或NP區域包括至少兩個OD區域。此外，兩個OD區域夾在相鄰的電源/接地埠(VDD或VSS)VDD1、VDD2、VSS1~VSS4之間。
例如，本文所示的陣列100c包括排列成多列及多行的單元。第1C圖僅示出陣列100c的實例，且其他實施例可具有不同數量的單元及/或可不同地佈置。
如第1C圖所示，OD區域OD1~OD10中的鰭線各自在X方向(第1A圖的X方向)上延伸穿過相應的單元 行。因此，鰭線各自可視為「連續的」。如上文參看第1A圖所討論，鰭線各自包括通道區域以及位於通道區域旁邊(例如，相對側上)的源極/汲極區域。STD單元陣列100c的FinFET電晶體各自包括形成在多晶矽區域(例如，多晶矽區域Poly1~Poly7)中的相應閘電極，該閘電極以上文參看第1A圖描述的方式環繞鰭線中的相應一者。在一些實施例中，P型FinFET(PMOSFET)鰭線由矽鍺(SiGe)材料(用於增強應變效應)組成，但N型FinFET(NMOSFET)鰭線由含非鍺半導體材料例如矽(Si)組成。因此，在一些實施例中，PMOSFET具有SiGe通道，而NMOSFET具有Si通道。在一些實施例中，NMOSFET的通道鰭片寬度比PMOSFET的通道鰭片寬度窄。在一些實施例中，NMOSFET的源極/汲極區域包括選自由以下各項組成的群組的磊晶材料：SiP、SiC、SiPC、SiAs、Si或其組合。應當理解，上文討論的材料或組態僅僅為實例而不為限制性的。其他可能的材料或組態亦在本揭示內容的範圍內。在一些實施例中，PMOSFET的源極/汲極區域具有比通道區域更寬的寬度。如上所述，在一些實施例中，單元陣列100c的鰭線可為連續的且延伸跨越在X方向上鄰接的兩個或更多個單元。
第1D圖為根據一些實施例的記憶體電路100的一部分的電路圖。第1D圖所示的記憶體電路100可藉由在基於第1C圖的標準單元陣列100c的佈局設計中置放及連接第1A圖及/或第1B圖所示的FinFET電晶體來實現。 記憶體電路100包括排列成行及一或多對相鄰列的複數個記憶體單元。一對相鄰列係指兩列記憶體單元之間沒有任何中間記憶體單元列。例如，第1D圖圖示記憶體電路100包括屬於行COL的記憶體單元110A及110B。此外，記憶體單元110A屬於第一列ROW[0]，且記憶體單元110B屬於第二列ROW[1]。在一些實施例中，記憶體電路100包括兩行或更多行記憶體單元。在一些實施例中，記憶體電路100包括兩列或更多列記憶體單元。第1D圖中未示出與行COL以外的行對應的列ROW[0]及列ROW[1]中的其他記憶體單元。
記憶體單元110A及110B為雙埠八電晶體(two-port-eight-transistor，2P-8T)SRAM單元。雙埠記憶體單元包括寫入埠(例如，寫入埠WPA或WPB)及讀出埠(例如，讀出埠114A或114B)。讀出埠包括讀出資料線，該讀出資料線用以經由讀出通道閘承載自記憶體單元讀出的資料。讀出通道閘由讀出字元線上的讀出字元線訊號控制。寫入埠包括寫入資料線，該寫入資料線用以經由一或多個寫入通道閘承載待寫入記憶體單元的資料。一或多個寫入通道閘由寫入字元線上的寫入字元線訊號控制。
例如，示為代表性記憶體單元的記憶體單元110A包括六電晶體(6T)部分112A及讀出埠114A。6T部分112A包括形成儲存單元的兩個P型電晶體P0及P1以及兩個N型電晶體N0及N1，以及作為寫入埠WPA的一部 分的另外兩個N型電晶體N2及N3。讀出埠114A包括另外兩個N型電晶體N4及N5。寫入埠WPA進一步與寫入字元線WWL[0]及寫入位元線WBL及WBLB相關聯。讀出埠114A進一步與讀出字元線RWL[0]及讀出位元線RBL相關聯。記憶體單元110A亦包括兩個電源節點VDD及VSS。電源節點VDD用以具有對應於邏輯高值的第一電源電壓位準。電源節點VSS用以具有對應於邏輯低值的第二電源電壓位準。
電晶體P0、P1、N0及N1在電源節點VDD與電源節點VSS之間形成一對交叉耦接的反相器。電晶體P0及N0形成第一反相器，而電晶體P1及N1形成第二反相器。電晶體P0及N0的汲極耦接在一起且形成資料節點MT。電晶體P1及N1的汲極耦接在一起且形成資料節點MB。電晶體P0及N0的閘極耦接在一起且耦接至電晶體P1及N1的汲極。電晶體P1及N1的閘極耦接在一起且耦接至電晶體P0及N0的汲極。
電晶體N2在存取節點AN1處與位元線WBL耦接且與資料節點MT耦接。電晶體N3耦接在存取節點AN2處的位元線WBLB與資料節點MB之間。寫入字元線WWL[0]與電晶體N2及N3的閘極耦接。在一些實施例中，位元線WBL、WBLB及RBL亦由行COL中的其他記憶體單元(例如，記憶體單元110B)共用。電晶體N2及N3用作由寫入字元線WWL[0]控制的通道閘。在一些實施例中，寫入字元線WWL[0]亦與電晶體的閘極耦接， 該些電晶體對應於列ROW[0]中其他記憶體單元中的電晶體N2及N3。
在一些實施例中，記憶體電路100包括複數個寫入資料線，每一寫入資料線耦接至對應於記憶體單元行的相應行的存取節點AN1的存取節點，以及複數個寫入資料線，每一寫入資料線耦接至對應於記憶體單元行的相應行的存取節點AN2的存取節點。
寫入字元線WWL[0]亦稱為寫入控制線，因為寫入字元線WWL[0]上的訊號控制電晶體N2及N3，以將寫入位元線WBL及WBLB上的資料寫入相應節點MT及MB。
當記憶體單元110A經存取以進行寫入操作時，待寫入記憶體單元110A的資料應用於寫入位元線WBL及WBLB。隨後啟動寫入字元線WWL[0]，諸如設置為具有邏輯高值，以導通電晶體N2及N3。因此，寫入位元線WBL及WBLB上的資料經傳送且儲存在相應資料節點MT及MB中。
電晶體N4具有耦接至電源節點VSS的源極、耦接至資料節點MB的閘極以及耦接至電晶體N5的汲極。電晶體N4用以當電晶體N4的閘極具有對應於邏輯低值的電壓位準時截止，且當電晶體N4的閘極具有對應於邏輯高值的電壓位準時導通。電晶體N4用作拉引裝置，用以回應於資料節點MB處的電壓位準選擇性地將中間節點IN1耦接至電源節點VSS。
電晶體N5在存取節點AN3處與讀出位元線RBL耦接且與電晶體N4的汲極耦接。讀出字元線RWL[0]與電晶體N5的閘極耦接。電晶體N5用作由讀出字元線RWL[0]控制的讀出通道閘。在一些實施例中，讀出字元線RWL[0]亦與電晶體的閘極耦接，該些電晶體對應於列ROW[0]中的其他記憶體單元中的電晶體N5。
當記憶體單元110A經存取以進行讀出操作時，讀出位元線經預充電至對應於邏輯高值的電壓位準。隨後啟動讀出字元線RWL[0]，諸如設置為具有邏輯高值，以導通電晶體N5，且電晶體N4的汲極及讀出位元線RBL在中間節點IN1處電耦接在一起。若資料節點MB具有對應於邏輯低值的電壓位準，則電晶體N4截止且讀出位元線RBL保持在邏輯高位準。若資料節點MB具有對應於邏輯高值的電壓位準，則電晶體N4導通且將讀出位元線RBL拉向電源節點VSS處的電壓位準。因此，與電晶體N4一起工作的電晶體N5用以在電晶體N5導通時根據資料節點MB處的電壓位準選擇性地改變存取節點AN3處的電壓位準。
例如，示為代表性記憶體單元的記憶體單元110B亦包括6T部分112B及讀出埠114B。6T部分112B包括形成儲存單元的兩個P型電晶體P10及P11以及兩個N型電晶體N10及N11，以及作為寫入埠WPB的一部分的另外兩個N型電晶體N12及N13。讀出埠114B包括另外兩個N型電晶體N14及N15。寫入埠WPB進一步與 寫入字元線WWL[1]及寫入位元線WBL及WBLB相關聯。讀出埠114B進一步與讀出字元線RWL[1]及讀出位元線RBL相關聯。記憶體單元110B亦包括兩個電源節點VDD及VSS。電源節點VDD用以具有對應於邏輯高值的第一電源電壓位準。電源節點VSS用以具有對應於邏輯低值的第二電源電壓位準。記憶體單元110B中的電晶體具有與記憶體單元110A相似的組態，因此省略其詳細描述。
第2圖為根據一些實施例的記憶體電路的一部分的佈局圖200，該佈局圖200圖示佈局的下層(例如，氧化物定義區域、閘極層及互連層)。第2圖中的記憶體單元基於第1D圖的記憶體單元110A及110B，且可用於說明第1D圖的記憶體電路100中其他記憶體單元的佈局設計。
佈局圖200包括與N型阱區域202相關聯的p+(PP)區域PP1，以及分別與兩個P基板或P型阱區域(以下稱為「P型阱區域」)204及206相關聯的n+(NP)區域NP1、NP2區域。佈局圖200進一步包括表示埋入P型阱區域204中的N型植入區域的氧化物定義(oxide-definition，OD)區域211、表示埋入N型阱區域202中的P型植入區域的OD區域213及215，及表示埋入P型阱區域206中的N型植入區域的氧化物定義(oxide-definition，OD)區域217及219。在一些實施例中，OD區域211~219係指主動區域。
佈局圖200亦包括多晶矽區域221、223、225、227、231、233、235、237、241、243及245，以及互連結構251、253、255、257、259、261、263、265、267、269、271、273、275、277及279。在一些實施例中，互連結構251至互連結構279對應於共用層的導電結構。一般技藝人士將理解，本文所述的一或多個佈局圖案可用於製備一組遮罩，進而可用於製造積體電路中的記憶體單元。佈局圖200為經修改以形成其他佈局結構的基礎，諸如本文描述的那些佈局結構。
對應於第1D圖的記憶體單元110A的NMOS電晶體N0、N1、N2及N3的電晶體界定在包括OD區域211的第一N型植入區域(例如，區域NP1)中。
在該實施例中，互連結構253、多晶矽區域223、OD區域211及互連結構255界定NMOS電晶體N0(如第1D圖所示)。多晶矽區域223對應於NMOS電晶體N0的閘極，互連結構255對應於與電源節點VSS連接的節點，且互連結構253對應於相應單元110A中的資料節點MT。NMOS電晶體N0及PMOS電晶體P0的閘極藉由多晶矽區域223直接連接。互連結構255、多晶矽區域225、OD區域211及互連結構257界定NMOS電晶體N1(如第1D圖所示)。多晶矽區域225對應於NMOS電晶體N1的閘極，且互連結構257對應於相應單元110A中的資料節點MB。NMOS電晶體N1及PMOS電晶體P1的閘極藉由多晶矽區域225直接連接。
互連結構251、多晶矽區域221、OD區域211及互連結構253界定NMOS電晶體N2(如第1D圖所示)。多晶矽區域221對應於NMOS電晶體N2的閘極，互連結構251對應於與寫入位元線WBL連接的節點。互連結構257、多晶矽區域227、OD區域211及互連結構259界定NMOS電晶體N3(如第1D圖所示)。多晶矽區域227對應於NMOS電晶體N3的閘極，互連結構259對應於與寫入位元線WBLB連接的節點。
對應於第1D圖的記憶體單元110A及110B的PMOS電晶體P0、P1、P10及P11的電晶體定義在包括OD區域213及215的P型植入區域(例如，區域PP1)中。
在該實施例中，互連結構253、多晶矽區域223、OD區域213及互連結構265界定PMOS電晶體P0(如第1D圖所示)。多晶矽區域223對應於PMOS電晶體P0的閘極，互連結構265對應於與電源節點VDD連接的節點。互連結構257、多晶矽區域225、OD區域213及互連結構265界定PMOS電晶體P1(如第1D圖所示)。多晶矽區域225對應於PMOS電晶體P1的閘極。
互連結構263、多晶矽區域233、OD區域215及互連結構265界定PMOS電晶體P10(如第1D圖所示)。多晶矽區域233對應於PMOS電晶體P10的閘極，且互連結構263對應於相應單元110B中的資料節點MT2。互連結構267、多晶矽區域235、OD區域215及 互連結構265界定PMOS電晶體P11(如第1D圖所示)。多晶矽區域235對應於PMOS電晶體P11的閘極，且互連結構267對應於相應單元110B中的資料節點MB2。
對應於第1D圖的記憶體單元110B的NMOS電晶體N10、N11、N12及N13的電晶體界定在包括OD區域217及219的第二N型植入區域(例如，區域NP2)中。
在該實施例中，互連結構263、多晶矽區域233、OD區域217及互連結構275界定NMOS電晶體N10(如第1D圖所示)。多晶矽區域233對應於NMOS電晶體N10的閘極。如第2圖所示，NMOS電晶體N10、N14及PMOS電晶體P10的閘極由多晶矽區域233直接連接。互連結構275對應於與電源節點VSS連接的節點。
互連結構275、多晶矽區域235、OD區域217及互連結構267界定NMOS電晶體N11(如第1D圖所示)。多晶矽區域235對應於NMOS電晶體N11的閘極。如第2圖所示，NMOS電晶體N11及PMOS電晶體P11的閘極藉由多晶矽區域235直接連接。
互連結構261、多晶矽區域231、OD區域217及互連結構263界定NMOS電晶體N12(如第1D圖所示)。多晶矽區域231對應於NMOS電晶體N12的閘極，互連結構261對應於與寫入位元線WBL連接的節點。
互連結構267、多晶矽區域237、OD區域217及互連結構269界定NMOS電晶體N13(如第1D圖所 示)。多晶矽區域237對應於NMOS電晶體N13的閘極，互連結構269對應於與寫入位元線WBLB連接的節點。
此外，對應於第1D圖的記憶體單元110A及110B的讀出埠中的NMOS電晶體N4、N5、N14及N15的電晶體亦界定在包括OD區域217及219的第二N型植入區域(例如，區域NP2)。
互連結構275、多晶矽區域243、OD區域219及互連結構277界定NMOS電晶體N4(如第1D圖所示)。多晶矽區域243對應於NMOS電晶體N4的閘極。互連結構277、多晶矽區域245、OD區域219及互連結構279界定NMOS電晶體N5(如第1D圖所示)。多晶矽區域245對應於NMOS電晶體N5的閘極，互連結構279對應於與讀出位元線RBL連接的節點。NMOS電晶體N4及N5藉由互連結構277連接。
互連結構273、多晶矽區域233、OD區域219及互連結構275界定NMOS電晶體N14(如第1D圖所示)。多晶矽區域233對應於NMOS電晶體N14的閘極。互連結構271、多晶矽區域241、OD區域219及互連結構273界定NMOS電晶體N15(如第1D圖所示)。多晶矽區域241對應於NMOS電晶體N15的閘極。互連結構271對應於與讀出位元線RBL連接的節點。NMOS電晶體N14及N15藉由互連結構273連接。
第3圖為根據一些實施例的記憶體電路的一部分的佈局圖300，該佈局圖300圖示佈局的下層及中間層(例 如，觸點及第一金屬層M0)。第3圖的記憶體單元基於第1D圖的記憶體單元110A及110B，且基於第2圖的佈局圖200中所示的下層。
如第3圖所示，第一金屬層M0可包括電力軌312、314及316，以及金屬線特徵322~354。
第一電力軌312位於第一N型電晶體區域NP1內且用以將SRAM單元耦接至第一直流電源，例如電源節點VSS。第二電力軌314位於P型電晶體區域PP1內且與第一電力軌312平行。此外，如第3圖的頂視圖所示，第二電力軌314夾在P型電晶體區域PP1中的OD區域213與OD區域215之間。例如，第二電力軌314用以將SRAM單元耦接至第二直流電源，例如電源節點VDD。第三電力軌316位於第二N型電晶體區域NP2內且與第一電力軌312及第二電力軌314平行。第三電力軌316亦用以將佈局圖300的SRAM單元耦接至第一直流電源，例如電源節點VSS。此外，如第3圖的頂視圖所示，第三電力軌316夾在第二N型電晶體區域NP2中的OD區域217與OD區域219之間。
如第3圖所示，觸點自電力軌312向下延伸至局部互連層中的互連結構255，以將電晶體N0及N1的相應源極/汲極區域耦接至電源節點VSS。觸點自電力軌314向下延伸至局部互連層中的互連結構265，以將電晶體P0、P1、P10及P11的相應源極/汲極區域耦接至電源節點VDD。觸點自電力軌316向下延伸至局部互連層中的互連 結構275，以將電晶體N4、N14、N10及N11的相應源極/汲極區域耦接至電源節點VSS。
金屬線特徵322對應於與記憶體單元110A的寫入字元線WWL[0]連接的節點。觸點自金屬線特徵322單獨向下延伸，以將電晶體N2及N3的閘極區域耦接在一起。
金屬線特徵324、326分別對應於分別與寫入位元線WBL及WBLB連接的節點。觸點自金屬線特徵324、326向下延伸，以將電晶體N2及N3的相應源極/汲極區域分別耦接至金屬線特徵324、326。
金屬線特徵328對應於資料節點MB。觸點自金屬線特徵328單獨向下延伸，以將電晶體P0的閘極區域與互連結構257(電晶體P1的相應源極/汲極區域)耦接在一起。
金屬線特徵332對應於資料節點MT。觸點自金屬線特徵332單獨向下延伸，以將電晶體P1的閘極區域與互連結構253(電晶體P0的相應源極/汲極區域)耦接在一起。
金屬線特徵334對應於資料節點MT2。觸點自金屬線特徵334單獨向下延伸以將電晶體P11的閘極區域與互連結構263(電晶體P10的相應源極/汲極區域)耦接在一起。
金屬線特徵336對應於資料節點MB2。觸點自金屬線特徵336單獨向下延伸，以將電晶體P10的閘極區域 與互連結構267(電晶體P11的相應源極/汲極區域)耦接在一起。
金屬線特徵338、342分別對應於分別與寫入位元線WBL及WBLB連接的節點。觸點自金屬線特徵338、342向下延伸，以將電晶體N12及N13的相應源極/汲極區域分別耦接至金屬線特徵338、342。
金屬線特徵344對應於與記憶體單元110B的寫入字元線WWL[1]連接的節點。觸點自金屬線特徵344單獨向下延伸，以將電晶體N12及N13的閘極區域耦接在一起。
金屬線特徵346對應於與資料節點MB連接的節點。觸點自金屬線特徵346向下延伸，以將電晶體N4的閘極區域耦接至金屬線特徵346。
金屬線特徵348對應於讀出位元線RBL。觸點自金屬線特徵348單獨向下延伸，以將電晶體N5及N15的相應源極/汲極區域耦接在一起。
金屬線特徵352、354分別對應於分別與記憶體單元110B及110A的讀出字元線RWL[1]及RWL[0]連接的節點。觸點自金屬線特徵352、354向下延伸，以將電晶體N15及N5的閘極區域分別耦接至金屬線特徵352、354。
第4圖為根據一些實施例的記憶體電路的一部分的佈局圖400，該佈局圖400圖示佈局的中間層及上層(例如，第二金屬層M1，以及金屬層M0與金屬層M1之間的 通孔層VIA0)。第4圖的記憶體單元基於第1D圖的記憶體單元110A及110B，且基於第3圖的佈局圖200、300中所示的層。
如第4圖所示，第二金屬層M1可包括與第一金屬層M0中的金屬線特徵垂直的金屬線特徵412~426。
金屬線特徵412對應於寫入位元線WBL，且經由相應通孔結構連接至第一金屬層M0中的金屬線特徵324及338。
金屬線特徵414對應於寫入字元線WWL[1]且經由相應通孔結構連接至第一金屬層M0中的金屬線特徵344。
對應於讀出字元線RWL[1]的金屬線特徵416經由相應通孔結構連接至第一金屬層M0中的金屬線特徵352。
對應於資料節點MB的金屬線特徵418經由相應通孔結構連接至第一金屬層M0中的金屬線特徵328及346。
對應於讀出字元線RWL[0]的金屬線特徵422經由相應通孔結構連接至第一金屬層M0中的金屬線特徵354。
對應於寫入字元線WWL[0]的金屬線特徵424經由相應通孔結構連接至第一金屬層M0中的金屬線特徵322。
對應於寫入位元線WBLB的金屬線特徵426經由 相應通孔結構連接至第一金屬層M0中的金屬線特徵326及342。
第5A圖為根據一些實施例的記憶體電路的一部分的佈局圖500a，該佈局圖500a根據第2圖至第4圖所示的佈局說明第1D圖的記憶體單元110A的6T部分112A內的電晶體N0~N3、P0及P1以及讀出埠114A內的電晶體N4及N5的佈置。如第5A圖所示，6T部分112A中的寫入埠內的電晶體N2、N3形成在第一摻雜區域(例如，NP區域NP1)中。讀出埠114A內的電晶體N4、N5形成在第二摻雜區域(例如，NP區域NP2)中。第一摻雜區域及第二摻雜區域由第三摻雜區域(例如p+區域PP1)隔開。
此外，6T部分112A與摻雜區域NP1及PP1重疊。在6T部分112A中，記憶體單元110A的儲存單元510A內的n型電晶體N0、N1形成在NP區域NP1中，且儲存單元510A的p型電晶體P0、P1形成在p+區域PP1。
第5B圖為根據一些實施例的記憶體電路的一部分的佈局圖500b，該佈局圖500b根據第2圖至第4圖所示的佈局說明第1D圖的記憶體單元110A及110B內的電晶體的佈置。如第5B圖所示，讀出埠114A與寫入埠及6T部分112A由記憶體單元110B的6T部分112B(包括寫入埠)隔開，該記憶體單元110B為相鄰列及同一行的記憶體單元110A中的記憶體單元。或者，與記憶體 單元110A相關聯的第一讀出埠(例如，讀出埠114A)與位於6T部分112A中的第一寫入埠(例如，電晶體N2及N3)由第二寫入埠(例如，電晶體N12及N13)隔開，該第二寫入埠在記憶體單元110B的6T部分112B中。
6T部分112B與摻雜區域NP2及PP1重疊。在6T部分112B中，儲存單元510B的n型電晶體N10、N11形成在NP區域NP2中，且儲存單元510B的p型電晶體P10、P11形成在p+區域PP1中。如第5B圖所示，電晶體N12、N13形成在6T部分112B中的寫入埠及第二摻雜區域(例如NP區域NP2)中。形成讀出埠114B的電晶體N14、N15亦形成在第二摻雜區域(例如NP區域NP2)中。
如上所述，不同記憶體單元中的讀出存取電晶體N5及N15藉由形成在電晶體N5及N15上方的導電金屬層M0中的一或多個導電特徵(例如，金屬線特徵348)連接。
不同記憶體單元中的寫入存取電晶體N2及N12藉由形成在寫入存取電晶體N2及N12上方的一或多個導電金屬層M0及M1中的一或多個導電特徵(例如，金屬線特徵324、338、412)連接。不同記憶體單元中的寫入存取電晶體N3及N13亦藉由形成在寫入存取電晶體N3及N13上方的一或多個導電金屬層M0及M1中的一或多個導電特徵(例如，金屬線特徵326、342、426)連接。
第5C圖為根據一些實施例的記憶體電路的一部 分的佈局圖500c，該佈局圖500c根據第2圖至第4圖所示的佈局說明對應於兩列ROW[0]、ROW[1]及兩行COL[0]、COL[1]的記憶體單元的6T部分及讀出埠的佈置。如第5C圖所示，在一些實施例中，相鄰行的記憶體單元的讀出埠可以佈置在佈局中的相同摻雜區域中。
例如，除了與行COL[0]中的列ROW[0]、ROW[1]相對應的記憶體單元110A及110B的6T部分112A、112B及讀出埠114A、114B之外，佈局圖500c亦包括6T部分112C、112D及讀出埠114C、114D。6T部分112C及讀出埠114C為與列ROW[0]及行COL[1]的相對應記憶體單元的一部分。6T部分112D及讀出埠114D為與列ROW[1]及行COL[1]相對應的記憶體單元的一部分。6T部分112C與PP區域PP2及NP區域NP3重疊，且6T部分112D與NP區域NP2及PP區域PP2重疊。四個記憶體單元的讀出埠114A、114B、114C及114D形成在佈局中的同一NP區域NP2中。
如第5A圖至第5C圖所示，藉由正確置放8T2PSRAM單元的電晶體且將記憶體單元的讀出埠及寫入埠分開，可以滿足選路軌道分配的標準單元規則。因此，基於標準單元的設計可用於實現SRAM單元。在一些實施例中，當陣列尺寸較小時，可以藉由使用基於標準單元的設計來實現用於SRAM單元的較小電路面積。
第5D圖圖示根據一些實施例的SRAM單元中的例示性電晶體(例如，電晶體N2)的透視圖。電晶體N2包 括在OD區域211中的在半導體基板520上方彼此平行延伸的一對半導體鰭片511a、511b。鰭片511a、511b經由隔離區域522中的開口自半導體基板520向上延伸，諸如二氧化矽或低k介電層(例如，埋入式氧化物(buried oxide，BOX)層)。導電閘電極(例如，多晶矽區域221)橫跨半導體鰭片511a、511b，且諸如SiO2或高k介電質的閘極介電層524將閘電極與半導體鰭片511a、511b分開。觸點526將閘電極(例如多晶矽區域221)耦接至第一金屬層M0中的金屬線特徵322。局部互連線(例如互連結構251)將閘電極一側的鰭片511a、511b中的第一組源極/汲極區域彼此短路；且第二互連線(第5D圖中未示出)將閘電極另一側的鰭片511a、511b中的第二組源極/汲極區域彼此短路，使得鰭片511a、511b用作單一finFET而非兩個finFET。觸點528將第一金屬層M0中的金屬線特徵324連接至局部互連層(例如，互連結構251)。在一些實施例中，一或多個通孔(參見第4圖，在第5D圖中未示出)將第一金屬層M0中的金屬線特徵322、324連接至第二金屬層M1中的相應金屬線特徵424、412。
第6圖為根據一些其他實施例的記憶體電路600的一部分的電路圖。與第1D圖的記憶體電路100相比，記憶體電路600中的寫入埠的存取電晶體為PMOS電晶體(例如，電晶體P2、P3、P12及P13)而非先前在第1D圖的記憶體單元100中示出的NMOS電晶體(例如，電晶 體N2、N3、N12及N13)。特別地，類似於第1D圖，記憶體電路600亦包括排列成行及一或多對相鄰列的記憶體單元。在第6圖所示的實施例中，示為代表性記憶體單元的記憶體單元610A包括6T部分612A及讀出埠614A。6T部分612A包括形成儲存單元的兩個P型電晶體P0及P1以及兩個N型電晶體N0及N1，以及作為寫入埠的一部分的另外兩個P型電晶體P2及P3。讀出埠614A包括另外兩個N型電晶體N4及N5。類似地，示為另一代表性記憶體單元的記憶體單元610B包括6T部分612B及讀出埠614B。6T部分612B包括形成儲存單元的兩個P型電晶體P10及P11以及兩個N型電晶體N10及N11，以及作為寫入埠的一部分的另外兩個P型電晶體P12及P13。記憶體單元610B的讀出埠614B包括另外兩個N型電晶體N14及N15。
與第1D圖的記憶體電路100相比，N型電晶體N2及N3由P型電晶體P2及P3代替。此外，N型電晶體N12及N13進一步由P型電晶體P12及P13代替。或者，寫入埠的存取電晶體為PMOS電晶體，而非先前第1D圖中所示的NMOS電晶體(例如，電晶體N2、N3、N12及N13)。
第7圖為根據一些實施例的記憶體電路的一部分的佈局圖700，該佈局圖700圖示佈局的下層(例如，氧化物定義區域、閘極層及互連層)。第7圖中的記憶體單元基於第6圖中的記憶體單元610A及610B，且可用於說 明第6圖的記憶體電路600中其他記憶體單元的佈局設計。第7圖中的元件與第2圖至第5D圖中所示的元件相同或相似且賦予相同附圖標記，且省略其詳細描述。
對應於第6圖中的記憶體單元610A的NMOS電晶體N0及N1的電晶體界定在包括OD區域211的第一N型植入區域(例如，區域NP1)中。對應於第6圖中的記憶體單元610B的NMOS電晶體N10及N11的電晶體界定在包括OD區域217及219的第二N型植入區域(例如，區域NP2)中。此外，對應於第6圖中的記憶體單元610A及610B的讀出埠中的NMOS電晶體N4、N5、N14及N15的電晶體亦界定在包括OD區域217及219的第二N型植入區域(例如，區域NP2)中。用於記憶體單元610A及610B的NMOS電晶體N0、N1、N10、N11、N4、N5、N14及N15的組態類似於第1D圖的記憶體單元110A及110B的那些電晶體，因此省略其詳細描述。
對應於第6圖的記憶體單元610A及610B的PMOS電晶體P0、P1、P2、P3、P10、P11、P12及P13的電晶體界定在包括OD區域213及215的P型植入區域(例如，區域PP1)中。用於記憶體單元610A及610B的PMOS電晶體P0、P1、P10及P11的組態類似於用於第1D圖的記憶體單元110A及110B的組態，因此省略其詳細描述。
佈局圖700亦包括多晶矽區域721~727及互連結構731、733。互連結構731、多晶矽區域721、OD 區域213及互連結構253界定PMOS電晶體P2(如第6圖所示)。多晶矽區域721對應PMOS電晶體P2的閘極，互連結構731對應與寫入位元線WBL連接的節點，且連接PMOS電晶體P2及PMOS電晶體P12。互連結構253連接PMOS電晶體P0及PMOS電晶體P2。
互連結構257、多晶矽區域723、OD區域213及互連結構733界定PMOS電晶體P3(如第6圖所示)。多晶矽區域723對應PMOS電晶體P3的閘極，互連結構733對應與寫入位元線WBLB連接的節點，且連接PMOS電晶體P3及PMOS電晶體P13。互連結構257連接PMOS電晶體P1及PMOS電晶體P3。
互連結構731、多晶矽區域725、OD區域215及互連結構263界定PMOS電晶體P12(如第6圖所示)。多晶矽區域725對應於PMOS電晶體P12的閘極。互連結構263連接PMOS電晶體P10及PMOS電晶體P12。
互連結構267、多晶矽區域727、OD區域215及互連結構733界定PMOS電晶體P13(如第6圖所示)。多晶矽區域727對應於PMOS電晶體P13的閘極。互連結構267連接PMOS電晶體P11及PMOS電晶體P13。
第8圖為根據一些實施例的記憶體電路的一部分的佈局圖800，該佈局圖800圖示佈局的下層及中間層(例如，觸點及第一金屬層M0)。第8圖的記憶體單元基於第6圖中的記憶體單元610A及610B，且基於第7圖的佈局圖700中所示的下層。第8圖中的元件與第2圖至第 5D圖中所示的元件相同或相似且賦予相同附圖標記，且省略其詳細描述。
如第8圖所示，第一金屬層M0可包括電力軌312、314及316，以及金屬線特徵346~354。電力軌312、314及316及其對應於記憶體單元610A及610B的電源節點VSS及VDD的觸點的組態類似於第3圖的佈局圖300中所示的組態，因此省略其詳細描述。金屬線特徵346~354及其對應於記憶體單元610A及610B的讀出埠的觸點的組態類似於第3圖的佈局圖300中所示的組態，因此省略其詳細描述。
與第3圖的佈局圖300相比，在第8圖的實施例中，第一金屬層M0中的金屬線特徵812~828的佈置經修改以使用PMOS電晶體作為讀出埠的存取電晶體(例如，電晶體P2、P3、P12及P13)來實現記憶體單元610A及610B。
金屬線特徵812對應於資料節點MT。觸點自金屬線特徵812單獨向下延伸，以將電晶體P1的閘極區域與互連結構253(電晶體P0的相應源極/汲極區域)耦接在一起。
金屬線特徵814對應於資料節點MB。觸點自金屬線特徵814單獨向下延伸，以將電晶體P0的閘極區域與互連結構257(電晶體P1的相應源極/汲極區域)耦接在一起。
金屬線特徵816對應於與寫入位元線WBLB連接 的節點。觸點自金屬線特徵816向下延伸，以將互連結構733(電晶體P3及P13的相應源極/汲極區域)耦接至金屬線特徵816。
金屬線特徵818對應於與記憶體單元610A的寫入字元線WWL[0]連接的節點。觸點自金屬線特徵818單獨向下延伸，以將電晶體P2及P3的閘極區域耦接在一起。
金屬線特徵822對應於與記憶體單元610B的寫入字元線WWL[1]連接的節點。觸點自金屬線特徵822單獨向下延伸，以將電晶體P12及P13的閘極區域耦接在一起。
金屬線特徵824對應於與寫入位元線WBL連接的節點。觸點自金屬線特徵824向下延伸，以將互連結構731(電晶體P2及P12的相應源極/汲極區域)耦接至金屬線特徵824。
金屬線特徵826對應於資料節點MB2。觸點自金屬線特徵826單獨向下延伸，以將電晶體P10的閘極區域與互連結構267(電晶體P11的相應源極/汲極區域)耦接在一起。
金屬線特徵828對應於資料節點MT2。觸點自金屬線特徵828單獨向下延伸，以將電晶體P11的閘極區域與互連結構263(電晶體P10的相應源極/汲極區域)耦接在一起。
第9圖為根據一些實施例的記憶體電路的一部分 的佈局圖900，該佈局圖900圖示佈局的中間層及上層(例如，第二金屬層M1，以及金屬層M0與金屬層M1之間的通孔層VIA0)。第9圖的記憶體單元基於第6圖的記憶體單元610A及610B，且基於第7圖的佈局圖700及第8圖的佈局圖800中所示的層。第9圖中的元件與第2圖至第5D圖中所示的元件相同或相似且賦予相同附圖標記，且省略其詳細描述。
如第9圖所示，第二金屬層M1可包括與第一金屬層M0中的金屬線特徵垂直的金屬線特徵912~926。
金屬線特徵912對應於寫入位元線WBL。經由相應的通孔結構，第一金屬層M0中的金屬線特徵824連接至金屬線特徵912。
金屬線特徵914對應於寫入字元線WWL[1]。經由相應的通孔結構，第一金屬層M0中的金屬線特徵822連接至金屬線特徵914。
金屬線特徵916對應於讀出字元線RWL[1]。金屬線特徵916的組態類似於第4圖中的金屬線特徵416，因此省略其詳細描述。
金屬線特徵918對應於資料節點MB。經由相應的通孔結構，第一金屬層M0中的金屬線特徵814及346連接至金屬線特徵918。
金屬線特徵922對應於讀出字元線RWL[0]。金屬線特徵922的組態類似於第4圖中的金屬線特徵422，因此省略其詳細描述。
金屬線特徵924對應於寫入字元線WWL[0]。經由相應的通孔結構，第一金屬層M0中的金屬線特徵818連接至金屬線特徵924。
金屬線特徵926對應於寫入位元線WBLB。經由相應的通孔結構，第一金屬層M0中的金屬線特徵816連接至金屬線特徵926。
第10A圖為根據一些實施例的記憶體電路的一部分的佈局圖1000a，該佈局圖1000a根據第7圖至第9圖所示的佈局說明6T部分612A內的電晶體N0、N1及P0~P3以及第6圖的記憶體單元610A的讀出埠614A內的電晶體N4及N5的佈置。如第10A圖所示，用於形成6T部分612A的電晶體P2、P3形成於PP區域PP1中。讀出埠614A佈置在NP區域NP2中。讀出埠614A內的電晶體P2、P3以及電晶體N4及N5間隔開。此外，6T部分612A與摻雜區域NP1及PP1重疊。類似於第5A圖的6T部分112A，在6T部分612A中，n型電晶體N0、N1形成在NP區域NP1中，且p型電晶體P0、P1形成在PP區域PP1中。
第10B圖為根據一些實施例的記憶體電路的一部分的佈局圖1000b，該佈局圖1000b根據第7圖至第9圖所示的佈局說明第6圖的記憶體單元610A及610B內的電晶體的佈置。如第10B圖所示，讀出埠614A與寫入埠及6T部分612A藉由記憶體單元610B的6T部分612B(包括寫入埠)隔開，該記憶體單元610B為相鄰列 及同一行的記憶體單元610A中的記憶體單元。
6T部分612B與摻雜區域NP2及PP1重疊。在6T部分612B中，n型電晶體N10、N11形成在NP區域NP2中，且p型電晶體P10、P11形成在PP區域PP1中。如第10B圖所示，用於形成6T部分612B中的寫入埠的電晶體P12、P13形成在PP區域PP1中。讀出埠614B內的電晶體N14、N15形成在NP區域NP2中。類似於第5B圖的實施例，在佈局圖1000b中，記憶體單元610A相關聯的第一讀出埠(例如，讀出埠614A)與位於6T部分612A中的第一寫入埠(例如，電晶體P2及P3)藉由記憶體單元610B的位於6T部分612B中的第二寫入埠(例如，電晶體P12及P13)隔開。
第11圖為根據一些其他實施例的記憶體電路1100的一部分的電路圖。類似於第1D圖，記憶體電路1100亦包括排列成行及一或多對相鄰列的記憶體單元。例如，記憶體電路1100包括屬於行COL的記憶體單元1110A及1110B。此外，記憶體單元1110A屬於第一列ROW[0]，且記憶體單元1110B屬於第二列ROW[1]。
與第1D圖所示的2P-8T SRAM單元(例如，記憶體單元110A及110B)相比，記憶體單元1110A及1110B為三埠十電晶體(3P-10T)SRAM單元。三埠記憶體單元包括具有寫入埠及兩個讀出埠(例如，1114A及1116A、1114B及1116B)的6T部分(例如，1112A及1112B)，且可以用於三埠操作或雙埠操作。在三埠操作中， 記憶體單元1110A的兩個讀出埠1114A及1116A為獨立的。例如，如第11圖所示，記憶體單元1110A的第一讀出埠1114A耦接至第一讀出字元線RWL[0]，且記憶體單元1110A的第二讀出埠1116A耦接至第二讀出字元線RWL2[0]。讀出埠1114A及1116A的讀出埠操作可包括單端讀出同時保持單元的值。在雙埠操作中，讀出埠1114A及1116A例如藉由單一讀出字元線(未示出)連接。雙埠讀出埠操作可包括電壓差分感測放大器方案。
在第11圖所示的實施例中，作為代表性記憶體單元示出的記憶體單元1110A包括：形成儲存單元的兩個P型電晶體P0及P1以及兩個N型電晶體N0及N1、作為記憶體單元1110A的寫入埠的一部分的另外兩個N型電晶體N2及N3、作為記憶體單元1110A的第一讀出埠的一部分的另外兩個N型電晶體N4及N5，及作為記憶體單元1110A的第二讀出埠的一部分的另外兩個N型電晶體N6及N7。類似地，作為另一代表性記憶體單元的記憶體單元1110B包括：形成儲存單元的兩個P型電晶體P10及P11以及兩個N型電晶體N10及N11、作為記憶體單元1110B的寫入埠的一部分的另外兩個N型電晶體N12及N13、作為記憶體單元1110B的第一讀出埠的一部分的另外兩個N型電晶體N14及N15，及作為記憶體單元1110B的第二讀出埠的一部分的另外兩個N型電晶體N16及N17。
與第1D圖的記憶體電路100相比，記憶體單元 1110A、1110B各自進一步包括第二讀出埠，該第二讀出埠包括兩個N型電晶體(例如，形成記憶體單元1110A的讀出埠1116A的電晶體N6及N7，以及形成記憶體單元1110B的讀出埠1116B的電晶體N16及N17)。
例如，電晶體N6具有耦接至電源節點VSS的源極、耦接至資料節點MT的閘極及耦接至電晶體N7的汲極。電晶體N6用以在電晶體N6的閘極具有對應於邏輯低值的電壓位準時截止，且在電晶體N6的閘極具有對應於邏輯高值的電壓位準時導通。電晶體N6亦用作拉引裝置，該拉引裝置用以回應於資料節點MT處的電壓位準選擇性地將中間節點IN2耦接至電源節點VSS。
電晶體N7在存取節點AN4處與讀出位元線RBL2耦接且與電晶體N6的汲極耦接。讀出字元線RWL2[0]與電晶體N7的閘極耦接。電晶體N7用作由讀出字元線RWL2[0]控制的讀出通道閘。
記憶體單元1110B的組態與記憶體單元1110A的組態類似。例如，電晶體N16具有耦接至電源節點VSS的源極、耦接至資料節點MT2的閘極及耦接至電晶體N17的汲極。電晶體N16用以在電晶體N16的閘極具有對應於邏輯低值的電壓位準時截止，且在電晶體N16的閘極具有對應於邏輯高值的電壓位準時導通。電晶體N16亦用作拉引裝置，該拉引裝置用以回應於資料節點MT2處的電壓位準選擇性地將中間節點耦接至電源節點VSS。
電晶體N17在相應存取節點處與讀出位元線 RBL2耦接且與電晶體N16的汲極耦接。讀出字元線RWL2[1]與電晶體N17的閘極耦接。電晶體N17用作由讀出字元線RWL2[1]控制的讀出通道閘。
對於第11圖的記憶體單元1110A及1110B，每一讀出埠1114A、1114B及1116A、1116B具有單獨的控制線(RWL[0]、RWL[1]、RWL2[0]、RWL2[1])。讀出操作可以獨立或同時執行。兩個讀出埠的使用提供附加靈活性，且允許同時自單元讀出兩個輸出。
第12圖為根據一些實施例的記憶體電路的一部分的佈局圖1200，該佈局圖1200圖示佈局的下層(例如，氧化物界定區域、閘極層及互連層)。第12圖的記憶體單元基於第11圖的記憶體單元1110A及1110B，且可用於說明第11圖的記憶體電路1100中其他記憶體單元的佈局設計。第12圖中的元件與第2圖至第5D圖中所示的元件相同或相似且賦予相同附圖標記，且省略其詳細描述。
與第2圖中的佈局圖200相比，佈局圖1200進一步包括氧化物界定(oxide-definition，OD)區域1211，該OD區域1211指示埋入P型阱區域204、多晶矽區域1221、1223及1227、互連結構1231、1233、1237及1239中的N型植入區域。在一些實施例中，互連結構251~279及1231~1239對應於共用層的導電結構。一般技藝人士將理解，本文描述的一或多個佈局圖案可用於製備一組遮罩，該組遮罩可用於製造積體電路中的記憶體單元。
在第12圖中，界定在第一N型植入區域(例如，區域NP1)中的NMOS電晶體N0、N1、N2及N3與第2圖的那些電晶體類似，因此省略其詳細描述。
此外，對應於第11圖的記憶體單元1110A及1110B的第二讀出埠1116A、1116B中的NMOS電晶體N6、N7、N16及N17的電晶體界定在第一N型植入區域(例如，區域NP1)中。
互連結構255、多晶矽區域225、OD區域1211及互連結構1237界定NMOS電晶體N6(如第11圖所示)。多晶矽區域225亦對應於NMOS電晶體N6的閘極且連接電晶體N1、N6及P1的閘極。
互連結構1237、多晶矽區域1227、OD區域1211及互連結構1239界定NMOS電晶體N7(如第11圖所示)。多晶矽區域1227對應於NMOS電晶體N7的閘極，互連結構1239對應於與讀出位元線RBL2連接的節點。NMOS電晶體N6及N7藉由互連結構1237連接。
互連結構1233、多晶矽區域1223、OD區域1211及互連結構255界定NMOS電晶體N16(如第11圖所示)。多晶矽區域1223對應於NMOS電晶體N16的閘極。
互連結構1231、多晶矽區域1221、OD區域1211及互連結構1233界定NMOS電晶體N17(如第11圖所示)。多晶矽區域1221對應於NMOS電晶體N17的閘極。互連結構1231對應於與讀出位元線RBL2連接 的節點。NMOS電晶體N16及N17藉由互連結構1233連接。
界定在P型植入區域(例如，區域PP1)中的PMOS電晶體P0、P1、P10及P11與第2圖中的那些電晶體類似，因此省略其詳細描述。界定在第二N型植入區域(例如，區域NP2)中(在記憶體單元1110A、1110B的第一讀出埠中)的NMOS電晶體N10、N11、N12及N13以及NMOS電晶體N4、N5、N14及N15與第2圖的那些電晶體類似，因此省略其詳細描述。
第13圖為根據一些實施例的記憶體電路的一部分的佈局圖1300，該佈局圖1300圖示佈局的下層及中間層(例如，觸點及第一金屬層M0)。第13圖的記憶體單元基於第11圖的記憶體單元1110A及1110B，且基於第12圖的佈局圖1200中所示的下層。
在第13圖中，電力軌312、314及316以及金屬線特徵322~354類似於第3圖中的電力軌及金屬線特徵，因此省略其詳細描述。
此外，第一金屬層M0進一步包括金屬線特徵1312、1314、1316及1318。金屬線特徵1312、1314分別對應節點，該些節點分別與記憶體單元1110B及1110A的讀出字元線RWL2[1]及RWL2[0]連接。觸點自金屬線特徵1312、1314向下延伸，以將電晶體N17及N7的閘極區域分別耦接至金屬線特徵1312、1314。
金屬線特徵1316對應於讀出位元線RBL2。觸 點自金屬線特徵1316單獨向下延伸，以將電晶體N7及N17的相應源極/汲極區域耦接在一起。
金屬線特徵1318對應於與資料節點MT2連接的節點。觸點自金屬線特徵1318向下延伸，以將電晶體N16的閘極區域耦接至金屬線特徵1318。
第14圖為根據一些實施例的記憶體電路的一部分的佈局圖1400，該佈局圖1400圖示佈局的中間層及上層(例如，第二金屬層M1，以及金屬層M0與金屬層M1之間的通孔層VIA0)。第14圖的記憶體單元基於第1D圖的記憶體單元1110A及1110B，且基於第12圖的佈局圖1200及第13圖的佈局圖1300中所示的層。
如第14圖所示，第二金屬層M1中的金屬線特徵412、414、418、424及426與第4圖中的那些金屬線特徵相似，因此省略其詳細描述。第二金屬層M1亦包括與第一金屬層M0中的金屬線特徵垂直的金屬線特徵1412、1414、1416、1418及1422。
對應於讀出字元線RWL2[1]的金屬線特徵1412經由相應的通孔結構連接至第一金屬層M0中的金屬線特徵1312。
對應於資料節點MT2的金屬線特徵1414經由相應的通孔結構連接至第一金屬層M0中的金屬線特徵1318及334。
對應於讀出字元線RWL[1]的金屬線特徵1416經由相應通孔結構連接至第一金屬層M0中的金屬線特徵 352。
對應於讀出字元線RWL2[0]的金屬線特徵1418經由相應的通孔結構連接至第一金屬層M0中的金屬線特徵1314。
對應於讀出字元線RWL[0]的金屬線特徵1422經由相應的通孔結構連接至第一金屬層M0中的金屬線特徵354。
第15圖為根據一些實施例的記憶體電路的一部分的佈局圖1500，該佈局圖1500根據第12圖至第14圖所示的佈局說明第11圖的記憶體單元1110A及1110B內的電晶體的佈置。
在第15圖中，記憶體單元1110A及1110B的6T部分1112A、1112B及讀出埠1114A、1114B與第5B圖中的6T部分112A、112B及讀出埠114A、114B相似，因此省略其詳細描述。與第5B圖的佈局圖500b相比，佈局圖1500進一步包括記憶體單元1110A及1110B的第二讀出埠1116A、1116B。
如第15圖所示，讀出埠1116A內的電晶體N6、N7以及讀出埠1116B內的電晶體N16及N17形成在NP區域NP1中。或者，用於形成讀出埠1116A的n型電晶體N6、N7及6T部分1112A內的n型電晶體N0、N1、N2及N3形成在相同的摻雜區域NP1中。用於形成讀出埠1116B的N型電晶體N16、N17藉由記憶體單元1110A的6T部分1112A(包括寫入埠)與6T部分 1112B隔開，該記憶體單元1110A為相鄰列及相同行記憶體單元1110B中的記憶體單元。
第16圖為根據一些實施例的記憶體電路1600的一部分的電路圖。如第16圖所示，電晶體N0~N5、N10~N15、P0、P1、P10及P11亦可用於實現16T三元內容循址記憶體(Ternary Content Addressable Memory，TCAM)記憶體單元。在記憶體電路1600中，電晶體N4及N14用作資料閘電晶體，且電晶體N5及N15用作探測閘電晶體。如第16圖所示，電晶體N4及N14的閘極分別連接至資料節點MB及MB2。在一些實施例中，電晶體N5及N15一起連接至匹配線ML。電晶體N5的閘極連接至探測閘SL，且電晶體N15的閘極連接至互補探測閘SLB。
如上所示，以上第1D圖至第5D圖中討論的用於8T2P記憶體單元的佈局設計亦可藉由修改金屬層及通孔內的連接而應用於TCAM單元。或者，TCAM記憶體單元的第一SRAM單元中的電晶體N0、N1、N2、N3佈置在第一NP區域中，而形成TCAM記憶體單元的比較電路的電晶體N4、N5、N14及N15佈置在與第一NP區域分開的第二NP區域中。在一些實施例中，TCAM記憶體單元的第二SRAM單元中的電晶體N10、N11、N12、N13亦佈置在第二NP區域中。電晶體P0、P1、P10及P11佈置在第一NP區域與第二NP區域之間的第一PP區域中。
第17圖為根據本揭示內容的一些實施例的用於設計半導體裝置的積體電路設計系統1700的方塊圖。在一些實施例中，系統1700為根據一或多個實施例的實現第18圖的方法1800的通用計算裝置。系統1700包括硬體處理器1702及編碼有(即儲存)電腦程式碼1706，即一組可執行指令的非暫時性電腦可讀儲存媒體1704。電腦可讀儲存媒體1704亦用指令1707編碼，用於與生產半導體裝置的製造機器對接。處理器1702經由匯流排1708電耦接至電腦可讀儲存媒體1704。處理器1702亦經由匯流排1708電耦接至輸入/輸出(I/O)介面1710。網路介面1712亦經由匯流排1708電連接至處理器1702。網路介面1712連接至網路1714，以便處理器1702及電腦可讀儲存媒體1704能夠經由網路1714連接至外部元件。處理器1702用以執行編碼在電腦可讀儲存媒體1704中的電腦程式碼1706，以使系統1700可用於執行方法1800所描述的部分或全部操作。
在一些實施例中，處理器1702為中央處理單元(central processing unit；CPU)、多重處理器、分散式處理系統、應用特定積體電路(application specific integrated circuit；ASIC)及/或合適的處理單元。
在一或多個實施例中，電腦可讀儲存媒體1704為電子系統、磁力系統、光學系統、電磁系統、紅外線系統及/或半導體系統(或設備或裝置)。例如，電腦可讀儲存媒 體1704包括半導體或固態記憶體、磁帶、可移動電腦磁片、隨機存取記憶體(random access memory，RAM)、唯讀記憶體(read-only memory，ROM)、剛性磁碟及/或光碟。在使用光碟的一或多個實施例中，電腦可讀儲存媒體1704包括唯讀光碟記憶體(compact disk-read only memory，CD-ROM)、光碟讀/寫器(compact disk-read/write，CD-R/W)及/或數位視訊光碟(digital video disc，DVD)。
在一或多個實施例中，儲存媒體1704儲存用以使系統1700執行方法1800的電腦程式碼1706。在一或多個實施例中，儲存媒體1704亦儲存執行方法1800所需的資訊以及在執行方法1800期間產生的資訊，諸如OD區域佈局1716、多晶矽結構佈局1718、第一互連(interconnecting，IC)區域佈局1720、第二IC區域佈局1722、佈局編輯器1724、第一金屬結構佈局1726、第二金屬結構佈局1728、第一導線佈局1730、第二導線佈局1732及/或一組可執行指令以執行方法1800的操作。
在一或多個實施例中，儲存媒體1704儲存用於與外部機器對接的指令1707。指令1707使處理器1702能夠產生外部機器可讀的指令以在設計製程期間有效地實施方法1800。在一些實施例中，設計製程為包括一或多個電路元件的半導體裝置。
控制系統1700包括I/O介面1710。I/O介面 1710耦接至外部電路。在一或多個實施例中，I/O介面1710包括鍵盤、小鍵盤、滑鼠、軌跡球、觸控板、觸控螢幕及/或游標方向鍵，用於將資訊及命令傳達至處理器1702。
控制系統1700亦包括耦接至處理器1702的網路介面1712。網路介面1712允許系統1700與網路1714通信，一或多個其他電腦系統連接至網路1714。網路介面1712包括諸如藍芽、WIFI、WIMAX、GPRS、WCDMA等無線網路介面；或諸如ETHERNET、USB或IEEE-1394的有線網路介面。在一或多個實施例中，方法1800在兩個或更多個系統1700中實施，且諸如OD區域佈局1716、多晶矽結構佈局1718、第一互連(interconnecting，IC)區域佈局1720、第二IC區域佈局1722、佈局編輯器1724、第一金屬結構佈局1726、第二金屬結構佈局1728、第一導線佈局1730、第二導線佈局1732的資訊經由網路1714在不同系統1700之間交換。
控制系統1700用以經由I/O介面1710接收與UI相關的資訊。該資訊經由匯流排1708傳送至處理器1702以產生OD區域佈局。然後將該資訊作為OD區域佈局1716儲存在電腦可讀儲存媒體1704中。控制系統1700用以經由I/O介面1710接收與多晶矽結構佈局相關的資訊。該資訊作為多晶矽結構佈局1718儲存在電腦可讀儲存媒體1704中。控制系統1700用以經由I/O介 面1710接收與第一IC區域佈局相關的資訊。該資訊作為第一IC區域佈局1720儲存在電腦可讀儲存媒體1704中。控制系統1700用以經由I/O介面1710接收與第二IC區域相關的資訊。該資訊作為第二IC區域佈局1722儲存在電腦可讀儲存媒體1704中。控制系統1700用以經由I/O介面1710接收與佈局編輯器相關的資訊。該資訊作為佈局編輯器1724儲存在電腦可讀儲存媒體1704中。控制系統1700用以經由I/O介面1710接收與第一金屬結構佈局相關的資訊。該資訊作為第一金屬結構佈局1726儲存在電腦可讀儲存媒體1704中。控制系統1700用以經由I/O介面1710接收與第二金屬結構佈局相關的資訊。該資訊作為第二金屬結構佈局1728儲存在電腦可讀儲存媒體1704中。控制系統1700用以經由I/O介面1710接收與第一導線佈局相關的資訊。該資訊作為第一導電線佈局1730儲存在電腦可讀儲存媒體1704中。控制系統1700用以經由I/O介面1710接收與第二導線佈局相關的資訊。該資訊作為第二導線佈局1732儲存在電腦可讀儲存媒體1704中。
第18圖為根據本揭示內容的一些實施例的產生佈局設計的方法1800的流程圖。應當理解，可在第18圖所示的方法1800之前、期間及/或之後執行附加操作，並且一些其他製程可僅在本文簡要描述。在一些實施例中，方法1800為藉由操作硬體電腦(例如第17圖中的電腦系統1700)來執行。
在操作1810中，產生記憶體單元的佈局圖案，諸如第2圖至第4圖、第7圖至第9圖及第12圖至第14圖所示的佈局圖案。所產生的佈局圖案包括用於形成SRAM記憶體單元結構的一或多種佈局圖案。在一些實施例中，用於形成SRAM記憶體單元結構的一或多個佈局圖案與相應主動佈局圖案及記憶體單元的相應隔離區域中的至少一者重疊，而不必與兩者重疊。
例如，在操作1812中，產生與形成記憶體單元的主動區域相關聯的主動區域佈局圖案。隔離區域至少位於主動區域佈局圖案之外。在操作1814中，產生與形成記憶體單元的多晶矽結構相關聯的多晶矽佈局圖案。多晶矽佈局圖案用以與主動區域佈局圖案重疊。在操作1816中，產生與形成記憶體單元的第一互連結構相關聯的第一互連佈局圖案。在一些實施例中，第一互連佈局圖案用以與主動區域佈局圖案重疊。在一些實施例中，在操作1818中，產生與形成記憶體單元的第二互連結構相關聯的第二互連佈局圖案。第二互連佈局圖案用以與隔離區域重疊。在操作1820中，產生與形成記憶體單元的第一金屬結構相關聯的第一金屬佈局圖案。第一金屬佈局圖案用以至少與第一多晶矽結構及第一互連結構重疊。在操作1822中，產生與形成記憶體單元的第二金屬結構相關聯的第二金屬佈局圖案。第二金屬佈局圖案用以至少與第一金屬結構重疊。
藉由上述操作，可以根據標準單元規則相應地執行 用於形成SRAM記憶體單元結構的方法，以提供包括按列及行佈置的記憶體單元的SRAM或TCAM記憶體，例如如第1D圖、第6圖、第11圖或第16圖所示的記憶體單元。
與第1D圖至第5D圖的實施例一致，在一些實施例中，該方法可包括以下步驟：在OD區域211內形成用於第一記憶體單元100A的第一寫入存取電晶體N2、N3；在OD區域219內形成用於第一記憶體單元100A的第一讀出存取電晶體N4、N5；在OD區域211與OD區域219之間的OD區域217內形成用於第二記憶體單元100B的第二寫電晶體N12、N13。在一些實施例中，該方法進一步包括以下步驟：在OD區域219內形成用於第二記憶體單元100B的第二讀出存取電晶體N14、N15。在一些實施例中，電晶體N4、N5、N10~N15形成在與OD區域217、219重疊的同一n+(NP)區域NP2中，而電晶體N0-N3形成在另一n+(NP)區域NP1中。
與第6圖至第10B圖的實施例一致，在一些實施例中，用於記憶體單元610A的第一寫入存取電晶體P2、P3形成在OD區域213內。用於記憶體單元610B的第二寫入存取電晶體P12、P13形成在OD區域215內。PP區域PP1與OD區域213、215重疊。
與第11圖至第15圖的實施例一致，在一些實施例中，記憶體單元1110A、1110B中的每一者包括兩個讀出埠，且該方法進一步包括以下步驟：在OD區域1211 內形成用於第一記憶體單元1110A的第三讀出存取電晶體N6、N7，及在OD區域1211內形成用於第二記憶體單元1110B的第四讀出存取電晶體N16、N17。在一些實施例中，電晶體N6、N7、N16及N17形成在與OD區域211、1211重疊的NP區域NP1中。
以上說明包括例示性操作，但這些操作不一定按所示順序執行。在不脫離本揭示內容的精神及範疇的情況下，可以適當地添加、替換、重新排列及/或消除操作。
藉由適當地佈置讀出存取電晶體及寫入存取電晶體以及將讀出存取電晶體及寫入存取電晶體分開在不同區域中的一些記憶體單元，在為各種SRAM或TCAM記憶體設計佈局時可以滿足標準單元規則。相應地，基於標準單元的設計及適當的選路軌道分配可以實現電路面積的減少。
在一些實施例中，揭示了一種包括記憶體單元的記憶體設備。記憶體單元中的第一記憶體單元包括佈置在第一摻雜區域中的第一寫入埠及佈置在第二摻雜區域中的第一讀出埠。第一讀出埠與第一寫入埠藉由記憶體單元中的第二記憶體單元的第二寫入埠分開。在一些實施例中記憶體設備包含記憶體單元、第一寫入埠及第一讀出埠。記憶體單元至少包括第一記憶體單元及一第二記憶體單元。第一寫入埠佈置在第一記憶體單元的第一摻雜區域中。第一讀出埠佈置在第一記憶體單元的第二摻雜區域中。第一讀出埠與第一寫入埠藉由記憶體單元中的第二記憶體單元的 第二寫入埠分開。在一些實施例中，第一記憶體單元及第二記憶體單元為同一行的相鄰列中的記憶體單元。在一些實施例中，第二記憶體單元包含：一第二寫入埠及佈置在第二摻雜區域中的一第二讀出埠。在一些實施例中，第二記憶體單元包含：佈置在第一摻雜區域中的一第二寫入埠；及佈置在第二摻雜區域中的一第二讀出埠。在一些實施例中，第一寫入埠包含多個n型電晶體，且第一摻雜區域及第二摻雜區域為n型摻雜區域。在一些實施例中，第一寫入埠包含多個p型電晶體，第一摻雜區域為一p型摻雜區域，且第二摻雜區域為一n型摻雜區域。在一些實施例中，第一記憶體單元進一步包含佈置在第一摻雜區域中的另一第一讀出埠，且第二記憶體單元進一步包含佈置在第一摻雜區域中的另一第二讀出埠。
在一些實施例中，亦揭示了一種包括第一記憶體單元的半導體裝置。第一記憶體單元包括第一儲存單元，第一儲存單元包括形成在第一n型摻雜區域(NP)區域中的n型電晶體及形成在第一NP區域與第二NP之間的第一p型摻雜區域(PP)區域中的p型電晶體、在第一NP區域或第一PP區域中形成的第一寫入存取電晶體，及在第二NP區域中形成的第一讀出存取電晶體。在一些實施例中，半導體裝置進一步包含：一第二記憶體單元，包含：一第二儲存單元，包含形成在第二n型摻雜區域中的多個n型電晶體及形成在第一p型摻雜區域中的多個p型電晶體；多個第二寫入存取電晶體，形成於第二n型摻雜區域或第一p 型摻雜區域；及多個第二讀出存取電晶體，形成於第二n型摻雜區域中。在一些實施例中，第一讀出存取電晶體中的一者藉由形成在第一讀出存取電晶體及第二讀出存取電晶體上方的一或多個導電層中的一或多個導電特徵連接至第二讀出存取電晶體中的相應一者。在一些實施例中，第一寫入存取電晶體中的一者藉由形成在第一寫入存取電晶體及第二寫入存取電晶體上方的一或多個導電層中的一或多個導電特徵連接至第二寫入存取電晶體中的相應一者。在一些實施例中，第二記憶體單元進一步包含形成在第一n型摻雜區域中的多個第三讀出存取電晶體。在一些實施例中，第一記憶體單元進一步包含形成在第一n型摻雜區域中的多個第四讀出存取電晶體。
在一些實施例中，亦揭示了一種用於形成SRAM記憶體單元結構的方法。方法包括以下步驟：為第一區域內的第一記憶體單元形成第一寫入存取電晶體；在第二區域內形成用於第一記憶體單元的第一讀出存取電晶體；及在第一區域與第二區域之間的第三區域內形成用於第二記憶體單元的第二寫電晶體，第一記憶體單元及第二記憶體單元為同一行的相鄰列中的記憶體單元。在一些實施例中，方法進一步包含：在第二區域內形成用於第二記憶體單元的多個第二讀出存取電晶體。在一些實施例中，方法進一步包含：在與第二區域及第三區域重疊的同一n型摻雜區域中形成第二讀出存取電晶體及第二寫入電晶體。在一些實施例中，方法進一步包含：在第二區域內的一n型摻雜 區域中形成第二讀出存取電晶體；及在與n型摻雜區域相鄰的一p型摻雜區域中形成第二寫入電晶體，p型摻雜區域與第一區域及第三區域重疊。在一些實施例中，方法進一步包含：在一n型摻雜區域形成第一寫入存取電晶體；及在另一n型摻雜區域中形成第一讀出存取電晶體。在一些實施例中，方法進一步包含：在一第四區域內形成用於第一記憶體單元的多個第三讀出存取電晶體，第一區域位於第三區域與第四區域之間；及在第四區域內形成用於第二記憶體單元的多個第四讀出存取電晶體。在一些實施例中，方法進一步包含：在與第一區域及第四區域重疊的一n型摻雜區域中形成第三讀出存取電晶體及第四讀出存取電晶體。
上文概述了數個實施例的特徵，使得熟習此項技術者可以更好地理解本揭示內容的各態樣。熟習此項技術者應理解，熟習此項技術者可以容易地將本揭示內容用作設計或修改其他製程及結構的基礎，以實現與本文介紹的實施例相同的目的及/或實現相同的優點。熟習此項技術者亦應認識到，該些等效構造不脫離本揭示內容的精神及範疇，並且在不脫離本揭示內容的精神及範疇的情況下，該些等效構造可以進行各種改變、替代及變更。
200:佈局圖
202:N型阱區域
204、206:P型阱區域
211、213、215、217、219:OD區域
221、223、225、227、231、233、235、237、241、243、245:多晶矽區域
251、253、255、257、259、261、263、265、267、269、271、273、275、277、279:互連結構
N0~N5、N10~N15:電晶體
NP1~NP2:n型摻雜區域
P0、P1、P10、P11:電晶體
PP1:p型摻雜區域

Claims (10)

  1. 一種記憶體設備，包含：複數個記憶體單元，至少包括一第一記憶體單元及一第二記憶體單元；一第一寫入埠，佈置在該第一記憶體單元的一第一摻雜區域中；及一第一讀出埠，佈置在該第一記憶體單元的一第二摻雜區域中，該第一讀出埠藉由該第二記憶體單元的一第二寫入埠與該第一寫入埠分開。
  2. 如請求項1所述之記憶體設備，其中該第二記憶體單元包含：該第二寫入埠及佈置在該第二摻雜區域中的一第二讀出埠。
  3. 如請求項1所述之記憶體設備，其中該第二記憶體單元包含：佈置在該第一摻雜區域中的該第二寫入埠；及佈置在該第二摻雜區域中的一第二讀出埠。
  4. 一種半導體裝置，包含：一第一記憶體單元，包含：一第一儲存單元，包含形成在一第一n型摻雜區域中的多個n型電晶體及形成在該第一n型摻雜區域與一第 二n型摻雜區域之間的一第一p型摻雜區域中的多個p型電晶體；複數個第一寫入存取電晶體，形成於該第一n型摻雜區域或該第一p型摻雜區域中；及複數個第一讀出存取電晶體，形成於該第二n型摻雜區域中；及一第二記憶體單元，其中該第一記憶體單元的一第一寫入埠藉由該第二記憶體單元的一第二寫入埠與該第一記憶體單元的一第一讀出埠分開。
  5. 如請求項4所述之半導體裝置，其中該第二記憶體單元包含：一第二儲存單元，包含形成在該第二n型摻雜區域中的多個n型電晶體及形成在該第一p型摻雜區域中的多個p型電晶體；複數個第二寫入存取電晶體，形成於該第二n型摻雜區域或該第一p型摻雜區域；及複數個第二讀出存取電晶體，形成於該第二n型摻雜區域中。
  6. 如請求項5所述之半導體裝置，其中該些第一讀出存取電晶體中的一者藉由形成在該些第一讀出存取電晶體及該些第二讀出存取電晶體上方的一或多個導電層 中的一或多個導電特徵連接至該些第二讀出存取電晶體中的相應一者。
  7. 如請求項5所述之半導體裝置，其中該些第一寫入存取電晶體中的一者藉由形成在該些第一寫入存取電晶體及該些第二寫入存取電晶體上方的一或多個導電層中的一或多個導電特徵連接至該些第二寫入存取電晶體中的相應一者。
  8. 一種形成一靜態隨機存取記憶體單元結構的方法，包含：在一第一區域內形成用於一第一記憶體單元的多個第一寫入存取電晶體；在一第二區域內形成用於該第一記憶體單元的多個第一讀出存取電晶體；在該第一區域與該第二區域之間的一第三區域內形成用於一第二記憶體單元的多個第二寫入電晶體，該第一記憶體單元及該第二記憶體單元為同一行的相鄰列中的記憶體單元；及在一第四區域內形成用於該第一記憶體單元的多個第二讀出存取電晶體，該第一區域位於該第三區域與該第四區域之間。
  9. 如請求項8所述之方法，進一步包含： 在該第二區域內形成用於該第二記憶體單元的多個第三讀出存取電晶體。
  10. 如請求項8所述之方法，進一步包含：在該第四區域內形成用於該第二記憶體單元的多個第四讀出存取電晶體。
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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040120209A1 (en) * 2002-12-18 2004-06-24 Lee Tae-Jung Semiconductor memory device supporting two data ports

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100520955C (zh) * 2002-09-12 2009-07-29 松下电器产业株式会社 存储装置
US9257172B2 (en) * 2014-02-28 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-port memory cell
US10354952B2 (en) * 2014-10-30 2019-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Memory cell having multi-level word line
US9524972B2 (en) * 2015-02-12 2016-12-20 Qualcomm Incorporated Metal layers for a three-port bit cell
US9786359B2 (en) * 2016-01-29 2017-10-10 Taiwan Semiconductor Manufacturing Company, Ltd. Static random access memory (SRAM) tracking cells and methods of forming same
US9659599B1 (en) * 2016-04-12 2017-05-23 Taiwan Semiconductor Manufacturing Co., Ltd. Multiple port data storage device

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040120209A1 (en) * 2002-12-18 2004-06-24 Lee Tae-Jung Semiconductor memory device supporting two data ports

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