JP4989847B2 - 半導体装置 - Google Patents
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(実施の形態1)
(実施の形態2)
次に、画素部401及び駆動回路402、403を含む表示手段421、記憶手段404、CPU405の相互関係とその一連の動作について以下に簡単に説明する(図3参照)。
記憶手段404は、データ保持手段211と、プリチャージ手段212と、遅延手段213と、カラムデコーダ217と、ロウデコーダ218とを含む。CPU405は、制御部422と演算部423とを含む。
記憶手段404からデータの読み出し又は書き込みを行う場合、まず、CPU405が具備する制御部422が含むプログラムカウンタから、データが格納されたメモリセル又はデータを格納するメモリセルのアドレスの情報は、記憶手段404が含むアドレス選択手段であるロウデコーダ218と遅延手段213に供給される。
指定されたアドレスから読み出された情報は、カラムデコーダ217から、制御部422が含む命令レジスタに供給される。また、指定されたアドレスに書き込む情報は演算部423が含むレジスタから供給される。
表示手段421が含む画素部401における画像の表示は、CPU405から駆動回路402、403に供給される信号に従って行われる。なお、映像信号が記憶手段404に記憶されている場合、記憶手段404からCPU405を介して信号線側の駆動回路402に供給される。
本実施の形態は、上記の実施の形態と自由に組み合わせることができる。
(実施の形態3)
本発明は、増幅手段に相当する第2の素子群を形成する第2の領域60、61、62、63、64、65、66、67は、選択手段に相当する第1の素子群を形成する第1の領域50、51、52、53、54、55、56、57、58の間に設けられることを特徴とする(図6、7参照)。換言すると、第1の領域50、51、52、53、54、55、56、57、58と第2の領域60、61、62、63、64、65、66、67は交互に設けられることを特徴とする。
上記特徴により、導電層と第1の素子群の間で発生する寄生容量が減少する。従って、導電層を用いた信号の伝達に際し、寄生容量による負荷が低減するため、信号の伝達の遅延が抑制されるという効果が生じる。
図示するように、領域80に設けられたデコーダは複数の論理回路とインバータにより構成される。
第1の領域50、51に設けられた選択手段である第1の素子群は複数の論理回路とインバータを構成する複数の素子に相当し、第2の領域60に設けられた増幅手段である第2の素子群はセンスアンプ81を構成する複数の素子に相当する。領域70に設けられた出力増幅手段に相当する素子群は、複数のTFTと論理回路に相当する。
データ記憶ブロックは、プログラムROM(PROM)101、作業領域用RAM(WRAM)102、音声データ用プログラムROM(AudioROM)103、ラインバッファRAM104a、104b、インレンジRAM(INRAM)105、カラーパレットRAM(CRAM)106、メモリコントローラ107、デコーダ/レジスタ108、音声データ用プログラムROMコントローラ109、音声データ用DA変換回路/演算増幅器110、及びメモリ用参照電源発生回路(Vref電源)111、階調電源112を有する。
表示ブロックは、画素部113と駆動回路114、115を有する。画像処理ブロックは、画像処理回路116を有する。制御ブロックは、CPU117を有する。
11 導電層
12 第1の素子群
13 第2の素子群
14 領域
19 ピッチ
20 ピッチ
20a ピッチ
20b 第1の領域
21〜25 第1の領域
26〜29 第2の領域
30〜35領域
Claims (6)
- 基板の一表面に、第1の領域、複数の第2の領域、複数の第3の領域及び第4の領域を有し、
前記第1の領域には、列方向に延伸する複数の第1の導電層、及び行方向に延伸する複数の第2の導電層が設けられ、
前記複数の第2の領域のそれぞれには、前記複数の第1の導電層から1つを選択する機能を有する選択手段が設けられ、
前記複数の第3の領域のそれぞれには、前記複数の第1の導電層から伝達される信号を増幅する機能を有するセンスアンプが設けられ、
前記第4の領域には、前記複数の第2の領域のそれぞれに設けられた前記選択手段と電気的に接続されるデコーダが設けられ、
前記複数の第2の領域及び前記複数の第3の領域は、前記第1の領域の前記列方向側に配置され、
前記複数の第2の領域のうちの前記行方向に並べて配置された2つの間に、前記複数の第3の領域のいずれか1つが配置されていることを特徴とする半導体装置。 - 請求項1において、
前記複数の第2の領域のそれぞれは、複数の素子形成領域に分割され、
前記複数の素子形成領域の行方向のピッチは、前記複数の第1の導電層間のピッチと異なることを特徴とする半導体装置。 - 請求項1又は請求項2において、
前記基板はガラス基板であることを特徴とする半導体装置。 - 請求項1乃至請求項3のいずれか一項において、
前記基板上に設けられた記憶素子を有することを特徴とする半導体装置。 - 請求項1乃至請求項4のいずれか一項において、
前記基板上に設けられた発光素子または液晶素子を有することを特徴とする半導体装置。 - 請求項1乃至請求項5のいずれか一項において、
制御手段、電源発生手段及び送受信手段を有することを特徴とする半導体装置。
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