KR19990030081A - 공간 효율적 ｍｄｑ 스위치 배치 - Google Patents
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Abstract
로우 및 칼럼으로 배열된 다수의 메모리 셀을 갖는 반도체 메모리는 로우에 평행한 길이를 갖는 제 1의 일반적 직사각형 영역에 배치된 센스 증폭기 뱅크를 포함하며, 여기서 뱅크 내의 각 센스 증폭기는 관련 칼럼의 한 쌍의 상보 비트라인 사이 센스 증폭기 영역에 배치된다. MDQ 스위치는 적어도 하나의 드라이버에 상응하는 로우방향 공간을 할당하는 센스 증폭기 영역에 위치되어, 그것의 공간 효율적 배치를 제공한다.
Description
본 발명은 대용량 다이내믹 랜덤 액세스 메모리(DRAM)와 같은 반도체 메모리에 관한 것으로, 특히 MDQ(master data line) 스위치를 센스 증폭기 영역에 위치시켜 공간-효율적인 레이아웃을 가지게 한 반도체 메모리에 관한 것이다.
대용량 메모리는 보통 센스 증폭기 뱅크들을 메모리 셀 어레이들 사이에 포함한다. 센스 증폭기 뱅크는 칩 표면 상의 공간을 차지한다. 보다 큰 용량 메모리 칩에 대한 요구와 함께, 가용 표면적은 가능한 한 효율적으로 유지하고 사용하기 위하여 중요성이 증대되고 있다. 메모리 칩은 다수의 로우 및 칼럼으로 배열된다. 예를 들어 칼럼 사이즈의 감소는 칩 사이즈에 커다란 효과를 갖는다.
도 1에, 전형적 메모리 어레이(10)가 도시되어 있다. 센스 증폭기 뱅크(12)는 메모리 셀(18)의 칼럼(16)에 대해 다수의 센스 증폭기(14)를 포함한다. 메모리 셀(18)의 각 칼럼(16)은 한 쌍의 상보 비트라인(20)을 포함한다. 동작 중, 센스 증폭기(14)는 한 쌍의 상보 비트라인(20) 사이의 전압차를 감지한다. 전압차를 감지하는 동안, 센스 증폭기(14)는 전압차를 그 쌍의 한 비트라인에 비트라인 하이 전압으로 증폭하며, 다른 비트라인은 그라운드된다. 어느 한 라인이 요구에 따라 하이(비트라인 하이)로 또는 로우(그라운드)로 구동될 수 있다. 이는 그 칼럼내의 메모리 셀이 요구에 따라 하이 또는 로우 비트를 저장할 수 있게 한다. 영역(22)은 3개의 센스 증폭기(14)와 메모리 셀이 위치되지 않은 스티치(stitch)-영역(23)을 포함하여 도시되어 있다. 또한 세그먼트된 워드라인 아키텍쳐에서, 로컬 워드라인 드라이버는 상응하는 자유영역에 위치될 수 있다.
도 2에 따르면, 센스 증폭기(14)는 보통 2개로 분리된 반쪽 센스 증폭기(14)를 구동하는 데 사용되는 대용량 트랜지스터를 포함한다. 2개의 반쪽 센스 증폭기(14)는 P-증폭기(24)와 N-증폭기(26)를 포함하고 있다. 스티치-영역(23)은 보통 칼럼(16)과 인접하며, 칼럼(16)과 동일한 기본 방향성을 갖는다. 스티치-영역(23)은 비트라인(20)이 없는 간헐적 공간이며, 그래서 필요한 컴포넌트를 위치시키기에 편리한 공간을 생성한다. 절연(isolation) 트랜지스터를 포함하는 멀티플렉싱 회로에 대한 영역은 MUX 영역(28, 30) 내에 위치된다. 등화(equalization) 트랜지스터를 포함하는 비트라인 이퀄라이저 회로는 EQ 영역(32, 34) 내에 위치된다. 하나의 EQ가 MUX 영역(28, 30) 사이에 위치된다면, EQ 영역(32, 34)은 공유될 수 있다. MUX 및 EQ 영역은 모두 센스 증폭기 뱅크(12)(도 1)의 단부 쪽에 할당되어 있다.
P-증폭기(24)는 P-증폭기 영역(36)에 위치되고, N-증폭기(26)는 N-증폭기 영역(38)에 위치된다. 스티치-영역(23)에 위치된 트랜지스터는 PSET 트랜지스터(PSET) 드라이버(40) 및 NSET 트랜지스터(NSET) 드라이버(42)를 포함한다. 언급한 바와 같이, 센스 증폭기(14)는 N-증폭기(38) 및 P-증폭기(36)를 포함한다. N-증폭기(38)는 NSET 드라이버(42)로 구동되는 단일 NSET에 의해 제어되고, P-증폭기(40)는 PSET 드라이버(40)로 구동되는 단일 PSET에 의해 제어된다. 경우에 따라, PSET(40)와 NSET(42) 드라이버는 보통 다수의 P-증폭기 또는 N-증폭기를 구동하는 데 사용된다. PSET(40)와 NSET(42) 드라이버는 비교적 큰 경향이 있다. PSET(40)와 NSET(42) 드라이버에 대한 흔한 배치 위치는 스티치-영역(23) 내이며, 이는 그러한 배치를 위한 공간이 있기 때문이다. 그러나, 요구가 증가함에 따라, 이 영역은 이러한 디바이스의 배치를 위해서는 부적절하게 되었다. 게다가, NSET 드라이버가 P-웰 위로 배치할 것을 요구하고, PSET 드라이버(40)는 N-웰 위로 배치할 것을 요구한다. 이는 PSET 드라이버(40)를 스티치-영역(23) 내의 P-증폭기 영역(24)에 인접한 영역에 배치하는 것을 제한하며, 그리고 NSET 드라이버(42)를 스티치-영역(23) 내의 N-증폭기 영역(26), EQ 영역(32, 34) 또는 MUX 영역(28, 30)에 인접하여 배치하는 것을 제한한다.
PSET(40)와 NSET(42) 드라이버를 보다 적절하게 수용하기 위하여, PSET(40)와 NSET(42) 드라이버 부분을 영역(24, 26)내에 각각 위치시킬 수 있는 것은 이득이 있다. 그들 각각의 증폭 영역 내에 드라이버(40, 42)를 가진다는 것은 RC 시간 지연을 줄인다. 그러나, 그러한 배치는 PSET(40)와 NSET(42) 드라이버의 소스, 게이트, 및 드레인에 필요한 콘택으로 인하여 비트라인을 재루트할 필요성을 만든다.
도 3에, 콘택(46, 48, 및 50) 주위에 루트된 비트라인(20)이 도시되어 있다. 그 내에 비트라인(20)이 위치한 층(M0)을 관통하여, 콘택(46, 50)은 액티브 영역(AA)까지 아래로 연장된다. 메탈 라인(54, 56)은 NSET(42) 드라이버의 소스(58)와 드레인(60)을 연결하는 데 사용된다. N-증폭기(26)는 개략적으로 도시되고 있다. NSET 드라이버(42)의 콘택(48)은 비트라인(20)에 의해 회피되어져야 한다. 비트라인(20)의 재루팅은 가용 칩면적을 감소시켜 칩 레이아웃의 공간 효율을 감소시키며, 이는 칩 사이즈를 감소시키고자 하는 요구와 직접 상충하게 된다.
도 4에, 콘택(46', 48', 및 50') 주위에 루트된 비트라인(20)이 도시되어 있다. 그 내에 비트라인(20)이 위치한 층(M0)을 관통하여, 콘택(46', 50')은 액티브 영역(AA)까지 아래로 연장된다. 메탈 라인(54', 56')은 PSET(40) 드라이버의 소스(58')와 드레인(60')을 연결하는 데 사용된다. P-증폭기(24)는 개략적으로 도시되고 있다. PSET 드라이버(40)의 콘택(48')은 비트라인(20)에 의해 회피되어져야 한다. 마찬가지로, 비트라인(20)의 재루팅은 가용 칩면적을 감소시켜 칩 레이아웃의 공간 효율을 감소시키며, 이는 칩 사이즈를 감소시키고자 하는 요구와 직접 상충하게 된다.
전체 칩 레이아웃 면적을 줄이기 위하여, 공간 효율적 레이아웃들은 MDQ 스위치들과 같은 디바이스들을 센스 증폭기 뱅크에 인접하여 배치시키는 시도를 하여 왔다. MDQ 스위치는 칩에 걸쳐 보통 드문드문 분포되어 있다. 그러므로, 그러한 디바이스를 가용 자유공간에 위치시켜 반도체 메모리 칩 상의 레이아웃 면적을 보존하는 것이 바람직하다.
그러므로, 칩의 전체 사이즈에 영향을 끼칠 수 있는 비트라인을 현저하게 재루트하지 않고 보다 공간 효율적인 레이아웃을 생성하기 위하여, 가용 공간 내에 MDQ 스위치를 배치시킬 필요가 있다.
따라서, 본 발명의 목적은 비트라인을 현저하게 재루트하지 않고도 보다 공간 효율적인 레이아웃을 생성하는 데 있다.
도 1은 반도체 메모리에 대한 종래기술의 센스 증폭기 뱅크 레이아웃 평면도.
도 2는 센스 증폭기 뱅크의 스티치(stitch)-영역 및 수개 칼럼을 보여주는, 도 1의 종래기술 영역(22)에 대한 분해도.
도 3은 N-증폭기와 각 NSET 드라이버에 대한 각각의 소스, 드레인 및 게이트용 콘택을 갖는 N-증폭기 영역에 위치된 NSET 드라이버를 보여주며, 그리고 재루트된 비트라인을 보여주는 종래기술의 개략도.
도 4는 P-증폭기와 각 PSET 드라이버에 대한 각각의 소스, 드레인 및 게이트용 콘택을 갖는 P-증폭기 영역에 위치된 PSET 드라이버를 보여주며, 그리고 재루트된 비트라인을 보여주는 종래기술의 개략도.
도 5는 센스 증폭기의 증폭기 영역 외부에 PSET 드라이버 및 NSET 드라이버를 갖는 센스 증폭기 회로를 보여주는 칼럼의 종래기술 개략도.
도 6은 센스 증폭기의 증폭기 영역 내부에 PSET 드라이버 및 NSET 드라이버를 갖는 센스 증폭기 회로를 보여주는 칼럼의 개략도.
도 7은 다수의 NSET 드라이버를 글로벌 메탈 라인에 연결하는 콘택수를 감소시킨 N-증폭기 영역 및 재루팅이 최소화된 비트라인을 보여주는 개략도.
도 8은 다수의 PSET 드라이버를 글로벌 메탈 라인에 연결하는 콘택수를 감소시킨 P-증폭기 영역 및 재루팅이 최소화된 비트라인을 보여주는 개략도.
도 9는 NSET 드라이버와 N-증폭기 사이에 공유되는 확산영역을 보여주는, 상보 쌍의 비트라인들에 평행하게 그리고 사이 내에서 취해진 N-증폭기 영역의 횡단면도.
도 10은 PSET 드라이버와 P-증폭기 사이에 공유되는 확산영역을 보여주는, 상보 쌍의 비트라인들에 평행하게 그리고 사이 내에서 취해진 P-증폭기 영역의 횡단면도 및
도 11은 증폭기 영역에 분포된 드라이버 및 드라이버 세그먼트들 사이에 분포된 MDQ 스위치를 보여주는 센스 증폭기 뱅크의 평면도이다.
*도면의 주요부분에 대한 부호 설명*
114 : 센스 증폭기 116 : 칼럼
120 : 비트라인 124 : P-증폭기 영역
124a, 124b: P-형트랜지스터 126 : N-증폭기영역
126a, 126b : N-형 트랜지스터 128, 130 : MUX 영역
132, 134 : 이퀄라이저 회로 140 : PSET 드라이버
142 : NSET 드라이버
로우 및 칼럼으로 배열된 다수의 메모리 셀을 갖는 반도체 메모리는 로우에 평행한 길이를 갖는 일반적으로 직사각형인 제 1영역에 센스 증폭기 뱅크를 포함한다. 여기서 뱅크내의 각 센스 증폭기는 관련 칼럼의 한 쌍의 상보 비트라인 사이의 센스 증폭기 영역에 배치된다. MDQ 스위치는 적어도 하나의 드라이버에 상응하는 로우방향 공간을 차지하게 하는 센스 증폭기 영역에 위치되어, 그것의 공간 효율적 배치를 제공한다.
다이내믹 RAM, 싱크로너스 DRAM, 또는 병합 DRAM-로직 칩(임베디드 DRAM)과 같은 랜덤 액세스 메모리(DRAM) 칩은 많은 센스 증폭기 뱅크를 포함한다. 칩 상의 특징의 밀도를 증가시키면서 칩 사이즈를 줄이려는 계속된 요구는 칩 레이아웃 면적의 효율적 사용의 방향으로 기술을 이끌어왔다. 직사각형의 스티치 영역은 커다란 PSET 및 NSET 드라이버를 수용하는 데 보통 사용된다. 시간 지연을 감소시키고 보다 큰 사이즈의 드라이버를 수용하기 위해서는, PSET 및 NSET 드라이버의 모두 또는 일부를 레이아웃 영역의 다른 부분들 사이에 분산시키는 것이 편리하다. 그러나, 센스 증폭기 영역 내에 이러한 드라이버를 배치시킨다는 것은 드라이버의 소스, 드레인 및 게이트에 대한 콘택 주위에 비트라인을 루트시킬 필요가 있다. 비트라인 메탈 층(M0)을 관통하는 콘택의 수를 감소시킴으로써, PSET 및 NSET 드라이버는 센스 증폭기 영역 내에 위치될 수 있으며, 그리고 콘택 주위에 재루팅의 양을 감소시키거나 비트라인 루팅을 가능하게 할 수 있다. 이는 보다 효율적인 레이아웃을 가져다준다.
도 5에는, 종래기술 센스 증폭기(14)에 대한 개략도가 도시되고 있다. 비트라인(20)은 센스 증폭기(14)가 배치되어 있는 칼럼(16)의 윤곽을 그리고 있다. PSET 드라이버(40) 및 NSET 드라이버(42)는 칼럼(16) 외부에 도시되고 있으며, 예를 들어 로우 디코더(미도시)에 위치되어 있다. 이퀄라이저 회로(32, 34) 또한 도시되어 있다. MUX 영역(28, 30)내의 MUX 격리 스위치 또한 도시되어 있다. N-증폭기 영역(26)은 2개의 N-타입 트랜지스터(26a, 26b)를 포함하고 있다. N-타입 트랜지스터(26a, 26b)는 어느 하나의 소스가 노드(N1)에서 다른 하나의 드레인이 되도록 연결된다. 또한, NSET 드라이버(42)는 N1에 연결된 자신의 드레인을 갖는다. P-타입 트랜지스터(24a, 24b)는 어느 하나의 소스가 노드(N2)에서 다른 하나의 드레인이 되도록 연결된다. 또한, PSET 드라이버(40)는 N2에 연결된 자신의 드레인을 갖는다. NSET 드라이버(42) 및 PSET 드라이버(40) 모두 센스 증폭기(14)의 경계 외부에 위치되어 있다. 설명상 하나의 칼럼이 도시되어 있지만, NSET 드라이버 및 PSET 드라이버는 종종 다수의 센스 증폭기를 구동한다. 예를 들어, 드라이버는 512개 센스 증폭기를 구동한다.
도 6에는, 센스 증폭기 영역 내로 이동된 PSET 드라이버(140) 및 NSET 드라이버(142)를 갖는 센스 증폭기(114)에 대한 개략도가 도시되고 있다. 비트라인(120)은 내부에 센스 증폭기(114)가 배치된 칼럼(116)의 윤곽을 그리고 있다. PSET 드라이버(140) 및 NSET 드라이버(142)는 그들의 상응하는 증폭기 영역 내에 도시되고 있다. 예를 들어, NSET 드라이버(142)는 N-증폭기 영역(126) 내에 위치되고, PSET 드라이버(140)는 P-증폭기 영역(124) 내에 위치된다. MUX 영역(128, 130)내의 MUX 격리 스위치뿐만 아니라 이퀄라이저 회로(132, 134)도 도시되고 있다. N-증폭기 영역(126)은 NSET 드라이버(142) 뿐만 아니라 2개의 N-타입 트랜지스터(126a, 126b)를 포함한다. N-타입 트랜지스터(126a, 126b)는 어느 하나의 소스가 노드(N3)에서 다른 하나의 드레인이 되도록 연결된다. 또한, NSET 드라이버(142)는 N3에 연결된 드레인을 갖는다. P-증폭기 영역(124)은 PSET 드라이버(140) 뿐만 아니라 2개의 P-타입 트랜지스터(124a, 124b)를 포함한다. P-타입 트랜지스터(124a, 124b)는 어느 하나의 소스가 노드(N4)에서 다른 하나의 드레인이 되도록 연결된다. 또한, PSET 드라이버(140)는 N4에 연결된 드레인을 갖는다. NSET 드라이버(142) 및 PSET 드라이버(140) 모두 센스 증폭기(114)의 경계 내에 위치된다. 이와 같은 방법으로, 드라이버와 증폭기 사이의 거리를 줄임으로써 RC 지연이 감소된다.
드라이버(140, 142)를 센스 증폭기 영역 내로 위치시키는 데 따른 이점을 실현하기 위하여, 도 4에 도시된 바와 같이 소스, 게이트 및 드레인 콘택 주위에 비트라인을 재루팅하는 문제를 처리할 필요가 있다. 이 문제는 비트라인(20)이 바이패스하는 콘택의 수를 감소시키는 데에서 처리된다.
도 7에는, 본 개시에 대한 발명의 개략도가 도시되고 있다. 콘택(146, 148 및 150)은 도 3의 콘택(46, 48 및 50)을 재배치하는 데 사용된다. 콘택의 전체수가 현저히 감소될 수 있다. 왜냐하면, 다수의 종래기술 센스 증폭기 콘택(46, 48 및 50)이 콘택(146, 148 및 150)에 의해 재배치되기 때문이다. N-증폭기(126)는 비트라인(120) 사이에 배치된 것으로 도시된 N-증폭기 트랜지스터(126a, 126b)를 갖는다. 제 1확산 영역(154)은 NSET 드라이버(142)에 의해 공유된다. 다수의 NSET 드라이버(142)는 예를 들어 연결된 모든 NSET 드라이버(142)에 대한 드레인인 영역(154)에 연결될 수 있다. 제 1확산 영역(154)은 액티브 영역(AA)내에 위치된다. AA는 칩 레이아웃에서 최저 레벨을 나타낸다. 다음 레벨업은 게이트 컨덕터(GC), M0, 그 다음은 M1, 등등. 비트라인(120)은 레벨(AA)을 넘어 패스하여 따라서 영역(154)을 넘어 패스하는 레벨(M0)상에 있다. 제 2확산 영역은(156) 또한 레벨(AA) 상에 위치된다. 다수의 NSET 드라이버(142)는 예를 들어 연결된 모든 NSET 드라이버(142)에 대한 소스인 영역(156)에 연결될 수 있다.
영역(154)은 보다 높은 레벨 예를 들어 M1 상에 위치한 글로벌 메탈 라인(152)에 콘택(146)으로 연결된다. 콘택(146)은 단 하나의 콘택(146)을 통해 다수의 NSET 드라이버(142) 소스를 연결한다. NSET 드라이버(142)가 N3에서 N-증폭기(126)와 확산영역(154)을 공유한다면, 글로벌 메탈 라인(152)은 불필요하다. 이는 각 센스 증폭기 칼럼에 대해 하나의 콘택 예를 들어 도 3의 콘택(46)을 가졌던 이전에 필요했던 콘택들을 대체한다. 콘택(146)은 많은 종래기술 콘택 예를 들어 512개 콘택을 대체한다. 콘택(146)은 연결(168)이 글로벌 메탈 라인(152)으로 행해지면서 사용된 레이아웃 면적을 나타낸다. 한 예에서, 글로벌 메탈 라인(152)은 직접 영역(154) 위에 있게된다. 도 9참조.
콘택(150)은 그를 통해 다수의 NSET 드라이버(142)의 소스를 연결한다. 이는 각 트랜지스터 소스에 대해 하나의 콘택 예를 들어 도 3의 콘택(50)을 가졌던 이전에 필요했던 콘택들을 대체한다. 콘택(150)은 많은 종래기술 콘택 예를 들어 512개 콘택을 대체한다. 콘택(150)은 글로벌 그라운드 메탈 라인(160)을 영역(156)으로 연결한다. 콘택(150)은 글로벌 그라운드 메탈 라인(160)으로 행해지는 연결(164)로 대표된다. 한 예에서, 글로벌 그라운드 메탈 라인(160)은 직접 영역(156) 위에 있게된다. 도 9참조.
콘택(148)은 그를 통해 다수의 NSET 드라이버(142) 게이트를 연결한다. 이는 각 트랜지스터 게이트에 대해 하나의 콘택 예를 들어 도 3의 콘택(48)을 가졌던 이전에 필요했던 콘택들을 대체한다. 콘택(148)은 많은 종래기술 콘택 예를 들어 512개 콘택을 대체할 수 있다. 콘택(148)은 게이트 컨덕터(158)를 글로벌 게이트 커넥션 메탈 라인(162)에 연결한다. 한 예에서, 게이트 컨덕터(158)는 다수의 NSET 드라이버(142) 게이트를 연결하기에 충분할 수 있으며, 따라서 글로벌 게이트 커넥션 메탈 라인(162)에 대한 필요성을 없애며, 이를 통해 콘택의 수를 감소시킨다. 도 9참조. 글로벌 게이트 커넥션 메탈 라인(162)의 생략은 게이트 컨덕터(158)의 저항이 충분히 낮다면 일어날 수 있다. 콘택(148)은 연결(166)이 글로벌 게이트 커넥션 메탈 라인(160)으로 행해지면서 사용된 레이아웃 면적을 나타낸다. 한 예에서, 글로벌 게이트 커넥션 메탈 라인(160)은 직접 게이트 컨덕터(158)위에 있다. 도 9참조. 다른 예에서, 게이트 컨덕터(158)는 칼럼에 직각으로 방향 설정되며, 많은 디바이스 예를 들어 순환되는 드라이버 디바이스에 의해 공유된다.
도 8에서, P-증폭기(124)는 비트라인(120) 사이에 배치된 것으로 도시된 P-증폭기 트랜지스터(124a, 124b)를 갖는다. 제 1확산 영역(172)은 PSET 드라이버(140)에 의해 공유된다. 다수의 PSET 드라이버(140)는 예를 들어 연결된 모든 PSET 드라이버(140)에 대한 드레인인 영역(172)에 연결될 수 있다. 제 1확산 영역(172)은 액티브 영역(AA)내에 위치된다. AA는 칩 레이아웃에서 최저 레벨을 나타낸다. 다음 레벨업은 게이트 컨덕터 레벨(GC), M0, 그 다음은 M1, 등등. 비트라인(120)은 레벨(AA)을 넘어 패스하여 따라서 영역(172)을 넘어 패스하는 레벨(M0)상에 있다. 제 2확산 영역은(174) 또한 레벨(AA) 내에 위치된다. 다수의 PSET 드라이버(140)는 예를 들어 연결된 모든 PSET 드라이버(140)에 대한 소스인 영역(174)에 연결될 수 있다.
영역(172)은 보다 높은 레벨 예를 들어 M1 상에 위치한 글로벌 메탈 라인(170)에 콘택(182)으로 연결된다. PSET 드라이버(140)가 N4에서 P-증폭기(124)와 확산영역(172)을 공유한다면, 글로벌 메탈 라인(170)은 불필요하다. 콘택(182)은 단 하나의 콘택(182)을 통해 다수의 PSET 드라이버(140) 드레인을 연결한다. 이는 각 센스 증폭기 칼럼에 대해 하나의 콘택 예를 들어 도 4의 콘택(46')을 가졌던 이전에 필요했던 콘택들을 대체한다. 콘택(182)은 많은 종래기술 콘택 예를 들어 512개 콘택을 대체한다. 콘택(182)은 연결(188)이 글로벌 메탈 라인(170)으로 행해지면서 사용된 레이아웃 면적을 나타낸다. 한 예에서, 글로벌 메탈 라인(170)은 영역(170) 위에 직접 존재하게 된다. 도 9참조.
콘택(184)은 그를 통해 다수의 PSET 드라이버(140)의 소스를 연결한다. 이는 각 트랜지스터 소스에 대해 하나의 콘택 예를 들어 도 4의 콘택(50')을 가졌던 이전에 필요했던 콘택들을 대체한다. 콘택(184)은 많은 종래기술 콘택 예를 들어 512개 콘택을 대체한다. 콘택(184)은 글로벌 그라운드 메탈 라인(178)을 영역(174)으로 연결할 수 있다. 콘택(184)은 연결(190)이 글로벌 비트라인 하이 메탈 라인(178)으로 행해지면서 사용된 레이아웃 영역을 나타낸다. 한 예에서, 글로벌 비트라인 하이 메탈 라인(178)은 영역(174) 위에 직접 존재하게 된다. 도 9참조.
콘택(186)은 그를 통해 다수의 PSET 드라이버(140) 게이트를 연결한다. 이는 각 트랜지스터 게이트에 대해 하나의 콘택 예를 들어 도 4의 콘택(48')을 가졌던 이전에 필요했던 콘택들을 대체한다. 콘택(186)은 많은 종래기술 콘택 예를 들어 512개 콘택을 대체할 수 있다. 콘택(186)은 로컬 게이트 커넥션 라인(176)을 글로벌 게이트 커넥션 메탈 라인(180)에 연결한다. 한 예에서, 게이트 컨덕터(176)는 다수의 PSET 드라이버(140) 게이트를 연결하기에 충분할 수 있으며, 따라서 글로벌 게이트 커넥션 메탈 라인(180)에 대한 필요성을 없애며, 이는 또한 콘택의 수를 감소시킨다. 도 10참조. 글로벌 게이트 커넥션 메탈 라인(180)의 생략은 게이트 컨덕터(176)의 저항이 충분히 낮다면 일어날 수 있다. 콘택(186)은 연결(192)이 글로벌 게이트 커넥션 메탈 라인(178)으로 행해지면서 사용된 레이아웃 영역을 나타낸다. 한 예에서, 글로벌 게이트 커넥션 메탈 라인(178)은 직접 게이트 컨덕터(176)위에 있다. 도 9참조. 다른 예에서, 게이트 컨덕터(176)는 칼럼에 직각으로 방향 설정되며, 많은 디바이스 예를 들어 순환되는 드라이버 디바이스에 의해 공유된다.
도 7 및 8에 도시된 바와 같이, 콘택(146, 148, 150, 182, 184, 및 186)은 센스 증폭기(114) 내에 PSET 드라이버(140)와 NSET 드라이버(142)를 위치시키는 데 필요한 콘택의 수를 크게 감소시킨다. 콘택의 수가 감소되므로, 콘택 영역 주위의 비트라인 재루팅이 줄어들거나 비트라인 재루팅을 가능하게 한다. 그 결과, 칩에 대한 보다 공간 효율적인 레이아웃이 제공된다. 한 예에서, 콘택은 콘택(146, 148, 150, 182, 184, 및 186)이 비트라인(120) 사이에 맞도록 형성되며, 이를 통해 비트라인(120)의 현저한 재루팅에 대한 필요성을 없앤다.
도 9에는, NSET 드라이버(142)의 확산 영역(156) 위로 직접 배치된 글로벌 메탈 라인(160)을 갖는 한 예의 횡단면도가 도시되어 있다. 콘택(150)은 글로벌 메탈 라인(160)을 확산영역(156)에 연결한다. NSET 드라이버(142)는 확산영역(154)과 확산영역(156) 사이에 배치된 게이트 컨덕터(152)를 갖는다. 한 예에서, 확산영역(154)은 확산영역(156)에 가로질러, 바람직하게는 수직되게 연장되어 보다 효율적으로 가용 공간을 이용하게 한다. 다수의 NSET 드라이버(142)는 확산영역(156)을 공유한다. 대안적 예에서, 확산영역(156)은 N-증폭기(126)와 공유된다.
도 9는 센스 증폭기 뱅크(12)(도 2참조)의 N-증폭기 영역(38)에 대한 횡단면도로서, 메탈 라인(152, 162)과 콘택(146, 148)이 생략되어 있다. P-웰(200)은 N-증폭기 영역(38)(도 2)에 위치되어 있다. 확산영역(154)과 확산영역(156)은 N-도핑되어 있다. 바람직한 예에서, 확산영역(154)은 N-증폭기 트랜지스터(126a 또는 126b)로 이용되며, 이를 통해 확산영역(154)이 예를 들어 N-증폭기 트랜지스터(126a, 126b)와 NSET 드라이버(142)에 의해 공유되도록 한다. 이는 콘택의 수를 줄이며, 또한 센스 증폭기 영역 위로의 글로벌 메탈 라인의 수를 감소시킨다.
확산영역(154, 156)을 갖는 P-웰(200)은 레벨(AA)상에 위치한다. 게이트 컨덕터(158)는 GC상에 위치한다. 비트라인(120)은 GC와 M1사이의 레벨(M0)(미도시)상에 위치한다. 글로벌 메탈 라인(160)은 레벨(M1, M2 등)상에 있을 수 있다.
도 10에는, PSET 드라이버(140)의 확산 영역(174) 위로 직접 배치된 글로벌 메탈 라인(178)을 갖는 한 예의 횡단면도가 도시되어 있다. 콘택(184)은 글로벌 메탈 라인(178)을 확산영역(174)에 연결한다. PSET 드라이버(140)는 확산영역(172)과 확산영역(174) 사이에 배치된 게이트 컨덕터(176)를 갖는다. 한 예에서, 확산영역(174)은 확산영역(174)에 가로질러, 바람직하게는 수직되게 연장되어 보다 효율적으로 가용 공간을 이용하게 한다. 다수의 PSET 드라이버(140)는 확산영역(174)을 공유한다. 대안적 예에서, 확산영역(174)은 P-증폭기(124)와 공유된다.
도 10은 센스 증폭기 뱅크(12)(도 2참조)의 P-증폭기 영역(36)에 대한 횡단면도로서, 글로벌 메탈 라인(170, 180)과 콘택(182, 186)이 생략되어 있다. N-웰(210)은 P-증폭기 영역(36)(도 2)에 위치되어 있다. 확산영역(172)과 확산영역(174)은 P-도핑되어 있다. 한 예에서, 확산영역(172)은 P-증폭기 트랜지스터(124a 또는 124b)로 이용되며, 이를 통해 확산영역(172)이 예를 들어 P-증폭기 트랜지스터(124a, 124b)와 PSET 드라이버(140)에 의해 공유되도록 한다. 이는 콘택의 수를 줄이며, 또한 센스 증폭기 영역 위로의 글로벌 메탈 라인의 수를 감소시킨다.
확산영역(172, 174)을 갖는 N-웰(210)은 레벨(AA)상에 위치한다. 게이트 컨덕터(176)는 GC상에 위치한다. 비트라인(120)은 GC와 M1사이의 레벨(M0)(미도시)상에 위치한다. 글로벌 메탈 라인(178)은 레벨(M1, M2 등)상에 있을 수 있다.
도 11에 따르면, 드라이버(222)는 센스 증폭기 뱅크에 분포되어 있다. 드라이버(222)는 예를 들어 NSET 드라이버 또는 PSET 드라이버일 수 있다. 드라이버의 제 1부분(222a)은 로컬 워드라인 드라이버(228)용으로 생성된 자유공간이나 스티치 영역에 위치하며, 그리고 제 2부분(222b)은 증폭기 영역(224) 예를 들어 사용된 드라이버에 의존하는 N-증폭기 영역이나 P-증폭기 영역에 위치한다. 제 2부분(222b)은 세그먼트된 부분을 가질 수 있다. PSET 드라이버나 NSET 드라이버의 세그먼트된 부분들 사이의 영역(226)은 마스터 데이터 라인(MDQ) 스위치나 MDQ 스위치의 부분들로 채워질 수 있다. MDQ 스위치(230)는 어느 어레이를 선택할 것인가를 결정하기 위하여 어드레스 버퍼로부터 로우 어드레스를 수신하는 적절한 로직 회로를 포함한다. MDQ 스위치 배치는 1996년 4월 4일 권31 넘버4의 고체상태 회로의 IEEE 저널로 간행된 와타나베 등의 A 286 ㎟ 256Mb DRAM with X32 Both-Ends DQ로 타이틀된 논문에 설명되고 있다. 와타나베는 레퍼런스로 여기에 포함한다. MDQ 스위치를 세그먼트된 부분들 사이에 위치시키는 것이 편리하고 득이 된다.
이 개시에 나타난 예들은 전술한 스티치 워드라인 아키텍쳐 이외의 레이아웃 아키텍쳐에도 응용가능하다. 예를 들어, 본 발명은 세그먼트된 워드라인 레이아웃 아키텍쳐에 적용된다. 또한 여러 형태의 확산영역은 여기서 설명된 직사각형 형태의 영역 이외에도 생각되어 질 수 있다.
공간 효율적인 MDQ 스위치 배치에 대한 실시례들을 설명하였지만, 전술한 개시에 비추어 당업자라면 수정이나 변경을 가할 수 있을 것이다. 그러므로, 첨부한 클레임에서 정의된 본 발명의 범위 및 사상 내에서, 개시된 본 발명의 특정 실시례에 변경이 행해질 수 있다.
본 발명에 따르면, 반도체 메모리의 레이아웃에서 공간 효율을 향상시킬 수 있다.
Claims (8)
- 로우 및 칼럼으로 배열된 다수의 메모리 셀을 갖는 반도체 메모리에서,상기 로우에 평행한 길이를 갖는 일반적으로 직사각형인 제 1영역에 배치되며, 그 각각은 관련 칼럼의 센스 증폭기 영역에 배치되는 센스 증폭기 뱅크; 및적어도 하나의 드라이버로 구동되고, 각각은 한 쌍의 상보 비트라인 사이 배치되며 센스 증폭기 영역 내에 위치되는 다수의 증폭기를 포함하며, 여기서 상기 적어도 하나의 드라이버는 센스 증폭기 영역에 위치되고 상기 칼럼방향으로 가로질러 연장되며: 그리고상응하는 로우방향 공간을 상기 적어도 하나의 드라이버에 할당하는 센스 증폭기 영역에 위치되는 MDQ 스위치를 포함하는 것을 특징으로 하는 반도체 메모리.
- 제 1항에 있어서, 상기 적어도 하나의 드라이버는 제 1부분 및 제 2부분으로 분할되며, 상기 제 1부분은 제 1영역에 위치되고 상기 제 2부분은 상기 센스 증폭기 영역에 위치되는 것을 특징으로 하는 반도체 메모리.
- 제 2항에 있어서, 상기 제 2부분은 비트라인의 상보 쌍들 사이에서 분할되는 것을 특징으로 하는 반도체 메모리.
- 제 3항에 있어서, 상기 MDQ 스위치는 상기 제 2부분의 상기 분할된 부분들 사이에서 분할되고 배치되는 것을 특징으로 하는 반도체 메모리.
- 제 1항에 있어서, 상기 드라이버는 NSET 드라이버이고, 상기 MDQ 스위치는 N-증폭기 영역에 배치되는 것을 특징으로 하는 반도체 메모리.
- 제 1항에 있어서, 상기 드라이버는 PSET 드라이버이고, 상기 MDQ 스위치는 P-증폭기 영역에 배치되는 것을 특징으로 하는 반도체 메모리.
- 로우 및 칼럼으로 배열된 다수의 메모리 셀을 갖는 반도체 메모리에서,상기 로우에 평행한 길이를 갖는 일반적으로 직사각형인 제 1영역에 배치되며, 그 각각은 관련 칼럼의 센스 증폭기 영역에 배치되는 센스 증폭기 뱅크; 및적어도 하나의 PSET 드라이버로 구동되고, 각각은 한 쌍의 상보 비트라인들 사이에 배치되며 상기 센스 증폭기 영역 내에 위치되는 다수의 P-증폭기를 포함하며, 여기서 상기 적어도 하나의 PSET 드라이버는 상기 센스 증폭기 영역에 위치되고 상기 칼럼방향에 가로질러 연장되며 비트라인들의 상보 쌍들 사이에 배치된 분할된 부분들을 가지며; 그리고상기 분할된 부분들 사이의 상기 PSET 드라이버에 상응하는 로우방향 공간의 상기 P-증폭기 영역에 위치되는 MDQ 스위치를 포함하는 것을 특징으로 하는 반도체 메모리.
- 제 7항에 있어서, 상기 다수의 P-증폭기는 N-증폭기 영역에 위치된 적어도 하나의 NSET 드라이버로 구동되는 다수의 N-증폭기이고, 그리고 상기 MDQ 스위치는 상기 분할된 부분들 사이에서 상기 NSET 드라이버로 상응하는 로우방향 공간의 상기 N-증폭기 영역에 위치되는 것을 특징으로 하는 반도체 메모리.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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