JP2013229016A - プロセッサ及び電子機器 - Google Patents

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Abstract

【課題】消費電力を低減する。
【解決手段】複数の命令のデータが取り込まれる命令レジスタ部１０１と、命令レジスタ部に取り込まれた複数の命令のそれぞれを翻訳する命令デコード部１０２と、クロック信号及び電源電圧が供給され、且つ翻訳された複数の命令のデータを含むデータ信号が供給され、供給された命令のデータに従って動作する機能回路が設けられた論理部１０３と、複数の命令のうち２以上の命令を連続して順次実行する場合の機能回路の非動作期間を、翻訳された前記２以上の命令のデータを解析して割り出し、非動作期間の長さに従って機能回路に対するクロック信号、又はクロック信号及び電源電圧の供給の停止を設定する制御信号を生成するデータ解析部１０４と、制御信号に従って、機能回路に対するクロック信号、又はクロック信号及び電源電圧の供給を制御する制御部１０５と、を設ける。
【選択図】図１

Description

本発明は、プロセッサに関する。また、本発明は、プロセッサが設けられた電子機器に関する。
近年、プロセッサの低消費電力化に関する技術開発が進められている。
低消費電力化技術としては、クロックゲーティング及びパワーゲーティングが挙げられる。
クロックゲーティングとは、回路に対するクロック信号の供給を制御することにより、例えば使用しない回路に対するクロック信号の供給を停止させる技術である。
また、パワーゲーティングとは、回路に対する電源電圧の供給を制御することにより、例えば使用しない回路に対する電源電圧の供給を停止させる技術である。
上記クロックゲーティング及びパワーゲーティングは、例えばプロセッサに入力される命令のデータに従って行われる（例えば特許文献１）。
特開２００５−３８１８６号公報
従来のクロックゲーティング又はパワーゲーティングでは、クロック信号又は電源電圧の供給の停止、再開の際に電力を消費する。また、パワーゲーティングを行うとき、プロセッサに対する電源電圧の供給を停止させる前にフリップフロップなどに記憶されたデータを退避させ、その後再開させた後に該データをフリップフロップに再度書き込む場合には、さらに電力を消費する。
このため、例えば１つの命令の実行期間において、クロック信号及び電源電圧の供給の停止期間が短い場合にクロックゲーティング又はパワーゲーティングを実行すると、かえって消費電力が増えてしまうことがあり、消費電力を十分に低減できていなかった。
本発明の一態様では、消費電力の低減を課題の一つとする。
本発明の一態様では、連続する複数の命令のデータの翻訳（デコード）をまとめて行い、翻訳された複数の命令のデータを解析することにより、複数の命令のうち２以上の命令を連続して実行する場合の機能回路の非動作期間の長さを割り出し、該解析結果に従って機能回路に対してクロックゲーティングを行うか否か、又はクロックゲーティング及びパワーゲーティングの両方を行うか否かを選択して行う。
上記方法の場合、複数の命令のデータにわたって非動作期間の長さを割り出すことで、例えば、クロックゲーティング又はパワーゲーティングにより低減される消費電力がクロックゲーティング又はパワーゲーティングを実行する際にかかる消費電力よりも大きくなる長さの非動作期間の場合のみ、クロックゲーティング、又はクロックゲーティング及びパワーゲーティングの両方を行うことができる。これにより、消費電力の低減を図る。
本発明の一態様は、フェッチにより、複数の命令のデータが取り込まれる命令レジスタ部と、命令レジスタ部に取り込まれた複数の命令のそれぞれを翻訳する命令デコード部と、クロック信号及び電源電圧が供給され、且つ翻訳された複数の命令のデータを含むデータ信号が供給され、供給された命令のデータに従って動作する機能回路が設けられた論理部と、複数の命令のうち２以上の命令を連続して順次実行する場合の機能回路の非動作期間を、翻訳された２以上の命令のデータを解析して割り出し、非動作期間の長さに従って機能回路に対するクロック信号、又はクロック信号及び電源電圧の供給の停止を設定する制御信号を生成するデータ解析部と、制御信号に従って、機能回路に対するクロック信号、又はクロック信号及び電源電圧の供給を制御する制御部と、を含むプロセッサである。
本発明の一態様では、連続する複数の命令のデータから非動作期間を割り出すため、消費電力の低減が可能な場合のみクロックゲーティング、又はクロックゲーティング及びパワーゲーティングの両方を選択して実行でき、消費電力を低減できる。
プロセッサの構成例を示す図。 プロセッサの構成例を示す図。 命令レジスタ部及び命令デコード部の構成例を示す図。 データ解析部の構成例を示す図。 制御部の構成例を示す図。 プロセッサの駆動方法例を説明するためのフローチャート。 プロセッサの駆動方法例を説明するためのフローチャート。 プロセッサの駆動方法例を説明するための図。 プロセッサの駆動方法例を説明するためのフローチャート。 プロセッサの駆動方法例を説明するためのフローチャート。 プロセッサの駆動方法例を説明するためのフローチャート。 レジスタの構成例を示す図。 トランジスタのオフ電流を説明するためのアレニウスプロット。 レジスタの駆動方法例を説明するためのタイミングチャート。 トランジスタの構造例を示す断面模式図。 電子機器の例を示す図。 データ解析部の具体例を示す図。
本発明に係る実施の形態の例について説明する。なお、本発明の趣旨及び範囲から逸脱することなく実施の形態の内容を変更することは、当業者であれば容易である。よって、例えば本発明は、下記実施の形態の記載内容に限定されない。
なお、各実施の形態の内容を互いに適宜組み合わせることができる。また、各実施の形態の内容を互いに適宜置き換えることができる。
また、第１、第２などの序数は、構成要素の混同を避けるために付しており、各構成要素の数は、序数の数に限定されない。
（実施の形態１）
本実施の形態では、プロセッサの例について説明する。
本実施の形態のプロセッサの構成例を図１に示す。
図１に示すプロセッサは、命令レジスタ部１０１と、命令デコード部１０２と、論理部１０３と、データ解析部１０４と、制御部１０５と、を含む。なお、図２に示すように、記憶部１０６により、命令デコード部１０２、論理部１０３、及びデータ解析部１０４のそれぞれに対してデータの読み出し又は書き込みを行ってもよい。また、記憶部１０６には、レジスタファイル、アキュームレータ、プログラムカウンタ、及びフラグレジスタなどを含む複数のレジスタが設けられる。
命令レジスタ部１０１には、フェッチにより、連続する複数の命令のデータ１００が取り込まれる。命令レジスタ部１０１は、翻訳を行う命令のデータを記憶する機能を有する。また、命令デコード部１０２は、フェッチにより命令レジスタ部１０１に取り込まれた複数の命令のデータのそれぞれを翻訳する機能を有する。命令のデータ１００は、例えばメモリなどからインターフェースなどを介して入力される。
例えば、図３に示すように、命令レジスタ部１０１には、複数の命令のデータ毎（命令１データ乃至命令Ｎデータ）に命令レジスタ１１１（命令レジスタ１１１＿１乃至１１１＿Ｎ）が設けられる。また、命令デコード部１０２には、複数の命令のデータ毎（命令１データ乃至命令Ｎデータ）に命令デコーダ１２１（命令デコーダ１２１＿１乃至１２１＿Ｎ）が設けられる。
また、図１及び図２に示す論理部１０３には、機能回路１３０が設けられる。機能回路１３０には、クロック信号ＣＬＫ及び電源電圧ＰＷＲが供給される。また、機能回路１３０には、命令デコード部１０２で翻訳された複数の命令のデータを含むデータ信号が供給される。機能回路１３０は、供給された命令のデータに従って動作する。なお、図１及び図２に示すように論理部１０３に複数の機能回路１３０を設けてもよい。また、機能回路１３０に、命令のデータを含むデータ信号及びクロック信号ＣＬＫ以外の信号が入力されてもよい。
機能回路１３０としては、クロック信号ＣＬＫにより動作が制御され、電源電圧ＰＷＲが供給されることで動作する回路を適用できる。機能回路１３０は、例えばＮＯＴ回路、ＯＲ回路、ＡＮＤ回路、ＮＯＲ回路、及びＮＡＮＤ回路の一つ又は複数などを用いて構成される。例えば、レジスタやフリップフロップなどを用いて機能回路１３０を構成してもよい。また、複数の論理回路を組み合わせて加算回路又は減算回路などの演算回路を機能回路１３０に用いてもよい。
データ解析部１０４は、命令デコード部１０２で翻訳された複数の命令のデータを解析することにより、複数の命令を連続して実行する際に機能回路１３０の動作が不要な期間（非動作期間ともいう）を割り出す。さらに、データ解析部１０４は、非動作期間の長さに従い、機能回路１３０に対するクロック信号ＣＬＫ、又はクロック信号ＣＬＫ及び電源電圧ＰＷＲの供給を停止する期間を設定する。
データ解析部１０４には、例えば図４に示すように、使用タイミング解析回路１４１、停止タイミング解析回路１４２、及び制御信号出力回路１４３が設けられる。
使用タイミング解析回路１４１は、翻訳された複数の命令のデータ（命令１乃至命令Ｎ翻訳データ）を含むデータ信号を解析し、複数の命令を連続して実行する場合の機能回路１３０の非動作期間を割り出す機能を有する。
停止タイミング解析回路１４２は、使用タイミング解析回路１４１により割り出された非動作期間のデータを元に、機能回路１３０に対するクロック信号ＣＬＫ、又はクロック信号ＣＬＫ及び電源電圧ＰＷＲの供給を停止するタイミング及び長さを設定する機能を有する。
例えば、停止タイミング解析回路１４２は、使用タイミング解析回路１４１で割り出された非動作期間を示す数値データと基準となる期間Ｔ１、期間Ｔ２を示す数値データを比較する。期間Ｔ２は、期間Ｔ１よりも長い期間である。
制御信号出力回路１４３は、停止タイミング解析回路１４２による比較結果に基づいて機能回路１３０に対するクロック信号ＣＬＫの供給を制御するための制御信号ＣＴＬ＿ＣＬＫ、及び機能回路１３０に対する電源電圧ＰＷＲの供給を制御するための制御信号ＣＴＬ＿ＰＷＲを生成して出力する機能を有する。
さらに、データ解析部１０４の具体例を図１７に示す。
図１７に示す使用タイミング解析回路１４１は、レジスタ１６１と、メモリ１６２と、プログラムカウンタ１６３と、論理回路１６４と、カウンタ制御回路１６５と、カウンタ１６６と、を有する。
レジスタ１６１は、命令デコード部１０２から入力された複数の命令のデータを保持する機能を有する。
メモリ１６２には、入力された命令のデータに基づく命令を実行する際の機能回路１３０の動作又は非動作を示すデータ（例えば２値のデジタルデータ）が記憶されている。メモリ１６２は、レジスタ１６１から入力された複数の命令のデータに対応する機能回路１３０の動作又は非動作を示すデータを出力する機能を有する。メモリ１６２は、例えば連想メモリなどを用いて構成される。なお、論理回路１６４を用いてメモリ１６２からのデータの出力を制御してもよい。
プログラムカウンタ１６３には、命令レジスタ部１０１でフェッチを行う複数の命令のデータに対応するアドレスデータのうち、最も小さい値のデータが少なくとも記憶されている。例えば、命令レジスタ部１０１でフェッチを行う命令データが連続する複数の命令データであれば、最初に実行する命令のデータのアドレスデータが記憶されている。最初に実行する命令のデータのアドレスが記憶されていれば、連続する残りの命令のデータのアドレスも判別することができる。
論理回路１６４は、プログラムカウンタ１６３に記憶されたアドレスデータを用いてレジスタ１６１に記憶された複数の命令データを検索し、翻訳された複数の命令のデータに対応するアドレスを判別する機能を有する。これにより、例えば翻訳された複数の命令に条件分岐命令が含まれている場合、該条件分岐命令のジャンプ先のアドレスに対応する命令のデータが、翻訳された複数の命令のデータの中に含まれているかどうかを判別することもできる。
カウンタ制御回路１６５は、論理回路１６４により判別された複数の命令のデータに応じてカウンタ１６６のカウント動作を制御する機能を有する。例えば、カウンタ制御回路１６５は、レジスタ１６１に記憶された複数の命令データの実行順に合わせてカウンタ１６６のインクリメントを行う。また、複数の命令データに条件分岐命令とジャンプ先のデータが含まれる場合、カウンタ制御回路１６５は、例えば機能回路１３０での条件分岐の結果を参照し、条件分岐命令のデータのアドレスに対応する値まではカウンタ１６６のインクリメントを行い、その後カウント値を条件分岐命令のジャンプ先のデータのアドレスに対応する値に変更してもよい。
カウンタ１６６は、カウンタ制御回路１６５からクロック信号が入力され、該クロック信号に従ってインクリメントを行う機能を有する。なお、論理回路及びスイッチを用い、論理回路によりカウンタ１６６でのカウント値が基準値以上になったと判断したときに、スイッチを用いてカウンタ１６６の出力ノードを浮遊状態にしてさらに別のスイッチを用いて該出力ノードを別の値（例えば条件分岐命令のジャンプ先の命令データのアドレスに対応する値）に書き換えることもできる。
図１７に示す停止タイミング解析回路１４２は、シフトレジスタ１７１と、論理回路１７２と、を有する。
シフトレジスタ１７１は、例えばシリアルイン−パラレルアウトのシフトレジスタにより構成される。シフトレジスタ１７１には、メモリ１６２から機能回路１３０の動作又は非動作を示すデータがクロックパルス毎に順に入力される。上記クロックパルスは、一つの期間に相当する。なお、クロック信号ＣＬＫの供給を制御するための制御信号ＣＴＬ＿ＣＬＫの生成用、電源電圧ＰＷＲの供給を制御するための制御信号ＣＴＬ＿ＰＷＲの生成用として別々に上記シフトレジスタ１７１が設けられてもよい。このとき、複数のシフトレジスタ１７１のそれぞれには、使用タイミング解析回路１４１のメモリ１６２から機能回路１３０の動作又は非動作を示すデータがクロックパルス毎に順に入力される。
シフトレジスタ１７１は、クロックパルスに従って機能回路１３０の動作又は非動作を示すデータをフリップフロップ毎にシフトさせ、該データを複数のフリップフロップで出力される複数のデータ信号のいずれか一つとして順に出力する。
論理回路１７２は、シフトレジスタ１７１から入力された複数のデータ信号を用いて比較動作に相当する論理演算を行い、演算結果に従って電位が設定された複数のデータ信号を出力する機能を有する。このとき、出力する複数のデータ信号の数は、シフトレジスタ１７１から入力される複数のデータ信号に対応させて同じであることが好ましい。
例えば、制御信号出力回路１４３で制御信号ＣＴＬ＿ＣＬＫを生成する場合、論理回路１７２は、シフトレジスタ１７１において連続する複数のフリップフロップから出力されたデータ信号のデータで且つ機能回路１３０の非動作を示すデータの数が基準値（期間Ｔ１に相当）を超えたときに、上記連続する複数のフリップフロップから出力されたデータ信号に対応して出力する複数のデータ信号を、クロック信号ＣＬＫの供給の停止を示すデータとしてローレベルにし、それ以外では、ハイレベルにする。また、制御信号ＣＴＬ＿ＰＷＲを生成する場合、論理回路１７２は、上記データの数が基準値（期間Ｔ２に相当）を超えたときに、上記連続する複数のフリップフロップから出力されたデータ信号に対応して出力する複数のデータ信号を、電源電圧ＰＷＲの供給の停止を示すデータとしてローレベルにし、それ以外では、ハイレベルにする。よって、論理回路１７２から出力される複数のデータ信号のデータのそれぞれは、各命令に対応するクロック信号ＣＬＫの供給の停止又は電源電圧ＰＷＲの供給の停止を設定するデータに相当する。
図１７に示す制御信号出力回路１４３は、シフトレジスタ１８１と、レジスタ１８２と、セレクタ１８３と、を有する。
シフトレジスタ１８１は、例えばパラレルイン−シリアルアウトのシフトレジスタにより構成される。例えば、制御信号ＣＴＬ＿ＣＬＫの生成用、制御信号ＣＴＬ＿ＰＷＲの生成用としてシフトレジスタ１８１を複数設けてもよい。このとき、論理回路１７２から出力される複数のデータ信号のデータのそれぞれは、複数のシフトレジスタ１８１のそれぞれに入力される。
シフトレジスタ１８１の各フリップフロップには、論理回路１７２から対応するデータ信号が入力される。シフトレジスタ１８１は、クロックパルスに従って各命令を実行する期間にクロック信号ＣＬＫの供給の停止又は電源電圧ＰＷＲの供給の停止を設定するデータをフリップフロップ毎にシフトさせる。これにより、例えば最終段のフリップフロップの出力データは、クロックパルスに従って複数の命令に対応するクロック信号ＣＬＫの供給の停止又は電源電圧ＰＷＲの供給の停止を設定するデータに順に変化する。このとき、シフトレジスタ１８１は、最終段のフリップフロップの出力データを制御信号ＣＴＬ＿ＣＬＫ又は制御信号ＣＴＬ＿ＰＷＲとして出力する。なお、シフトレジスタ１８１に入力されるクロック信号は、例えばカウンタ制御回路１６５から出力されるクロック信号を用いることが好ましい。これにより、命令に基づく機能回路１３０の動作と、クロック信号ＣＬＫ及び電源電圧ＰＷＲの停止と、のタイミングを同期させることができる。
レジスタ１８２には、レジスタ１６１から出力された複数の命令データが記憶されている。
セレクタ１８３は、カウンタ１６６のカウント値に従って、レジスタ１８２に記憶された複数の命令データのうち、どの命令データを出力するかを制御する機能を有する。例えば、セレクタ１８３は、カウンタ１６６のカウント値が「１００」のときに、レジスタ１８２に記憶された「１００」のアドレスの命令データを選択して出力することができる。
以上がデータ解析部１０４の具体例である。
また、図１及び２に示す制御部１０５は、データ解析部１０４の解析結果に従って機能回路１３０に対するクロック信号ＣＬＫ、又はクロック信号ＣＬＫと電源電圧ＰＷＲの両方の供給を制御する機能を有する。
制御部１０５には、例えば図５に示すように、クロック信号制御回路１５１及び電源電圧制御回路１５２が設けられる。
クロック信号制御回路１５１は、制御信号ＣＴＬ＿ＣＬＫに従って機能回路１３０に対するクロック信号ＣＬＫの供給を制御する機能を有する。例えば、スイッチ（例えばクロックゲートなど）を設け、制御信号ＣＴＬ＿ＣＬＫに従って該スイッチをオン状態にすることにより、クロック信号ＣＬＫを機能回路１３０に供給することができる。
電源電圧制御回路１５２は、制御信号ＣＴＬ＿ＰＷＲに従って機能回路１３０に対する電源電圧ＰＷＲの供給を制御する機能を有する。例えば、スイッチ（例えばパワーゲートなど）を設け、制御信号ＣＴＬ＿ＰＷＲに従って該スイッチをオン状態にすることにより、電源電圧ＰＷＲを機能回路１３０に供給することができる。
以上が図１及び２に示すプロセッサの構成例の説明である。
次に、本実施の形態に係るプロセッサの駆動方法例について説明する。
図６は、図１に示すプロセッサの駆動方法例を説明するためのフローチャートである。
図１に示すプロセッサの駆動方法例では、ステップＳ１−１として複数の命令のデータのフェッチを行う。
このとき、命令レジスタ部１０１では、複数の命令のデータが取り込まれる。
次に、ステップＳ１−２として命令レジスタ部１０１に取り込まれた複数の命令のデータを翻訳する。
このとき、命令デコード部１０２では、命令レジスタ部１０１に取り込まれた複数の命令のそれぞれが翻訳される。
翻訳された複数の命令のデータのそれぞれは、データ解析部１０４に入力される。
次に、ステップＳ１−３として翻訳された複数の命令のデータを解析する。
このとき、データ解析部１０４では、複数の命令を連続して順次実行する場合の機能回路１３０の非動作期間Ｔ０を、翻訳された複数の命令のデータを解析して割り出し、非動作期間Ｔ０の長さに従って機能回路１３０に対するクロック信号ＣＬＫ、又はクロック信号ＣＬＫ及び電源電圧ＰＷＲの供給の停止を設定する制御信号を生成する。
ここで、ステップＳ１−３のデータ解析の具体例について、図７のフローチャートを用いて説明する。ここでは、データ解析部１０４が図４に示す構成であるとして説明するがこれに限定されない。
まず、ステップＳ２−１として、非動作期間Ｔ０の割り出しを行う。
このとき、使用タイミング解析回路１４１により複数の命令のデータを解析することにより、非動作期間Ｔ０を割り出す。
例えば、図１７に示す構成の場合、使用タイミング解析回路１４１は、プログラムカウンタ１６３に記憶されたアドレスデータを用いて論理回路１６４によりレジスタ１６１に記憶された命令のデータの内容を判別する。なお、プログラムカウンタ１６３に記憶されたアドレスデータに従って外部メモリから対応する複数の命令データを命令レジスタ部１０１に入力してもよい。
さらに、論理回路１６４によりレジスタ１６１から入力された複数の命令のデータに対応する機能回路１３０の動作及び非動作を示すデータをメモリ１６２から出力する。
次に、ステップＳ２−２として、第１の比較処理を行う。
このとき、停止タイミング解析回路１４２により、使用タイミング解析回路１４１により割り出された機能回路１３０の非動作期間Ｔ０の長さを数値化し、非動作期間Ｔ０を表す数値データと、期間Ｔ１を表す数値データとを比較する。期間Ｔ１は、クロック信号ＣＬＫの供給を停止させる際のオーバヘッドによる消費電力を相殺するために必要なクロック信号ＣＬＫの停止期間である。例えば、プロセッサの設計仕様から期間Ｔ１を決めることができる。
次に、ステップＳ２−３として、第１の比較処理の結果、非動作期間Ｔ０が期間Ｔ１よりも長いか否かを判定する。
非動作期間Ｔ０が期間Ｔ１以下の場合には、機能回路１３０に対してクロック信号ＣＬＫ及び電源電圧ＰＷＲの供給を停止させないため、ステップＳ２−６ａとして、機能回路１３０に対するクロック信号ＣＬＫの供給及び電源電圧ＰＷＲの供給が維持されるように制御信号ＣＴＬ＿ＣＬＫ及びＣＴＬ＿ＰＷＲの値を設定し、制御信号出力回路１４３により出力する。
また、非動作期間Ｔ０が期間Ｔ１よりも長い場合には、ステップＳ２−４として、第２の比較処理を行う。
このとき、停止タイミング解析回路１４２により、非動作期間Ｔ０を表す数値データと、期間Ｔ２を表す数値データとを比較する。期間Ｔ２は、クロック信号ＣＬＫ及び電源電圧ＰＷＲの供給を停止させる際のオーバヘッドによる消費電力を相殺するために必要なクロック信号ＣＬＫ及び電源電圧ＰＷＲの停止期間である。例えば、プロセッサの設計仕様から期間Ｔ２を決めることができる。
次に、ステップＳ２−５として、第２の比較処理の結果、非動作期間Ｔ０が期間Ｔ２よりも長いか否かを判定する。
非動作期間Ｔ０が期間Ｔ２よりも長い場合には、クロック信号ＣＬＫの供給及び電源電圧ＰＷＲの供給を停止させるため、ステップＳ２−６ｂとして、クロック信号ＣＬＫの供給が停止し、電源電圧ＰＷＲの供給が停止するように、制御信号ＣＴＬ＿ＣＬＫ及びＣＴＬ＿ＰＷＲの値を設定し、制御信号出力回路１４３により出力する。
また、非動作期間Ｔ０が期間Ｔ２以下の場合には、機能回路１３０に対してクロック信号ＣＬＫの供給を停止できても電源電圧ＰＷＲの供給を停止させないため、ステップＳ２−６ｃとして、機能回路１３０に対するクロック信号ＣＬＫの供給が停止し、電源電圧ＰＷＲの供給が維持されるように、制御信号ＣＴＬ＿ＣＬＫ及びＣＴＬ＿ＰＷＲの値を設定し、制御信号出力回路１４３により出力する。
例えば、図１７に示す構成の場合、停止タイミング解析回路１４２は、シフトレジスタ１７１により使用タイミング解析回路１４１から入力される複数のデータ信号（機能回路１３０の動作又は非動作を設定するデータ信号）を順にシフトさせながら、シフトレジスタ１７１のフリップフロップからデータ信号をそれぞれ出力する。さらに、停止タイミング解析回路１４２は、論理回路１７２により、上記フリップフロップから出力された複数のデータ信号の演算処理を行い、演算結果に応じて論理回路１７２から出力するデータ信号を、クロック信号ＣＬＫ又は電源電圧ＰＷＲの供給の停止を示すデータ（例えばローレベル）にするか否かを設定する。さらに、制御信号出力回路１４３は、論理回路１７２からデータ信号が入力されるシフトレジスタ１８１の最終段のフリップフロップの出力データを制御信号ＣＴＬ＿ＣＬＫ又は制御信号ＣＴＬ＿ＰＷＲとして出力する。
以上がステップＳ１−３のデータ解析の具体例の説明である。
次に、図６に示すステップＳ１−４としてデータ解析部１０４により生成された制御信号に従って機能回路１３０に対するクロック信号、又はクロック信号及び電源電圧の供給を制御することにより、クロックゲーティング及びパワーゲーティングを実行する。
このとき、非動作期間Ｔ０が期間Ｔ１よりも長いと判定された機能回路１３０には、クロック信号ＣＬＫの供給が停止し、非動作期間Ｔ０が期間Ｔ２よりも長いと判定された機能回路１３０には、クロック信号ＣＬＫ及び電源電圧ＰＷＲの供給が停止する。
また、クロック信号ＣＬＫ及び電源電圧ＰＷＲが供給される機能回路１３０は、入力される命令のデータに従って動作する。命令のデータは、データ解析部１０４を介して機能回路１３０に入力されるが、これに限定されず、命令デコード部１０２により翻訳された命令のデータが直接論理部１０３に入力されてもよい。
さらに、別の命令のデータがある場合には、繰り返し上記動作を行う。
例えば、図１７に示す構成の場合、使用タイミング解析回路１４１においては、カウンタ制御回路１６５に従い、論理回路１６４により判別された複数の命令データに応じてカウンタ１６６のインクリメントを行う。制御信号出力回路１４３は、カウント値に従い、セレクタ１８３を介してレジスタ１８２に保持された命令データを機能回路１３０に出力する。このとき、同じクロック信号を用いてシフトレジスタ１８１及びカウンタ１６６を制御することにより、セレクタ１８３を介して命令データを機能回路１３０に出力するタイミングと、クロック信号ＣＬＫ及び電源電圧ＰＷＲを供給するタイミングを同期して機能回路１３０を動作させることができる。
以上が図１に示すプロセッサの駆動方法例の説明である。
さらに、一例として論理部１０３に機能回路１３０＿１乃至１３０＿４が設けられ、複数の命令のデータとして命令１乃至命令２０のデータをまとめて解析する場合のプロセッサの駆動方法例について図８を用いて説明する。図８は、データ解析例を説明するための模式図であり、横軸が時間であり、時間毎に命令１乃至命令２０が連続して実行されるとする。また、ここでは命令１乃至命令２０の実行期間が同じとし、期間Ｔ１を命令１つ分の長さとし、期間Ｔ２を命令１１個分の長さとする。また、便宜のため、機能回路１３０＿１乃至１３０＿４に供給される制御信号ＣＴＬ＿ＣＬＫをそれぞれ制御信号ＣＴＬ＿ＣＬＫ１乃至ＣＴＬ＿ＣＬＫ４とし、機能回路１３０＿１乃至１３０＿４に供給される制御信号ＣＴＬ＿ＰＷＲをそれぞれ制御信号ＣＴＬ＿ＰＷＲ１乃至ＣＴＬ＿ＰＷＲ４とする。また、制御信号ＣＴＬ＿ＣＬＫ１乃至ＣＴＬ＿ＣＬＫ４、及び制御信号ＣＴＬ＿ＰＷＲ１乃至ＣＴＬ＿ＰＷＲ４のそれぞれはデジタル信号とする。
ステップＳ２−１の終了後、解析された機能回路１３０＿１乃至１３０＿４の非動作期間Ｔ０は、図８中、データＤ１３０＿１乃至データＤ１３０＿４のように表すことができる。
このとき、機能回路１３０＿１は、命令１０の間が非動作期間Ｔ０となる。また、機能回路１３０＿２は、命令３乃至６の間が非動作期間Ｔ０（Ｔ０ａとする）となり、また命令１５乃至１８の間が非動作期間Ｔ０（Ｔ０ｂとする）となる。また、機能回路１３０＿３は、命令４乃至１９の間が非動作期間Ｔ０となる。また、機能回路１３０＿４は、命令１乃至２０の間が非動作期間Ｔ０となる。このように、１つの機能回路１３０で複数の命令を連続して実行する場合において、非動作期間が複数存在する場合もある。
さらに、上記解析された非動作期間Ｔ０を元に、ステップＳ２−２の第１の比較処理、及びステップＳ２−４の第２の比較処理を行った結果、機能回路１３０＿１では、命令１０の非動作期間Ｔ０の長さが期間Ｔ１の長さ以下である。このため、命令１乃至命令２０が実行される間、制御信号ＣＴＬ＿ＣＬＫ１及びＣＴＬ＿ＰＷＲ１がハイレベルになり、クロック信号ＣＬＫ及び電源電圧ＰＷＲの両方が機能回路１３０＿１に供給される。
また、機能回路１３０＿２では、命令３乃至６の間の非動作期間Ｔ０ａが期間Ｔ１よりも大きく、且つ期間Ｔ２以下である。このため、命令４及び５が実行される間、制御信号ＣＴＬ＿ＣＬＫ２がローレベルになり、機能回路１３０＿２に対するクロック信号ＣＬＫの供給が停止し、ＣＴＬ＿ＰＷＲ２がハイレベルになり、機能回路１３０＿２に電源電圧ＰＷＲが供給される。また、命令１５乃至１８の間の非動作期間Ｔ０ｂが期間Ｔ１よりも大きく、且つ期間Ｔ２以下であるため、命令１６及び１７が実行される間、制御信号ＣＴＬ＿ＣＬＫ２がローレベルになり、機能回路１３０＿２に対するクロック信号ＣＬＫの供給が停止し、ＣＴＬ＿ＰＷＲ２がハイレベルになり、機能回路１３０＿２に電源電圧ＰＷＲが供給される。なお、図８では、命令毎に制御信号ＣＴＬ＿ＣＬＫ及びＣＴＬ＿ＰＷＲを制御しているが、これに限定されず、命令の一部の期間で制御信号ＣＴＬ＿ＣＬＫ及びＣＴＬ＿ＰＷＲのパルスを変えてもよい。また、図８では、クロック信号ＣＬＫ及び電源電圧ＰＷＲの供給を停止する場合、動作不良の発生を抑制するために非動作期間Ｔ０よりも制御信号ＣＴＬ＿ＣＬＫ及びＣＴＬ＿ＰＷＲのローレベルの期間が短いが、これに限定されず非動作期間Ｔ０とＣＴＬ＿ＣＬＫ及びＣＴＬ＿ＰＷＲのローレベルの期間を同じにしてもよい。
また、機能回路１３０＿３では、命令４乃至１９の間の非動作期間Ｔ０が期間Ｔ２よりも大きいため、命令５乃至１８が実行される間、制御信号ＣＴＬ＿ＣＬＫ３がローレベルになり、命令６乃至１７が実行される間、ＣＴＬ＿ＰＷＲ３がローレベルになり、機能回路１３０＿３に対するクロック信号ＣＬＫ及び電源電圧ＰＷＲの供給が停止する。
また、機能回路１３０＿４では、命令１乃至２０の間の非動作期間Ｔ０が期間Ｔ２よりも大きいため、命令１乃至２０が実行される間、制御信号ＣＴＬ＿ＣＬＫ４及びＣＴＬ＿ＰＷＲ４がローレベルになり、機能回路１３０＿４に対するクロック信号ＣＬＫ及び電源電圧ＰＷＲの供給が停止する。
以上のように、図１に示すプロセッサでは、複数の命令のデータを解析し、解析結果に基づき制御信号ＣＴＬ＿ＣＬＫ及びＣＴＬ＿ＰＷＲの値を設定することにより、複数の機能回路１３０毎にクロック信号ＣＬＫの供給の停止期間と電源電圧ＰＷＲの供給の停止期間を設定できる。
さらに、本実施の形態に係るプロセッサの駆動方法の他の例について、図９のフローチャートを用いて説明する。なお、上記に示すプロセッサの駆動方法例と同じ部分については、上記に示すプロセッサの駆動方法例の説明を適宜援用する。ここでは、一例として図２に示すプロセッサの駆動方法例について説明する。
図２に示すプロセッサの駆動方法例では、ステップＳ３−１として複数の命令のデータのフェッチを行い、ステップＳ３−２として命令レジスタ部１０１に取り込まれた複数の命令のデータを翻訳する。
翻訳された複数の命令のデータは、データ解析部１０４に入力される。
さらに、ステップＳ３−３として、複数の命令のデータに条件分岐命令のデータが含まれているか否かを判別する。条件分岐命令のデータであるかは、例えばデータの上位ビットの値から判別できる。
例えば、図１７に示す構成の場合、使用タイミング解析回路１４１は、プログラムカウンタ１６３に記憶されたアドレスデータを用いて論理回路１６４によりレジスタ１６１に記憶された命令のデータの内容を判別し、条件分岐命令のデータを判別する。
複数の命令のデータに条件分岐命令のデータが含まれている場合、ステップＳ３−４ａとして翻訳された複数の命令のうち、条件分岐命令までのデータ解析を行う。
このとき、データ解析部１０４では、複数の命令のデータのうち、条件分岐命令までを連続して順次実行する場合の機能回路１３０の非動作期間Ｔ０を翻訳された複数の命令のデータを解析して割り出し、非動作期間Ｔ０の長さに従って機能回路１３０に対するクロック信号ＣＬＫ、又はクロック信号ＣＬＫ及び電源電圧ＰＷＲの供給の停止を設定する制御信号ＣＴＬ＿ＣＬＫ、ＣＴＬ＿ＰＷＲを生成する。データ解析の具体例については、図７に示すフローチャートを用いて説明した例を援用できる。
さらに、ステップＳ３−５ａとしてデータ解析部１０４により生成された制御信号（ＣＴＬ＿ＣＬＫ、ＣＴＬ＿ＰＷＲ）に従って機能回路１３０に対するクロック信号ＣＬＫ、又はクロック信号ＣＬＫ及び電源電圧ＰＷＲの供給を制御することにより、クロックゲーティング及びパワーゲーティングを実行する。また、複数の命令のデータに条件分岐命令のデータが含まれていない場合には、ステップＳ３−４ｂとして複数の命令のデータを解析する。さらに、ステップＳ３−５ｂとしてデータ解析部１０４により生成された制御信号に従って機能回路１３０に対するクロック信号ＣＬＫ、又はクロック信号ＣＬＫ及び電源電圧ＰＷＲの供給を制御することにより、クロックゲーティング及びパワーゲーティングを実行する。
また、複数の命令のデータに条件分岐命令のデータが含まれている場合、ステップＳ３−６として条件分岐の結果を参照する。例えば、図２に示す記憶部１０６に条件分岐の結果を示すフラグデータを書き込むことにより、データ解析部１０４などで条件分岐の結果を参照できる。
次に、ステップＳ３−７として条件分岐の結果に従って残りの命令のデータ解析を行う。例えば、記憶部１０６のフラグレジスタなどに記憶されるフラグデータをデータ解析部１０４で監視しておくことにより、条件分岐の結果に従って残りの命令がある場合には、残りの命令のデータ解析を行うことができる。
さらに、ステップＳ３−８としてデータ解析部１０４により生成された制御信号（ＣＴＬ＿ＣＬＫ、ＣＴＬ＿ＰＷＲ）に従って機能回路１３０に対するクロック信号ＣＬＫ、又はクロック信号ＣＬＫ及び電源電圧ＰＷＲの供給を制御することにより、残りの命令のクロックゲーティング及びパワーゲーティングを実行する。
また、クロック信号ＣＬＫ及び電源電圧ＰＷＲが供給される機能回路１３０は、入力される命令のデータに従って動作する。命令のデータは、データ解析部１０４を介して機能回路１３０に入力されるが、これに限定されず、命令デコード部１０２により翻訳された命令のデータが直接論理部１０３に入力されてもよい。
さらに、別の命令のデータがある場合には、繰り返し上記動作を行う。
以上が本実施の形態に係るプロセッサの駆動方法の他の例の説明である。
上記に示すように、本実施の形態に係るプロセッサの駆動方法の他の例では、条件分岐命令の有無によって処理を変えることにより、不要な命令のデータ解析をなくすことができ、動作を高速化できる。
さらに、本実施の形態に係るプロセッサの駆動方法の他の例について、図１０のフローチャートを用いて説明する。なお、上記に示すプロセッサの駆動方法例と同じ部分については、上記に示すプロセッサの駆動方法例の説明を適宜援用する。ここでは、一例として図２に示すプロセッサの駆動方法例について説明する。
図２に示すプロセッサの駆動方法例では、ステップＳ４−１として複数の命令のデータのフェッチを行い、ステップＳ４−２として命令レジスタ部１０１に取り込まれた複数の命令のデータを翻訳する。
翻訳された複数の命令のデータは、論理部１０３の機能回路１３０とデータ解析部１０４に入力される。
さらに、ステップＳ４−３として、複数の命令のデータに条件分岐命令のデータが含まれているか否かを判別する。
また、複数の命令のデータに条件分岐命令のデータが含まれていない場合、ステップＳ４−６ａとして翻訳された複数の命令のデータを解析する。
次に、ステップＳ４−７ａとしてデータ解析部１０４により生成された制御信号に従って機能回路１３０に対するクロック信号ＣＬＫ、又はクロック信号ＣＬＫ及び電源電圧ＰＷＲの供給を制御することにより、クロックゲーティング及びパワーゲーティングを実行する。
また、複数の命令のデータに条件分岐命令のデータが含まれている場合、ステップＳ４−４として翻訳された複数の命令のデータのうち、上記条件分岐命令のジャンプ先の命令のデータが含まれているか否かを判別する。ジャンプ先の命令のデータであるかは、例えばデータの上位ビットの値から判別できる。
例えば、図１７に示す構成の場合、使用タイミング解析回路１４１は、プログラムカウンタ１６３に記憶されたアドレスデータを用い論理回路１６４によりレジスタ１６１に記憶された命令のデータの内容を判別し、条件分岐命令のデータ及び条件分岐命令のジャンプ先のデータを判別する。
複数の命令のデータに上記ジャンプ先の命令のデータが含まれていない場合、ステップＳ４−６ｂとして翻訳された複数の命令のうち、条件分岐命令までのデータ解析を行う。その後、ステップＳ４−７ｂとしてデータ解析部１０４により生成された制御信号に従って機能回路１３０に対するクロック信号ＣＬＫ、又はクロック信号ＣＬＫ及び電源電圧ＰＷＲの供給を制御することにより、条件分岐命令までのクロックゲーティング及びパワーゲーティングを実行する。
また、複数の命令のデータにジャンプ先の命令のデータが含まれている場合、ステップＳ４−６ｃとして翻訳された複数の命令のうち、条件分岐命令までのデータと当該ジャンプ先のデータを解析する。
例えば、図１７に示す構成の場合、使用タイミング解析回路１４１は、論理回路１６４により条件分岐命令までのデータと、条件分岐命令のジャンプ先のデータに対応する機能回路１３０の動作及び非動作を示すデータをメモリ１６２から出力する。
次に、ステップＳ４−７ｃとしてデータ解析部１０４により生成された制御信号に従って機能回路１３０に対するクロック信号ＣＬＫ、又はクロック信号ＣＬＫ及び電源電圧ＰＷＲの供給を制御することにより、条件分岐命令までクロックゲーティング及びパワーゲーティングを実行する。さらに、ステップＳ４−８として条件分岐の結果を参照する。
次に、ステップＳ４−９として、解析したジャンプ先命令にジャンプ先するかの判別を行う。例えば、記憶部１０６に記憶されるジャンプ命令の処理結果のデータをデータ解析部１０４で監視しておくことにより、ジャンプするかの判別を行うことができる。
当該ジャンプ先にジャンプする場合、判別結果を示す判別信号をデータ解析部１０４に入力し、ステップＳ４−１０としてデータ解析部１０４により生成された制御信号に従って機能回路１３０に対するクロック信号ＣＬＫ、又はクロック信号ＣＬＫ及び電源電圧ＰＷＲの供給を制御することにより、ジャンプ先の命令からクロックゲーティング及びパワーゲーティングを実行する。また、ジャンプ先が当該ジャンプ先でない場合、終了となる。
例えば、図１７に示す構成の場合、記憶部１０６に記憶される条件分岐命令の処理結果のデータがカウンタ制御回路１６５に入力される。条件分岐命令が示すジャンプ先にジャンプする場合、カウンタ制御回路１６５は、カウンタ１６６のカウント値が条件分岐命令のデータに対応する値になったときに、ジャンプ先の命令データに対応するカウント値になるように、カウンタ１６６の出力ノードの電位を設定する。これにより、条件分岐命令までのデータとジャンプ先のデータをレジスタ１８２からセレクタ１８３を介して出力することができる。
また、クロック信号ＣＬＫ及び電源電圧ＰＷＲが供給される機能回路１３０は、入力される命令のデータに従って動作する。命令のデータは、データ解析部１０４を介して機能回路１３０に入力されるが、これに限定されず、命令デコード部１０２により翻訳された命令のデータが直接論理部１０３に入力されてもよい。
さらに、別の命令のデータがある場合には、繰り返し上記動作を行う。
以上が本実施の形態に係るプロセッサの駆動方法の他の例の説明である。
上記に示すように、本実施の形態に係るプロセッサの駆動方法の他の例では、条件分岐命令及びジャンプ先の有無によって処理を変えることにより、不要な命令のデータ解析をなくすことができ、動作を高速化できる。
さらに、本実施の形態に係るプロセッサの駆動方法の他の例について、図１１のフローチャートを用いて説明する。なお、上記に示すプロセッサの駆動方法例と同じ部分については、上記に示すプロセッサの駆動方法例の説明を適宜援用する。ここでは、一例として図２に示すプロセッサの駆動方法例について説明する。
図２に示すプロセッサの駆動方法例では、ステップＳ５−１として複数の命令のデータのフェッチを行い、ステップＳ５−２として命令レジスタ部１０１に取り込まれた複数の命令のデータを翻訳する。
翻訳された複数の命令のデータは、論理部１０３の機能回路１３０とデータ解析部１０４に入力される。
さらに、ステップＳ５−３として、翻訳された複数の命令が記憶部１０６に記憶されたデータに対応する命令と一致するか否かを判別する。一致するかは、例えば予め記憶部１０６に翻訳されたデータ及び解析結果を示すデータを記憶しておき、記憶された命令のデータと入力される命令のデータを比較することにより判別できる。
例えば、図１７に示す構成の場合、使用タイミング解析回路１４１は、論理回路１６４によりレジスタ１６１に記憶された命令のデータと、記憶部１０６に記憶されたデータとが一致するか否かを判別する。
翻訳された複数の命令が記憶部１０６に記憶されたデータに対応する命令と一致する場合、ステップＳ５−４ａとして記憶された解析結果のデータを読み出し、ステップＳ５−５としてデータ解析部１０４により生成された制御信号に従って機能回路１３０に対するクロック信号、又はクロック信号及び電源電圧の供給を制御することにより、クロックゲーティング及びパワーゲーティングを実行する。
また、翻訳された複数の命令が記憶部１０６に記憶されたデータに対応する命令と一致しない場合、ステップＳ５−４ｂとして翻訳された複数のデータを解析する。その後、ステップＳ５−５としてデータ解析部１０４により生成された制御信号に従って機能回路１３０に対するクロック信号ＣＬＫ、又はクロック信号ＣＬＫ及び電源電圧ＰＷＲの供給を制御することにより、クロックゲーティング及びパワーゲーティングを実行する。
また、クロック信号ＣＬＫ及び電源電圧ＰＷＲが供給される機能回路１３０は、入力される命令のデータに従って動作する。命令のデータは、データ解析部１０４を介して機能回路１３０に入力されるが、これに限定されず、命令デコード部１０２により翻訳された命令のデータが直接論理部１０３に入力されてもよい。
以上が本実施の形態に係るプロセッサの駆動方法の他の例の説明である。
上記に示すように、本実施の形態に係るプロセッサの駆動方法の他の例では、命令の解析データを記憶部１０６に記憶することにより、同じ命令のデータ解析を省略できるため、動作を高速化できる。
図１乃至１１を用いて説明したように、本実施の形態のプロセッサの一例では、連続する複数の命令のデータの翻訳（デコード）をまとめて行い、翻訳された複数の命令のうち２以上の命令のデータを解析することにより、複数の命令のうち２以上の命令を連続して実行する場合の機能回路の非動作期間の長さを割り出し、該解析結果に従って機能回路に対してクロックゲーティングと、クロックゲーティング及びパワーゲーティングの両方と、を選択して行う。これにより、消費電力を低減できる。
（実施の形態２）
本実施の形態では、本発明の一態様であるプロセッサに適用可能なレジスタの構成例について説明する。
本実施の形態のレジスタの構成例について図１２に示す。
図１２（Ａ）に示すレジスタは、フリップフロップ（ＦＦともいう）２０１と、記憶回路（ＮＶＭともいう）２０２と、セレクタ（ＳＥＬともいう）２０３と、を有する。なお、フリップフロップ２０１と記憶回路２０２を一つの記憶回路とし、レジスタが複数の記憶回路を有していてもよい。
フリップフロップ２０１には、リセット信号ＲＳＴ、クロック信号ＣＬＫ、及びデータ信号が入力される。フリップフロップ２０１は、クロック信号ＣＬＫに従って入力されるデータ信号のデータを保持し、データ信号Ｑとして出力する機能を有する。
記憶回路２０２には、書き込み制御信号ＷＥ、読み出し制御信号ＲＤ、及びデータ信号が入力される。
記憶回路２０２は、書き込み制御信号ＷＥに従って、入力されるデータ信号のデータを記憶し、読み出し制御信号ＲＤに従って、記憶されたデータをデータ信号として出力する機能を有する。
セレクタ２０３には、端子ａを介して読み出し制御信号ＲＤ、端子ｂを介してデータ信号Ｄ、及び端子ｃを介して記憶回路２０２から出力されるデータ信号（Ｄ＿ＮＶＭともいう）が入力される。
セレクタ２０３は、読み出し制御信号ＲＤに従って、データ信号Ｄ又はデータ信号Ｄ＿ＮＶＭのどちらを端子ｄを介して出力するか選択する機能を有する。
さらに、記憶回路２０２の一構成例について、図１２（Ｂ）を参照して説明する。
図１２（Ｂ）に示すように、記憶回路２０２は、データ保持部２１１及びデータ読み出し部２１２を含む。なお、上記に限定されず、例えば相変化型メモリ（ＰＲＡＭともいう）、抵抗変化型メモリ（ＲｅＲＡＭともいう）、磁気抵抗型メモリ（ＭＲＡＭともいう）などを用いて記憶回路２０２を構成してもよい。例えば、ＭＲＡＭとしては磁気トンネル接合素子（ＭＴＪ素子ともいう）を用いたＭＲＡＭを適用できる。
データ保持部２１１には、トランジスタ２２１及び容量素子２２２が設けられている。
トランジスタ２２１は、Ｎチャネル型トランジスタである。トランジスタ２２１のソース及びドレインの一方は、セレクタ２０３の出力端子（端子ｄ）に電気的に接続されている。トランジスタ２２１は、書き込み制御信号ＷＥに従ってセレクタ２０３から入力されるデータ信号の保持を制御する機能を有する。
トランジスタ２２１としては、オフ電流の低いトランジスタを用いることができる。
このとき、上記オフ電流の低いトランジスタのオフ電流は、室温（２５℃）でチャネル幅１μｍあたり１×１０−１９Ａ（１００ｚＡ）以下であることが好ましい。
上記オフ電流の低いトランジスタとしては、チャネル形成領域が酸化物半導体で形成されるトランジスタを適用できる。酸化物半導体としては、金属酸化物系の材料を適用でき、例えばインジウム及びガリウムの一方若しくは両方と、亜鉛と、を含む金属酸化物、又は該金属酸化物に含まれるガリウムの一部若しくは全部の代わりに他の金属元素を含む金属酸化物などが挙げられる。
以下では、酸化物半導体膜の構造について説明する。
酸化物半導体膜は、単結晶酸化物半導体膜と非単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、非晶質酸化物半導体膜、微結晶酸化物半導体膜、多結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜などをいう。
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶成分を有さない酸化物半導体膜である。微小領域においても結晶部を有さず、膜全体が完全な非晶質構造の酸化物半導体膜が典型である。
微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満の大きさの微結晶（ナノ結晶ともいう。）を含む。従って、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも原子配列の規則性が高い。そのため、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。
ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ＣＡＡＣ−ＯＳ膜は、微結晶酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。以下、ＣＡＡＣ−ＯＳ膜について詳細な説明を行う。
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、結晶部同士の明確な境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。
また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡＣ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分的に結晶化度の異なる領域が形成されることもある。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＺｎＧａ２Ｏ４の結晶の（３１１）面に帰属されることから、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜中の一部に、ＺｎＧａ２Ｏ４の結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
チャネルを形成する酸化物半導体のキャリア密度は、１×１０１４ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１２ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１１ａｔｏｍｓ／ｃｍ３未満とすることが好ましい。このようなキャリア密度にするためには、酸化物半導体に含まれるドナー不純物の濃度を低減すれば良く、例えば、ドナー不純物といわれる水素量を１×１０１９ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下に低減することが好ましい。
上記キャリア密度にすることにより、チャネル幅１μｍあたりの電界効果トランジスタのオフ電流を、１×１０−１９Ａ（１００ｚＡ）以下、さらには１×１０−２０Ａ（１０ｚＡ）以下、さらには１×１０−２１Ａ（１ｚＡ）以下、さらには１×１０−２２Ａ（１００ｙＡ）以下にすることができる。
さらに、インジウム、亜鉛、及びガリウムを含む酸化物半導体でチャネル形成領域を形成したトランジスタのオフ電流の値について図１３を用いて説明する。
トランジスタのオフ電流の値は極めて微小であるので、該オフ電流を測定するためには、比較的サイズの大きいトランジスタを作製し、実際に流れるオフ電流を見積もる必要がある。
一例として、トランジスタのチャネル幅Ｗを１ｍ（１００００００μｍ）、チャネル長Ｌを３μｍとし、温度を１５０℃、１２５℃、８５℃、２７℃と変化させた際のチャネル幅Ｗ１μｍあたりのオフ電流値から見積もったアレニウスプロットを図１３に示す。
図１３では、例えば２７℃のときのトランジスタのオフ電流が１×１０−２５Ａ以下である。図１３からインジウム、亜鉛、及びガリウムを含む酸化物半導体でチャネル形成領域を形成したトランジスタのオフ電流は、極めて小さいことがわかる。
トランジスタ２２１に上記オフ電流の低いトランジスタを用いることにより、電源電圧の供給を停止させた場合であっても容量素子２２２にデータを保持できる。
なお、例えば論理回路を構成するトランジスタ（例えばトランジスタ２２３及び２２４）の上にトランジスタ２２１を積層させてもよい。これにより、回路面積を小さくできる。
また、トランジスタ２２１にバックゲートを設けてもよい。トランジスタ２２１にバックゲートを設けることにより、トランジスタの２２１の閾値電圧をシフトさせることができる。
容量素子２２２の一対の電極の一方はトランジスタ２２１のソース及びドレインの他方に電気的に接続され、他方には接地電位が与えられる。容量素子２２２は、記憶するデータ信号のデータ（Ｄ＿ＨＬＤ）に基づく電荷を保持する機能を有する。トランジスタ２２１のオフ電流が非常に低いため、電源電圧ＰＷＲの供給が停止しても容量素子２２２の電荷は保持され、データ（Ｄ＿ＨＬＤ）が保持される。
データ読み出し部２１２には、トランジスタ２２３、トランジスタ２２４、トランジスタ２２５、及びインバータ２２６が設けられる。
トランジスタ２２３は、Ｐチャネル型トランジスタである。トランジスタ２２３のソース及びドレインの一方には電源電位が与えられ、ゲートには、読み出し制御信号ＲＤが入力される。該電源電位と接地電位の差が電源電圧となる。
トランジスタ２２４は、Ｎチャネル型トランジスタである。トランジスタ２２４のソース及びドレインの一方は、トランジスタ２２３のソース及びドレインの他方に電気的に接続されており、ゲートには、読み出し制御信号ＲＤが入力される。
トランジスタ２２５は、Ｎチャネル型トランジスタである。トランジスタ２２５のソース及びドレインの一方は、トランジスタ２２４のソース及びドレインの他方に電気的に接続されており、ソース及びドレインの他方には、接地電位が与えられる。また、トランジスタ２２５のゲートの電位は、データＤ＿ＨＬＤとなる。
インバータ２２６の入力端子は、トランジスタ２２３のソース及びドレインの他方に電気的に接続されている。また、インバータ２２６の出力端子は、セレクタ２０３の入力端子（端子ｃ）に電気的に接続され、インバータ２２６の出力信号がデータ信号Ｄ＿ＮＶＭとなる。
トランジスタ２２３乃至２２５、及びインバータ２２６としては、例えばチャネル形成層にシリコンを用いたトランジスタを適用できる。
次に、図１２（Ａ）に示す記憶回路の駆動方法の一例について、図１４のタイミングチャートを参照して説明する。
まず、通常動作期間である期間Ｔ１１において、電源電圧ＰＷＲ、リセット信号ＲＳＴ、クロック信号ＣＬＫは、記憶回路に供給された状態である。このとき、セレクタ２０３は、データ信号Ｄのデータをフリップフロップ２０１に出力する。フリップフロップ２０１は、クロック信号ＣＬＫに従って入力されたデータ信号Ｄのデータを保持する。
次に、電源電圧ＰＷＲを停止する直前のバックアップ期間である期間Ｔ１２において、書き込み制御信号ＷＥのパルスに従って、記憶回路２０２にデータ信号Ｄのデータを記憶させ、データＤ＿ＨＬＤとして保持する。その後記憶回路に対するクロック信号ＣＬＫの供給を停止し、さらにその後記憶回路に対するリセット信号ＲＳＴの供給を停止する。
次に、電源停止期間である期間Ｔ１３において、記憶回路に対する電源電圧ＰＷＲの供給を停止する。このとき、記憶回路２０２において、トランジスタ２２１のオフ電流が低いため、データＤ＿ＨＬＤの値が保持される。なお、電位Ｖｄｄの代わりに電位ＧＮＤを供給することにより、電源電圧ＰＷＲの供給を停止するとみなすこともできる。
次に、通常動作期間に戻る直前のリカバリー期間である期間Ｔ１４において、記憶回路に対する電源電圧ＰＷＲの供給を再開し、その後クロック信号ＣＬＫの供給を再開し、さらにその後リセット信号ＲＳＴの供給を再開する。このとき、クロック信号ＣＬＫが供給される配線を電位Ｖｄｄにしておき、その後クロック信号ＣＬＫの供給を再開する。さらに、読み出し制御信号ＲＤのパルスに従って記憶回路２０２のデータ読み出し部２１２によりデータＤ＿ＨＬＤに応じた値のデータ信号Ｄ＿ＮＶＭがセレクタ２０３に出力される。セレクタ２０３は、読み出し制御信号ＲＤのパルスに従ってデータ信号Ｄ＿ＮＶＭをフリップフロップ２０１に出力する。これにより、電源停止期間の直前の状態にフリップフロップ２０１を復帰させることができる。
その後、通常動作期間である期間Ｔ１５において、再びフリップフロップ２０１の通常動作を行う。
以上が記憶回路の駆動方法例である。
図１２に示す構成のレジスタを機能回路１３０に用いることにより、電源電圧の供給を停止する直前に第２の記憶回路にデータを退避させ、電源供給を再開させたときに該データを第１の記憶回路に入力し、電源供給を停止する直前の状態に復帰できる。このようにして、電源供給を再開させてからの第１の記憶回路の状態復帰を速くできる。
（実施の形態３）
本実施の形態では、本発明の一態様に適用可能なトランジスタの構造例について、図１５の断面模式図を参照して説明する。なお、図１５に示す各構成要素は、実際の寸法と異なる場合がある。
図１５（Ａ）に示すトランジスタは、導電層７１１と、絶縁層７１２と、半導体層７１３と、導電層７１７ａ及び７１７ｂと、絶縁層７１８ａ及び７１８ｂと、を含む。
半導体層７１３は、絶縁層７０３を介して被素子形成層７００の上に設けられる。なお、必ずしも絶縁層７０３の上に半導体層７１３を設けなくてもよく、被素子形成層７００上に半導体層７１３を直接設けてもよい。
半導体層７１３は、互いに離間して、ドーパントが添加された領域７１５ａ及び７１５ｂを有する。また、半導体層７１３は、領域７１５ａと７１５ｂの間に、領域７１５ａ及び７１５ｂよりも添加されたドーパントの濃度の低い領域７１６ａ及び７１６ｂを有する。領域７１６ａ及び７１６ｂを設けることにより、トランジスタの電界集中を抑制できる。また、半導体層７１３は、領域７１６ａと７１６ｂの間にチャネル形成領域７１４を有する。
導電層７１７ａは、半導体層７１３の領域７１５ａに電気的に接続される。導電層７１７ｂは、半導体層７１３の領域７１５ｂに電気的に接続される。
絶縁層７１２は、半導体層７１３の上に設けられる。
導電層７１１は、絶縁層７１２を介して半導体層７１３に重畳する。
絶縁層７１８ａは、導電層７１１の一対の側面の一方に接し、絶縁層７１８ｂは、導電層７１１の一対の側面の他方に接する。
また、図１５（Ｂ）に示すトランジスタは、導電層８０１と、絶縁層８０２と、絶縁層８０３と、導電層８１１と、絶縁層８１２と、半導体層８１３と、導電層８１７ａ及び８１７ｂと、を含む。
導電層８０１は、被素子形成層８００の上に設けられる。
絶縁層８０２は、被素子形成層８００の上に設けられる。
導電層８０１及び絶縁層８０２は、例えば導電膜及び絶縁層の積層に対して平坦化処理（例えばＣＭＰ処理）を行うことにより形成される。
絶縁層８０３は、導電層８０１及び絶縁層８０２の上に設けられる。
半導体層８１３は、絶縁層８０３を介して導電層８０１に重畳する。
導電層８１７ａは、半導体層８１３に電気的に接続され、導電層８１７ｂは、半導体層８１３に電気的に接続される。
絶縁層８１２は、半導体層８１３、並びに導電層８１７ａ及び８１７ｂの上に設けられる。
さらに、各構成要素について以下に説明する。各構成要素は、必ずしも単層に限定されず、積層であってもよい。
絶縁層７０３は、下地層である。絶縁層７０３としては、例えば酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、又は酸化ハフニウムなどの材料を含む層を適用できる。
絶縁層８０２は、絶縁層７０３に適用可能な同様の材料を含む層を用いることができる。
半導体層７１３及び８１３は、トランジスタのチャネルが形成される層（チャネル形成層ともいう）としての機能を有する。
半導体層７１３及び８１３としては、例えば上記実施の形態２に示すトランジスタ２２１に適用可能な酸化物半導体層を用いることができる。
領域７１５ａ及び７１５ｂ、７１６ａ及び７１６ｂに含まれるドーパントとしては、例えば元素周期表における１３族の元素（例えば硼素など）、１５族の元素（例えば窒素、リン、及び砒素の一つ又は複数）、及び希ガス元素（例えばヘリウム、アルゴン、及びキセノンの一つ又は複数）を挙げることができ、これらのいずれか一つ又は複数を適用できる。
絶縁層７１２、８０３、及び８１２は、トランジスタのゲート絶縁層としての機能を有する。絶縁層７１２、８０３、及び８１２としては、例えば酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、又は酸化ハフニウムなどの材料を含む層を適用できる。
導電層７１１及び８１１は、トランジスタのゲートとしての機能を有する。導電層７１１及び８１１としては、例えばモリブデン、チタン、クロム、タンタル、マグネシウム、銀、タングステン、アルミニウム、銅、ネオジム、又はスカンジウムなどの金属材料を含む層を適用できる。
導電層８０１がトランジスタのバックゲートとしての機能を有する。なお、必ずしも導電層８０１を設けなくてもよいが、導電層８０１に設けることにより、トランジスタの閾値電圧を制御できる。導電層８０１としては、例えば導電層７１１及び８１１に適用可能な材料の導電層を用いることができる。
絶縁層７１８ａ、７１８ｂとしては、例えば酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、又は酸化ハフニウムなどの材料を含む層を適用できる。
導電層７１７ａ及び７１７ｂ、並びに導電層８１７ａ及び８１７ｂは、トランジスタのソース又はドレインとしての機能を有する。導電層７１７ａ及び７１７ｂ、並びに導電層８１７ａ及び８１７ｂとしては、例えばモリブデン、チタン、クロム、タンタル、マグネシウム、銀、タングステン、アルミニウム、銅、ネオジム、スカンジウム、又はルテニウムなどの金属材料を含む層を適用できる。
図１５（Ａ）、（Ｂ）に示すトランジスタは、例えば上記実施の形態２のトランジスタ２２１に適用できる。
以上が図１５に示すトランジスタの構造例の説明である。
図１５を用いて説明したように、本実施の形態に係るトランジスタの一例は、データの書き込み及び読み出しを制御するトランジスタを、酸化物半導体層を含むトランジスタにより構成する。上記構成にすることにより、データの保持時間を長くできる。
また、本実施の形態に係るトランジスタの一例は、シリコンなどの半導体層を含むトランジスタの上に積層させてもよい。積層させることにより、回路面積を小さくできる。
（実施の形態４）
本実施の形態では、本発明の一態様であるプロセッサを用いた電子機器の例について、図１６を参照して説明する。
図１６（Ａ）に示す電子機器は、携帯型情報端末の一例である。
図１６（Ａ）に示す電子機器は、筐体１０１１と、筐体１０１１に設けられたパネル１０１２と、ボタン１０１３と、スピーカー１０１４と、を具備する。
なお、筐体１０１１に、外部機器に接続するための接続端子及び操作ボタンが設けられていてもよい。
パネル１０１２は、表示パネル（ディスプレイ）である。パネル１０１２は、タッチパネルの機能を有することが好ましい。
ボタン１０１３は、筐体１０１１に設けられる。例えば、ボタン１０１３が電源ボタンであれば、ボタン１０１３を押すことにより、電子機器をオン状態にするか否かを制御することができる。
スピーカー１０１４は、筐体１０１１に設けられる。スピーカー１０１４は音声を出力する。
なお、筐体１０１１にマイクが設けられていてもよい。筐体１０１１にマイクを設けられることにより、例えば図１６（Ａ）に示す電子機器を電話機として機能させることができる。
図１６（Ａ）に示す電子機器は、筐体１０１１の内部に本発明の一態様であるプロセッサを有する。
図１６（Ａ）に示す電子機器は、例えば電話機、電子書籍、パーソナルコンピュータ、及び遊技機の一つ又は複数としての機能を有する。
図１６（Ｂ）に示す電子機器は、折り畳み式の情報端末の一例である。
図１６（Ｂ）に示す電子機器は、筐体１０２１ａと、筐体１０２１ｂと、筐体１０２１ａに設けられたパネル１０２２ａと、筐体１０２１ｂに設けられたパネル１０２２ｂと、軸部１０２３と、ボタン１０２４と、接続端子１０２５と、記録媒体挿入部１０２６と、スピーカー１０２７と、を備える。
筐体１０２１ａと筐体１０２１ｂは、軸部１０２３により接続される。
パネル１０２２ａ及びパネル１０２２ｂは、表示パネル（ディスプレイ）である。パネル１０２２ａ及びパネル１０２２ｂは、タッチパネルとしての機能を有することが好ましい。
図１６（Ｂ）に示す電子機器は、軸部１０２３を有するため、パネル１０２２ａとパネル１０２２ｂを対向させて折り畳むことができる。
ボタン１０２４は、筐体１０２１ｂに設けられる。なお、筐体１０２１ａにボタン１０２４を設けてもよい。例えば、電源ボタンとしての機能を有するボタン１０２４を設けることより、ボタン１０２４を押すことで電子機器に対する電源電圧の供給を制御できる。
接続端子１０２５は、筐体１０２１ａに設けられる。なお、筐体１０２１ｂに接続端子１０２５が設けられていてもよい。また、接続端子１０２５が筐体１０２１ａ及び筐体１０２１ｂの一方又は両方に複数設けられていてもよい。接続端子１０２５は、図１６（Ｂ）に示す電子機器と他の機器を接続するための端子である。
記録媒体挿入部１０２６は、筐体１０２１ａに設けられる。筐体１０２１ｂに記録媒体挿入部１０２６が設けられていてもよい。また、記録媒体挿入部１０２６が筐体１０２１ａ及び筐体１０２１ｂの一方又は両方に複数設けられていてもよい。例えば、記録媒体挿入部にカード型記録媒体を挿入することにより、カード型記録媒体のデータを電子機器に読み出し、又は電子機器内のデータをカード型記録媒体に書き込むことができる。
スピーカー１０２７は、筐体１０２１ｂに設けられる。スピーカー１０２７は、音声を出力する。なお、筐体１０２１ａにスピーカー１０２７を設けてもよい。
なお、筐体１０２１ａ又は筐体１０２１ｂにマイクを設けてもよい。筐体１０２１ａ又は筐体１０２１ｂにマイクが設けられることにより、例えば図１６（Ｂ）に示す電子機器を電話機として機能させることができる。
図１６（Ｂ）に示す電子機器は、筐体１０２１ａ又は筐体１０２１ｂの内部に本発明の一態様であるプロセッサを有する。
図１６（Ｂ）に示す電子機器は、例えば電話機、電子書籍、パーソナルコンピュータ、及び遊技機の一つ又は複数としての機能を有する。
図１６（Ｃ）に示す電子機器は、据え置き型情報端末の一例である。図１６（Ｃ）に示す据え置き型情報端末は、筐体１０３１と、筐体１０３１に設けられたパネル１０３２と、ボタン１０３３と、スピーカー１０３４と、を具備する。
パネル１０３２は、表示パネル（ディスプレイ）である。パネル１０３２は、タッチパネルとしての機能を有することが好ましい。
なお、筐体１０３１の甲板部１０３５にパネル１０３２と同様のパネルを設けてもよい。上記パネルは、タッチパネルとしての機能を有することが好ましい。
さらに、筐体１０３１に券などを出力する券出力部、硬貨投入部、及び紙幣挿入部などを設けてもよい。
ボタン１０３３は、筐体１０３１に設けられる。例えば、ボタン１０３３が電源ボタンであれば、ボタン１０３３を押すことで電子機器に対する電源電圧の供給を制御できる。
スピーカー１０３４は、筐体１０３１に設けられる。スピーカー１０３４は、音声を出力する。
図１６（Ｃ）に示す電子機器は、筐体１０３１の内部に本発明の一態様であるプロセッサを有する。
図１６（Ｃ）に示す電子機器は、例えば現金自動預け払い機、チケットなどの注文をするための情報通信端末（マルチメディアステーションともいう）、又は遊技機としての機能を有する。
図１６（Ｄ）は、据え置き型情報端末の一例である。図１６（Ｄ）に示す電子機器は、筐体１０４１と、筐体１０４１に設けられたパネル１０４２と、筐体１０４１を支持する支持台１０４３と、ボタン１０４４と、接続端子１０４５と、スピーカー１０４６と、を備える。
なお、筐体１０４１に外部機器に接続させるための接続端子を設けてもよい。
パネル１０４２は、表示パネル（ディスプレイ）としての機能を有する。
ボタン１０４４は、筐体１０４１に設けられる。例えば、ボタン１０４４が電源ボタンであれば、ボタン１０４４を押すことで電子機器に対する電源電圧の供給を制御できる。
接続端子１０４５は、筐体１０４１に設けられる。接続端子１０４５は、図１６（Ｄ）に示す電子機器と他の機器を接続するための端子である。例えば、接続端子１０４５により図１６（Ｄ）に示す電子機器とパーソナルコンピュータを接続すると、パーソナルコンピュータから入力されるデータ信号に応じた画像をパネル１０４２に表示させることができる。例えば、図１６（Ｄ）に示す電子機器のパネル１０４２が接続する他の電子機器のパネルより大きければ、当該他の電子機器の表示画像を拡大することができ、複数の人が同時に視認しやすくなる。
スピーカー１０４６は、筐体１０４１に設けられる。スピーカー１０４６は、音声を出力する。
図１６（Ｄ）に示す電子機器は、筐体１０４１の内部に本発明の一態様であるプロセッサを有する。
図１６（Ｄ）に示す電子機器は、例えば出力モニタ、パーソナルコンピュータ、及びテレビジョン装置の一つ又は複数としての機能を有する。
図１６（Ｅ）は、電気冷凍冷蔵庫の一例である。図１６（Ｅ）に示す電子機器は、筐体１０５１と、冷蔵室用扉１０５２と、冷凍室用扉１０５３と、を備える。
図１６（Ｅ）に示す電子機器は、筐体１０５１の内部に本発明の一態様であるプロセッサを有する。上記構成にすることにより、例えば、冷蔵室用扉１０５２及び冷凍室用扉１０５３の開閉に従って、筐体１０５１内のプロセッサに対する電源電圧の供給を制御できる。
図１６（Ｆ）は、エアコンディショナーの一例である。図１６（Ｆ）に示す電子機器は、室内機１０６０及び室外機１０６４により構成される。
室内機１０６０は、筐体１０６１と、送風口１０６２と、を備える。
図１６（Ｆ）に示す電子機器は、筐体１０６１の内部に本発明の一態様であるプロセッサを有する。上記構成にすることにより、例えば、リモートコントローラからの信号に従って、筐体１０６１内のプロセッサに対する電源電圧の供給を制御できる。
なお、図１６（Ｆ）では、室内機と室外機で構成されるセパレート型のエアコンディショナーを例示しているが、室内機の機能と室外機の機能とを１つの筐体に有するエアコンディショナーであってもよい。
なお、これに限定されず、電子レンジなどの高周波加熱装置、又は電気炊飯器などにも本発明の一態様であるプロセッサを適用できる。
以上が図１６に示す電子機器の例の説明である。
図１６を参照して説明したように、本実施の形態に係る電子機器では、本発明の一態様であるプロセッサを用いることにより、消費電力を低くできる。
１００ 命令のデータ
１０１ 命令レジスタ部
１０２ 命令デコード部
１０３ 論理部
１０４ データ解析部
１０５ 制御部
１０６ 記憶部
１１１ 命令レジスタ
１３０ 機能回路
１４１ 使用タイミング解析回路
１４２ 停止タイミング解析回路
１４３ 制御信号出力回路
１５１ クロック信号制御回路
１５２ 電源電圧制御回路
１６１ レジスタ
１６２ メモリ
１６３ プログラムカウンタ
１６４ 論理回路
１６５ カウンタ制御回路
１６６ カウンタ
１７１ シフトレジスタ
１７２ 論理回路
１８１ シフトレジスタ
１８２ レジスタ
１８３ セレクタ
２０１ フリップフロップ
２０２ 記憶回路
２０３ セレクタ
２１１ データ保持部
２１２ データ読み出し部
２２１ トランジスタ
２２２ 容量素子
２２３ トランジスタ
２２４ トランジスタ
２２５ トランジスタ
２２６ インバータ
１０１１ 筐体
１０１２ パネル
１０１３ ボタン
１０１４ スピーカー
１０２１ａ 筐体
１０２１ｂ 筐体
１０２２ａ パネル
１０２２ｂ パネル
１０２３ 軸部
１０２４ ボタン
１０２５ 接続端子
１０２６ 記録媒体挿入部
１０２７ スピーカー
１０３１ 筐体
１０３２ パネル
１０３３ ボタン
１０３４ スピーカー
１０３５ 甲板部
１０４１ 筐体
１０４２ パネル
１０４３ 支持台
１０４４ ボタン
１０４５ 接続端子
１０４６ スピーカー
１０５１ 筐体
１０５２ 冷蔵室用扉
１０５３ 冷凍室用扉
１０６０ 室内機
１０６１ 筐体
１０６２ 送風口
１０６４ 室外機

Claims (5)

  1. フェッチにより、複数の命令のデータが取り込まれる命令レジスタ部と、
    前記命令レジスタ部に取り込まれた複数の命令のそれぞれを翻訳する命令デコード部と、
    クロック信号及び電源電圧が供給され、且つ翻訳された前記複数の命令のデータを含むデータ信号が供給され、供給された命令のデータに従って動作する機能回路が設けられた論理部と、
    前記複数の命令のうち２以上の命令を連続して順次実行する場合の前記機能回路の非動作期間を、翻訳された前記２以上の命令のデータを解析して割り出し、前記非動作期間の長さに従って前記機能回路に対する前記クロック信号、又は前記クロック信号及び前記電源電圧の供給の停止を設定する制御信号を生成するデータ解析部と、
    前記制御信号に従って、前記機能回路に対するクロック信号、又は前記クロック信号及び前記電源電圧の供給を制御する制御部と、を含むプロセッサ。
  2. 前記データ解析部は、
    前記非動作期間の長さが第１の期間よりも長いときに前記機能回路に対する前記クロック信号の供給が停止するように前記制御信号の値を設定し、第２の期間よりも長いときに、前記クロック信号及び前記電源電圧の供給が停止するように前記制御信号の値を設定する請求項１に記載のプロセッサ。
  3. 前記機能回路は、レジスタを有し、
    前記レジスタは、
    前記機能回路に対して前記電源電圧が供給される期間にデータを保持する第１の記憶回路と、
    前記機能回路に対する前記電源電圧の供給が停止する期間にデータを保持する第２の記憶回路と、を有し、
    前記第２の記憶回路は、データの書き込み及び保持を制御する電界効果トランジスタを有し、
    チャネル幅１μｍあたりの前記電界効果トランジスタのオフ電流は、１００ｚＡ以下である請求項１又は２に記載のプロセッサ。
  4. 前記電界効果トランジスタは、
    チャネルが形成され、シリコンよりもバンドギャップの広い酸化物半導体層を含み、
    前記酸化物半導体層は、
    ｃ軸が被形成面の法線ベクトル又は表面の法線ベクトルに平行な方向に揃い、且つａｂ面に垂直な方向から見て三角形状又は六角形状の原子配列を有し、前記ｃ軸に垂直な方向から見て金属原子が層状又は金属原子と酸素原子とが層状に配列する相を含む請求項３に記載のプロセッサ。
  5. 請求項１乃至４のいずれか一項に記載のプロセッサを有する電子機器。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014142805A (ja) * 2013-01-24 2014-08-07 Semiconductor Energy Lab Co Ltd 半導体装置、及びその駆動方法
JP7481414B2 (ja) 2018-01-24 2024-05-10 株式会社半導体エネルギー研究所 半導体装置

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6396671B2 (ja) 2013-04-26 2018-09-26 株式会社半導体エネルギー研究所 半導体装置
KR102195518B1 (ko) * 2013-12-13 2020-12-29 삼성전자 주식회사 전자장치의 화면 표시 제어장치 및 방법
US9515661B2 (en) 2014-05-09 2016-12-06 Semiconductor Energy Laboratory Co., Ltd. Circuit, semiconductor device, and clock tree
US9971535B2 (en) * 2014-11-05 2018-05-15 Industrial Technology Research Institute Conversion method for reducing power consumption and computing apparatus using the same
CN109478883A (zh) 2016-07-19 2019-03-15 株式会社半导体能源研究所 半导体装置
US10120470B2 (en) 2016-07-22 2018-11-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device and electronic device
US9977680B2 (en) * 2016-09-30 2018-05-22 International Business Machines Corporation Clock-gating for multicycle instructions
US10797706B2 (en) 2016-12-27 2020-10-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04311230A (ja) * 1991-04-10 1992-11-04 Ricoh Co Ltd Ｃｐｕアイドル状態検出装置
JP2004334872A (ja) * 2003-05-01 2004-11-25 Internatl Business Mach Corp <Ibm> ユニット電力調整機構を備えた集積回路装置
JP2006107944A (ja) * 2004-10-06 2006-04-20 Toyota Motor Corp 燃料電池システム
JP2007141020A (ja) * 2005-11-21 2007-06-07 Seiko Epson Corp データ処理装置及び電子機器
JP2011171723A (ja) * 2010-01-20 2011-09-01 Semiconductor Energy Lab Co Ltd 信号処理回路、及び信号処理回路の駆動方法

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4017741A (en) * 1975-11-13 1977-04-12 Rca Corporation Dynamic shift register cell
JP2845646B2 (ja) * 1990-09-05 1999-01-13 株式会社東芝 並列演算処理装置
JPH05110392A (ja) * 1991-10-16 1993-04-30 Hitachi Ltd 状態保持回路を具備する集積回路
JP3520611B2 (ja) * 1995-07-06 2004-04-19 株式会社日立製作所 プロセッサの制御方法
US6219796B1 (en) * 1997-12-23 2001-04-17 Texas Instruments Incorporated Power reduction for processors by software control of functional units
US6760852B1 (en) * 2000-08-31 2004-07-06 Advanced Micro Devices, Inc. System and method for monitoring and controlling a power-manageable resource based upon activities of a plurality of devices
GB2378538A (en) * 2001-08-10 2003-02-12 At & T Lab Cambridge Ltd Saving power in a pipelined processor/memory system by replacing discarded instructions following a branch by a duplicate of the branch instruction
US7191350B2 (en) * 2002-01-30 2007-03-13 Matsushita Electric Industrial Co., Ltd. Instruction conversion apparatus and instruction conversion method providing power control information, program and circuit for implementing the instruction conversion, and microprocessor for executing the converted instruction
US7028200B2 (en) * 2002-05-15 2006-04-11 Broadcom Corporation Method and apparatus for adaptive power management of memory subsystem
US6795781B2 (en) * 2002-06-27 2004-09-21 Intel Corporation Method and apparatus for compiler assisted power management
US6934865B2 (en) * 2002-07-09 2005-08-23 University Of Massachusetts Controlling a processor resource based on a compile-time prediction of number of instructions-per-cycle that will be executed across plural cycles by the processor
US6788567B2 (en) * 2002-12-02 2004-09-07 Rohm Co., Ltd. Data holding device and data holding method
US7428645B2 (en) * 2003-12-29 2008-09-23 Marvell International, Ltd. Methods and apparatus to selectively power functional units
US8607209B2 (en) * 2004-02-04 2013-12-10 Bluerisc Inc. Energy-focused compiler-assisted branch prediction
KR100591769B1 (ko) * 2004-07-16 2006-06-26 삼성전자주식회사 분기 예측 정보를 가지는 분기 타겟 버퍼
US7487374B2 (en) * 2005-01-13 2009-02-03 International Business Machines Corporation Dynamic power and clock-gating method and circuitry with sleep mode based on estimated time for receipt of next wake-up signal
US7441136B2 (en) * 2005-04-04 2008-10-21 Advanced Micro Devices, Inc. System for predictive processor component suspension and method thereof
US8301871B2 (en) * 2006-06-08 2012-10-30 International Business Machines Corporation Predicated issue for conditional branch instructions
US8190939B2 (en) * 2009-06-26 2012-05-29 Microsoft Corporation Reducing power consumption of computing devices by forecasting computing performance needs
US8656198B2 (en) * 2010-04-26 2014-02-18 Advanced Micro Devices Method and apparatus for memory power management
JP2012038366A (ja) * 2010-08-04 2012-02-23 Ricoh Co Ltd カレントミラー型センスアンプ及び半導体記憶装置
US8438416B2 (en) * 2010-10-21 2013-05-07 Advanced Micro Devices, Inc. Function based dynamic power control

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04311230A (ja) * 1991-04-10 1992-11-04 Ricoh Co Ltd Ｃｐｕアイドル状態検出装置
JP2004334872A (ja) * 2003-05-01 2004-11-25 Internatl Business Mach Corp <Ibm> ユニット電力調整機構を備えた集積回路装置
JP2006107944A (ja) * 2004-10-06 2006-04-20 Toyota Motor Corp 燃料電池システム
JP2007141020A (ja) * 2005-11-21 2007-06-07 Seiko Epson Corp データ処理装置及び電子機器
JP2011171723A (ja) * 2010-01-20 2011-09-01 Semiconductor Energy Lab Co Ltd 信号処理回路、及び信号処理回路の駆動方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014142805A (ja) * 2013-01-24 2014-08-07 Semiconductor Energy Lab Co Ltd 半導体装置、及びその駆動方法
JP7481414B2 (ja) 2018-01-24 2024-05-10 株式会社半導体エネルギー研究所 半導体装置

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