JP2014142805A - 半導体装置、及びその駆動方法 - Google Patents
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Abstract
【解決手段】レジスタは、第1のメモリ回路と、バックアップ用の第2及び乃至第3のメモリ回路を有する。第3のメモリ回路は不揮発性メモリ回路である。レジスタでは2段階のバックアップが行われる。回路(VM)からのリセット信号をトリガーして、プロセッサ・コアのリセットが行われる。まず、回路(PMU)により、プロセッサ・コアが停止される。次に、レジスタにおいて2段階のバックアップが行われる。第1のバックアップで、第1のメモリ回路から第2のメモリ回路へデータがバックアップされる。第2のバックアップでは、第1のメモリ回路から第2のメモリ回路へデータがバックアップされる。プロセッサ・コアへの電源電位の供給を停止した状態で、第2のバックアップを行うことが可能である。
【選択図】図1
Description
本実施の形態では、半導体装置の一例としてプロセッサについて説明する。図1−図4を用いて、プロセッサについて説明する。
図1は、本実施の形態のプロセッサの構成の一例を示すブロック図である。プロセッサ100は、ロジック部として、プロセッサ・コア110、クロック生成回路120、電源管理ユニット130及び制御回路140を有する。プロセッサ・コア110(以下、『コア110』と呼ぶ。)は、少なくともレジスタ111を内蔵する。プロセッサ100は、電位監視回路150、レギュレータ161−163、及びキャパシタ171−173を更に有する。
本実施の形態のプロセッサ100では、TRGをトリガーにして、コア110の停止、及びバックアップ動作が行われる。まず、PMU130では、TGRの入力がトリガーになり、コア110が停止動作を行う。コア110の停止は、CLKの停止により行われる。次に、レジスタ111のデータのバックアップが行われる。レジスタ111では2段階のバックアップが行われる。
図3Bに示すように、レジスタ111には、データに対応する信号D、制御信号(TRG1、CLK、OSG)、及び電源電位(VDD1、VSS)が入力される。レジスタ111は、フリップフロップ回路でなるメモリ回路201、DRAMセルでなるメモリ回路202、メモリ回路203、及び読み出し回路204を有する。
メモリ回路201は、インバータ211、インバータ212、トランスミッションゲート213、トランスミッションゲート214、NAND回路215、及びインバータ216を有する。
メモリ回路202は、トランジスタ221及びキャパシタ222を有しており、DRAMセルと同様の回路構成を有している。トランジスタ221はnチャネル型トランジスタである。ノードTEMP(以下、『TEMP』と呼ぶ。)は、データ保持部であり、メモリ回路201で記憶された論理値に対応する電位が保持される。
メモリ回路203は、トランジスタ231−233及びキャパシタ234を有する。トランジスタ231−233はnチャネル型トランジスタである。ノードFN(以下、『FN』と呼ぶ。)がデータ保持部である。トランジスタ233をオンにすることで、FNの電位は、TEMPに記憶されたデータに対応する電位(Hレベル、またはLレベル)となる。また、トランジスタ233をオフにすることで、FNが電気的に浮遊状態とされ、その電位が保持される。
読み出し回路204は、直列に接続された6つのトランジスタ241−246を有する。読み出し回路204は、FN、及びTEMPに保持されているデータ(電位)をノードRCに書き込む機能を有し、TRG1、及びCLKにより制御される。トランジスタ(241、242、244)は、pチャネル型トランジスタである。トランジスタ(243、245、246)は、nチャネル型トランジスタである。
以下、図4を用いて、レジスタ111の動作の一例を説明する。図4には、レジスタ111に供給される電源電位(VDD1)、制御信号(TRG1、CLK、OSG)、及びノード(TEMP、FN、RC)の電位を示している。
期間T1は、コア110が通常モードで動作している期間である。外部からプロセッサ100へVDDが安定して供給されている。通常モードにおいては、レジスタ111において、いわゆるレジスタとして機能しているのは、メモリ回路201である。
PMU130は、VM150からVDDの供給の異常を示すTRGを受け取ると、PMU130は、CLK Gen120を制御し、コア110を停止させ、レジスタ111へのデータ入力を停止させる。CLK Gen120は、コア110へのCLKの供給を停止する。また、CLK Gen120は、発振しないHレベルの信号をCLKとしてレジスタ111へ出力する。
期間T3において、TRG1がHレベルからLレベル切り替えられる。TRG1がLレベルになることで、メモリ回路202のトランジスタ221がオフとなり、TEMPでデータが保持される。図4には、TEMPで論理値1(Hレベルの電位)を保持している例を示している。
期間T4は、TEMPでデータを保持している期間である。CLKはLレベルとなる。トランジスタ221のオフ電流等のため、TEMPの電位は徐々に低下してしまう。TEMPの電位が許容値以下になる前に、第2のバックアップが実行される。
OSG CTR140は、第2のバックアップを実行させるためのOSGを、レジスタ111に出力する。期間T5では、レジスタ111にHレベルのOSGが入力される。図3Bの例では、期間T5において、VDD1がLレベルとなることで、第2のバックアップが行われる。つまり、OSGがHレベルであり、かつVDD1がLレベルであると、FNの電位は、TEMPの電位に対応して変化する。
VDD1の供給が停止し、コア110及びレジスタ111が停止している期間T6では、FNにおいて、メモリ回路201のデータが保持されることになる。
例えば、VM150からの制御信号(TRG)をトリガーにして、コア110の処理を再開させることができる。期間T6において、VM150は、規定値以上のVDDが一定期間供給されている、と判定すると、その判断結果に対応する制御信号(TRG)をPMU130に出力する。PMU130は、VM150からのTRGに基づき、コア110へのVDD1の供給を再開する。
次に、CLKをHレベルにする。トランスミッションゲート213がハイインピーダンス状態となり、VDD1の供給再開により、信号Dの電位によりRCのデータが書き換わらないようする。
コア110を通常モードにする前に、TRG1をLレベルからHレベルに戻す。メモリ回路202のトランジスタ221がオンとなり、TEMPは、メモリ回路201で記憶されているデータが書き込み可能な状態になる。
そして、PMU130はCLK Gen120を制御して、コア110に所定の周期で発振するCLKを供給させる。このCLKの供給により、コア110は通常モードでの動作を再開する。また、期間T11では、期間T1と同様に、OSGをHレベルにして、FNがプリチャージされる。
図1に示すプロセッサ100は、1つのICチップに組み込むことができる。また、プロセッサ100の各回路は、同一半導体基板上に作製してすることができる。また、プロセッサ100をICチップ化する際に、2以上のダイで構成し、それらを積層することで、1つのICチップとすることが可能である。例えば、ロジック回路(『101』、『140』)と、その他の回路を別々のダイに形成してもよい。
てもよい。
本実施形態では、酸化物半導体層を有するトランジスタ(OSトランジスタ)の構成、及びその作製方法を説明する。
図6A−図6Cにトップゲート型のOSトランジスタの構成の一例を示す。図6Aは、OSトランジスタ651の上面図を示す。図6Bは、線B1−B2による図6Aの断面図であり、図6Cは、線B3−B4による同断面図である。
以下、図7A−図8Bを用いて、OSトランジスタ651の作製方法の一例について説明する。
本明細書で開示されるプロセッサは、デジタル信号処理、ソフトウェア無線、アビオニクス(通信機器、航法システム、自動操縦装置、飛行管理システム等の航空に関する電子機器)、ASICのプロトタイピング、医療用画像処理、音声認識、暗号、バイオインフォマティクス(生物情報科学)、機械装置のエミュレータ、及び電波天文学における電波望遠鏡等、幅広い分野の電気機器のプロセッサに用いることができる。
101 ユニット
110 プロセッサ・コア
111 レジスタ
120 クロック生成回路
130 電源管理ユニット(PMU)
140 制御回路(OSG CTR)
150 電位監視回路(VM)
161 レギュレータ
162 レギュレータ
163 レギュレータ
171 キャパシタ
172 キャパシタ
173 キャパシタ
201 メモリ回路
202 メモリ回路
203 メモリ回路
204 読み出し回路
211 インバータ
212 インバータ
213 トランスミッションゲート
214 トランスミッションゲート
215 NAND回路
216 インバータ
221 トランジスタ
222 キャパシタ
231 トランジスタ
232 トランジスタ
233 トランジスタ
234 キャパシタ
241 トランジスタ
242 トランジスタ
243 トランジスタ
244 トランジスタ
245 トランジスタ
246 トランジスタ
Claims (9)
- 外部から第1の電源電位が入力され、第1の電位を生成し、出力する第1のレギュレータと、
外部から前記第1の電源電位が入力され、第2の電位を生成し、出力する第2のレギュレータと、
外部から第2の電源電位が入力され、第3の電位を生成し、出力する第3のレギュレータと、
前記第1乃至第3のレギュレータの出力に接続された第1乃至第3のキャパシタと、
レジスタを内蔵するプロセッサ・コアと、
前記第1の電源電位変化を監視し、監視結果に対応する第1の信号を生成する第1の回路と、
前記第1のレギュレータから前記第1の電位が供給され、前記第1の信号に対応して、前記レジスタを制御するための第2の信号を生成し、前記レジスタに出力する第2の回路と、
前記第2のレギュレータから前記第2の電位が供給され、前記レジスタを制御する第3の信号を生成し、前記レジスタに出力する第3の回路と、
を有し、
前記第2の回路は、前記第1の電位の前記プロセッサ・コアへの供給を制御する機能を有し、
前記レジスタは、第1乃至第3のメモリ回路を有し、
前記第3のメモリ回路は、前記第1の電位の供給停止期間にデータを保持する機能を備え、
前記レジスタにおいて
前記第1のメモリ回路には、前記プロセッサ・コアの制御により、データの書き込み及び読み出しか行われ、
前記第2の信号に従い、前記第1のメモリ回路で保持されているデータが前記第2のメモリ回路に記憶され、
前記第3の信号に従い、前記第2のメモリ回路で保持されているデータが前記第3のメモリ回路に書き込まれることを特徴とする半導体装置。 - 請求項1において、
前記プロセッサ・コア、及び前記第2の回路にクロック信号を出力するクロック生成回路を更に有し、
前記第2の回路は、前記クロック生成回路を制御する機能を有することを特徴とする半導体装置。 - 請求項1又は2において、
前記第3のメモリ回路は、
前記第2のメモリ回路に保持されているデータを読み出す読み出し回路と
データ保持部と、
前記データ保持部に接続されたキャパシタと、
前記データ保持部と前記読み出し回路とを接続を制御するスイッチと、
を有し、
前記スイッチは、酸化物半導体層を有するトランジスタである、
ことを特徴とする半導体装置。 - 請求項1乃至3の何れか1項において、
前記第2のメモリ回路は、
データ保持部と、
前記データ保持部に接続されたキャパシタと、
前記データ保持部と前記第1の記憶回路との接続を制御するスイッチと、
を有することを特徴とする半導体装置。 - 請求項1乃至4の何れか1項において、
前記第1メモリ回路は、フリップフロップ回路であることを特徴とする半導体装置。 - 第1の電位が供給されるプロセッサ・コアと、
前記プロセッサ・コアに内蔵されたレジスタと、
前記レジスタに含まれる第1乃至第3メモリ回路と、
を有し、
前記第3のメモリ回路は、前記第1の電位が供給されていない期間にデータ保持期間を有するメモリ回路である、
半導体装置の駆動方法であり、
外部から入力される第2の電位の変化を監視する第1のプロセスと、
前記第2の電位から前記第1の電位を生成する第2のプロセスと、
前記第1のプロセスでの監視結果に基づいて、前記プロセッサ・コアへの前記第1の電位の供給期間に、前記プロセッサ・コアを停止する第3のプロセスと、
前記レジスタへの前記第1の電位の供給期間に、前記第1メモリ回路のデータを前記第2メモリ回路に書き込む第4のプロセスと、
前記レジスタへの前記第1の電位の供給停止期間に、前記第2のメモリ回路に保持されているデータを前記第3のメモリ回路に書き込むプロセスと、
を有することを特徴とする半導体装置の駆動方法。 - 請求項6において、
前記第3のメモリ回路は、
前記第2のメモリ回路に保持されているデータを読み出す読み出し回路と
データ保持部と、
前記データ保持部に接続されたキャパシタと、
前記データ保持部と前記読み出し回路とを接続を制御するスイッチと、
を有し、
前記スイッチは、酸化物半導体層を有するトランジスタである、
ことを特徴とする半導体装置の駆動方法。 - 請求項6又は7において、
前記第2のメモリ回路は、
データ保持部と、
前記データ保持部に接続されたキャパシタと、
前記データ保持部と前記第1のメモリ回路との接続を制御するスイッチと、
を有することを特徴とする半導体装置の駆動方法。 - 請求項6乃至8の何れか1項において、
前記第1メモリ回路は、フリップフロップ回路であることを特徴とする半導体装置の駆動方法。
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