JP2014099165A - マイクロコントローラおよびその作製方法 - Google Patents

Abstract

【課題】低消費電力モードで動作するマイクロコントローラを提供する。
【解決手段】マイクロコントローラは、ＣＰＵ、メモリ、並びにタイマー回路等の周辺回路を有する。周辺回路のレジスタは、バスラインとのインターフェースに設けられている。電源供給制御のためのパワーゲートが設けられており、全ての回路がアクティブな通常動作モードの他に、一部の回路のみをアクティブにする低消費電力モードで動作させることができる。ＣＰＵのレジスタなど、低消費電力モード時に電源が供給されないレジスタには、揮発性記憶部及び不揮発性記憶部が設けられている。低消費電力モードに移行する場合は、電源供給遮断前に、揮発性記憶部のデータが不揮発性記憶部に退避される。通常モードに復帰する場合は、レジスタへの電源供給が再開すると、不揮発性記憶部のデータが揮発性記憶部に書き戻される。
【選択図】図１

Description

本発明は、マイクロコントローラおよびその作製方法に関する。なお、マイクロコントローラは、半導体装置の一つであり、「マイクロコントローラユニット」、「ＭＣＵ」、「μＣ」等と呼ばれることがある。

なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。

半導体装置の微細化技術の進歩に伴い、マイクロコントローラの集積度は年々高まっている。それに伴い、マイクロコントローラ内部に備えられた各種半導体素子（例えば、トランジスタ等。）のリーク電流が増加し、マイクロコントローラの消費電力が大幅に増加している。このため近年では、マイクロコントローラにおいて、低消費電力化が重要な課題の一つとなっている。

マイクロコントローラの低消費電力化を実現する手段の一つとして、マイクロコントローラを構成する回路ブロックのうち、動作に不要な回路ブロックを低消費電力モードに移行させる技術がある（特許文献１）。

特開平１０−３０１６５９号公報

電源が遮断された回路ブロックにおいては、電源を遮断した瞬間に集積回路内の全てのノードの論理が揮発するため、電源遮断のタイミングは、実行中の処理が完全に終了した後に限られる。

上記問題を顧み、本発明の一態様では、動作に不必要な回路への電源遮断によって消費電力を低減されたマイクロコントローラを提供することを目的の１つとする。

また、信頼性の高いマイクロコントローラを提供することを目的の１つとする。

本出願で開示される発明の一形態は、電源電位が入力される端子、ＣＰＵ、不揮発性のメモリ、時間を計測する機能を備え、第１の割り込み信号を出力する第１の周辺回路と、外部機器とのインターフェースであって、第２の割り込み信号を出力する第２の周辺回路と、外部から入力されるアナログ信号を処理し、第３の割り込み信号を出力する第３の周辺回路と、第１乃至第３の割り込み信号の優先度を判断し、第４の割り込み信号を出力する割り込みコントローラと、第１乃至第３の周辺回路、ＣＰＵ、及び割り込みコントローラ用の第１乃至第５のレジスタと、第１乃至第３の周辺回路、ＣＰＵ、メモリ、割り込みコントローラ、並びに第１、第４及び第５のレジスタに対して電源電位供給とその停止を行うパワーゲートと、パワーゲートを制御するコントローラと、コントローラ用の第６のレジスタと、を有するマイクロコントローラである。

上記形態のマイクロコントローラにおいて、動作モードとして少なくとも第１乃至第３の動作モードがある。第１の動作モードは、マイクロコントローラの全ての回路をアクティブにするモードである。第２の動作モードは、コントローラ、第１の周辺回路、並びに第１、第２及び第６のレジスタをアクティブにし、他の回路を非アクティブにするモードである。第３の動作モードは、コントローラ、及び第６のレジスタをアクティブにし、他の回路を非アクティブにするモードである。ＣＰＵの命令により、第１の動作モードから第２又は第３の動作モードへの移行処理が開始される。また、第１の割り込み信号がコントローラへ入力されることにより、第２の動作モードから第１の動作モードへの移行処理が開始される。また、外部からの割り込み信号がコントローラへ入力されることにより、第３の動作モードから第１の動作モードへの移行処理が開始される。

第１、第４及び第５のレジスタは揮発性記憶部と不揮発性記憶部を有し、パワーゲートにより電源供給が遮断される場合に、電源供給が遮断される前に当該揮発性記憶部のデータが当該不揮発性記憶部に退避され、パワーゲートにより電源供給が再開される場合に、当該不揮発性記憶部に退避されたデータを当該揮発性記憶部に書き込まれる。

また、第１のレジスタ等と同様に、他のレジスタに、例えば第３のレジスタにも、揮発性記憶部と不揮発性記憶部を設けることもできる。この場合も、パワーゲートにより電源供給が遮断される場合に、電源供給が遮断される前に当該揮発性記憶部のデータが当該不揮発性記憶部に退避され、パワーゲートにより電源供給が再開される場合に、当該揮発性記憶部に退避されたデータを当該揮発性記憶部に書き込まれるようにする。

上記形態において、前記メモリのメモリセルに、酸化物半導体層が用いられたトランジスタ及びシリコンが用いられたトランジスタを設けることができる。また、レジスタの不揮発性記憶部に酸化物半導体層が用いられたトランジスタ及びシリコンが用いられたトランジスタを設けることができる。

また、上記形態において、前記メモリのメモリセルに、酸化物半導体層を含む多層膜が用いられたトランジスタを用いることで信頼性の向上を実現できる。

酸化物半導体層を含む多層膜が用いられたトランジスタは、第１の酸化物層、第２の酸化物層および酸化物半導体層を含む多層膜と、多層膜と接して設けられたゲート絶縁膜と、ゲート絶縁膜を介して多層膜と重ねて設けられたゲート電極と、を有し、酸化物半導体層はインジウムを含み、酸化物半導体層は、第１の酸化物層と接して設けられ、第１の酸化物層は、酸化物半導体層よりもエネルギーギャップが大きく、かつインジウムを含み、酸化物半導体層は、第１の酸化物層と第２の酸化物層との間に接して設けられ、第２の酸化物層は、酸化物半導体層よりもエネルギーギャップが大きく、かつインジウムを含む半導体装置である。

酸化物半導体層にチャネルが形成されるトランジスタに安定した電気特性を付与するためには、酸化物半導体層中の不純物濃度を低減し、高純度真性化することが有効である。高純度真性化とは、酸化物半導体層を真性または実質的に真性にすることをいう。なお、実質的に真性という場合、酸化物半導体層のキャリア密度は、１×１０^１７／ｃｍ^３未満、１×１０^１５／ｃｍ^３未満、または１×１０^１３／ｃｍ^３未満である。酸化物半導体層において、水素、窒素、炭素、シリコン、および主成分以外の金属元素は不純物となる。酸化物半導体層中の不純物濃度を低減するためには、近接する第１の酸化物層中および第２の酸化物層中の不純物濃度も低減することが好ましい。

例えば、酸化物半導体層中でシリコンは、不純物準位を形成する。また、該不純物準位がトラップとなり、トランジスタの電気特性を劣化させることがある。具体的には、酸化物半導体層のシリコン濃度を１×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３未満、さらに好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３未満とする。なお、トランジスタのゲート絶縁膜としては、酸化シリコン、酸化窒化シリコン、窒化シリコン、窒化酸化シリコンなど、シリコンを含む絶縁膜が多く用いられるため、酸化物半導体層をゲート絶縁膜と接しないことが好ましい。

また、酸化物半導体層中で水素および窒素は、ドナー準位を形成し、キャリア密度を増大させてしまう。

また、ゲート絶縁膜と酸化物半導体層との界面にチャネルが形成される場合、該界面で界面散乱が起こり、トランジスタの電界効果移動度が低くなる。このような観点からも、酸化物半導体層をゲート絶縁膜と接しないように形成し、チャネルをゲート絶縁膜から離すことが好ましい。

従って、トランジスタのチャネルを、ゲート絶縁膜と離すことで、安定した電気特性を有し、高い電界効果移動度を有するトランジスタとすることができる。該トランジスタを表示装置のスイッチング素子として用いることで、該トランジスタは安定な電気特性を有するため、信頼性の高い表示装置とすることができる。また、該トランジスタは、高い電界効果移動度を有する。

トランジスタのチャネルをゲート絶縁膜から離すためには、例えば、酸化物半導体層を含む多層膜を以下のような構成とすればよい。

酸化物半導体層を含む多層膜は、少なくとも酸化物半導体層（便宜上、第２の酸化物層と呼ぶ。）と、第２の酸化物層およびゲート絶縁膜の間に設けられた第１の酸化物層（バリア層とも呼ぶ。）と、を有する。第１の酸化物層は、第２の酸化物層を構成する元素一種以上から構成され、伝導帯下端のエネルギーが第２の酸化物層よりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上または０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下または０．４ｅＶ以下真空準位に近い酸化物層である。なお、第２の酸化物層は少なくともインジウムを含むと、キャリア移動度が高くなるため好ましい。このとき、ゲート電極に電界を印加すると、酸化物半導体層を含む多層膜のうち、伝導帯下端のエネルギーが小さい第２の酸化物層にチャネルが形成される。即ち、第２の酸化物層とゲート絶縁膜との間に第１の酸化物層を有することによって、トランジスタのチャネルをゲート絶縁膜と接しない層（ここでは第２の酸化物層）に形成することができる。また、第２の酸化物層を構成する元素一種以上から第１の酸化物層が構成されるため、第２の酸化物層と第１の酸化物層との界面において、界面散乱が起こりにくい。従って、該界面においてはキャリアの動きが阻害されないため、トランジスタの電界効果移動度を高くすることができる。

第１の酸化物層は、例えば、アルミニウム、チタン、シリコン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、スズ、ランタン、セリウムまたはハフニウムを第２の酸化物層よりも高い原子数比で含む酸化物層とすればよい。具体的には、第１の酸化物層として、第２の酸化物層よりも前述の元素を１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上高い原子数比で含む酸化物層を用いる。前述の元素は酸素と強く結合するため、酸素欠損が酸化物層に生じることを抑制する機能を有する。即ち、第１の酸化物層は第２の酸化物層よりも酸素欠損が生じにくい酸化物層である。

または、第２の酸化物層がＩｎ−Ｍ−Ｚｎ酸化物であり、第１の酸化物層もＩｎ−Ｍ−Ｚｎ酸化物であるとき、第１の酸化物層をＩｎ：Ｍ：Ｚｎ＝ｘ_１：ｙ_１：ｚ_１［原子数比］、第２の酸化物層をＩｎ：Ｍ：Ｚｎ＝ｘ_２：ｙ_２：ｚ_２［原子数比］とすると、ｙ_１／ｘ_１がｙ_２／ｘ_２よりも大きくなる第１の酸化物層および第２の酸化物層を選択する。なお、元素ＭはＩｎよりも酸素との結合力が強い金属元素であり、例えばＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、Ｃｅ、ＮｄまたはＨｆなどが挙げられる。好ましくは、ｙ_１／ｘ_１がｙ_２／ｘ_２よりも１．５倍以上大きくなる第１の酸化物層および第２の酸化物層を選択する。さらに好ましくは、ｙ_１／ｘ_１がｙ_２／ｘ_２よりも２倍以上大きくなる第１の酸化物層および第２の酸化物層を選択する。より好ましくは、ｙ_１／ｘ_１がｙ_２／ｘ_２よりも３倍以上大きくなる第１の酸化物層および第２の酸化物層を選択する。このとき、第２の酸化物層において、ｙ_１がｘ_１以上であるとトランジスタに安定した電気特性を付与できるため好ましい。ただし、ｙ_１がｘ_１の３倍以上になると、トランジスタの電界効果移動度が低下してしまうため、ｙ_１はｘ_１の３倍未満であると好ましい。

第１の酸化物層の厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下とする。また、第２の酸化物層の厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下、さらに好ましくは３ｎｍ以上５０ｎｍ以下とする。

また、酸化物半導体層を含む多層膜は、ゲート絶縁膜の対向側に、絶縁膜および第２の酸化物層と接し、第２の酸化物層を構成する元素一種以上から構成され、伝導帯下端のエネルギーが第２の酸化物層よりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上または０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下または０．４ｅＶ以下真空準位に近い第３の酸化物層（バリア層とも呼ぶ。）を含んでもよい。なお、第２の酸化物層は少なくともインジウムを含むと、キャリア移動度が高くなるため好ましい。このとき、ゲート電極に電界を印加しても、第３の酸化物層にはチャネルが形成されない。また、第２の酸化物層を構成する元素一種以上から第３の酸化物層が構成されるため、第２の酸化物層と第３の酸化物層との界面に界面準位を形成しにくい。該界面が界面準位を有すると、該界面をチャネルとしたしきい値電圧の異なる第２のトランジスタが形成され、トランジスタの見かけ上のしきい値電圧が変動することがある。従って、第３の酸化物層を設けることにより、トランジスタのしきい値電圧などの電気特性のばらつきを低減することができる。

具体的には、第３の酸化物層として、第２の酸化物層よりも前述の元素を１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上高い原子数比で含む酸化物層を用いる。前述の元素は酸素と強く結合するため、酸素欠損が酸化物層に生じることを抑制する機能を有する。即ち、第３の酸化物層は第２の酸化物層よりも酸素欠損が生じにくい酸化物層である。

または、第２の酸化物層がＩｎ−Ｍ−Ｚｎ酸化物であり、第３の酸化物層もＩｎ−Ｍ−Ｚｎ酸化物であるとき、第２の酸化物層をＩｎ：Ｍ：Ｚｎ＝ｘ_２：ｙ_２：ｚ_２［原子数比］、第３の酸化物層をＩｎ：Ｍ：Ｚｎ＝ｘ_３：ｙ_３：ｚ_３［原子数比］とすると、ｙ_３／ｘ_３がｙ_２／ｘ_２よりも大きくなる第２の酸化物層および第３の酸化物層を選択する。なお、元素ＭはＩｎよりも酸素との結合力が強い金属元素であり、例えばＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、Ｃｅ、ＮｄまたはＨｆなどが挙げられる。好ましくは、ｙ_３／ｘ_３がｙ_２／ｘ_２よりも１．５倍以上大きくなる第２の酸化物層および第３の酸化物層を選択する。さらに好ましくは、ｙ_３／ｘ_３がｙ_２／ｘ_２よりも２倍以上大きくなる第２の酸化物層および第３の酸化物層を選択する。より好ましくは、ｙ_３／ｘ_３がｙ_２／ｘ_２よりも３倍以上大きくなる第２の酸化物層および第３の酸化物層を選択する。このとき、第２の酸化物層において、ｙ_２がｘ_２以上であるとトランジスタに安定した電気特性を付与できるため好ましい。ただし、ｙ_２がｘ_２の３倍以上になると、トランジスタの電界効果移動度が低下してしまうため、ｙ_２はｘ_２の３倍未満であると好ましい。

第３の酸化物層の厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下とする。

なお、第１の酸化物層がＩｎ−Ｍ−Ｚｎ酸化物であるとき、ＩｎとＭの原子数比率は好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％以上とする。また、第２の酸化物層がＩｎ−Ｍ−Ｚｎ酸化物であるとき、ＩｎとＭの原子数比率は好ましくはＩｎが２５ａｔｏｍｉｃ％以上、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％以上、Ｍが６６ａｔｏｍｉｃ％未満とする。また、第３の酸化物層がＩｎ−Ｍ−Ｚｎ酸化物であるとき、ＩｎとＭの原子数比率は好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％以上とする。

なお、第１の酸化物層または第３の酸化物層は、トランジスタのソース電極およびドレイン電極と接して設けられる。ただし、トランジスタのソース電極およびドレイン電極に接して第１の酸化物層、第２の酸化物層、または第３の酸化物層を設ける場合、そのソース電極およびドレイン電極に用いる材料によっては、第１の酸化物層、第２の酸化物層、または第３の酸化物層のソース電極およびドレイン電極と接触した近傍の領域に酸素欠損が発生し、当該領域はｎ型化する。したがって、ｎ型化した当該領域はトランジスタのソースまたはドレインとして作用させることができる。ソース電極およびドレイン電極に用いる材料が酸素と結合し易い導電材料、例えばタングステンなどの場合、酸化物半導体層を接触させると、酸化物半導体層中の酸素が、酸素と結合し易い導電材料側に拡散する現象が起こる。トランジスタの作製工程には、いくつかの加熱工程があることから、上記現象により、酸化物半導体層のソース電極およびドレイン電極と接触した近傍の領域に酸素欠損が発生し、当該領域はｎ型化する。

本発明の一態様を用いることにより、動作に不必要な回路への電源遮断することができるため、マイクロコントローラの低消費電力化が可能になる。

また、低消費電力モード時に電源遮断がされるレジスタに不揮発性記憶部を設けることで、電源遮断のタイミングの自由度を広げることが可能であり、また、電源遮断前の状態に高速に復帰させることが可能なマイクロコントローラを提供することが可能になる。

また、酸化物半導体層を含む多層膜が用いられたトランジスタをマイクロコントローラに用いることで高い信頼性を実現できる。

マイクロコントローラの構成の一例を示すブロック図。 マイクロコントローラのレイアウトの一例を示す図。 電源投入時の処理の一例を示すフローチャート。 ＡｃｔｉｖｅモードからＮｏｆｆ１、Ｎｏｆｆ２モードへの移行処理の一例を示すフローチャート。 Ｎｏｆｆ１、Ｎｏｆｆ２モードからＡｃｔｉｖｅモードへの移行処理の一例を示すフローチャート。 レジスタの構成の一例を示す回路図。 ＲＡＭのメモリセルの構成の一例を示す回路図。 マイクロコントローラの構成の一例を示す断面図。 マイクロコントローラの構成の一例を示すブロック図。 マイクロコントローラの光学顕微鏡写真。 酸化物半導体層を含む多層膜を示す断面図。 本発明の一態様に係る多層膜のバンド構造を説明する図。 本発明の一態様に係る多層膜のバンド構造を説明する図。 本発明の一態様に係る多層膜のバンド構造を説明する図。 成膜装置の一例を示す上面図。 成膜室の一例を示す断面図。 加熱処理室の一例を示す断面図。 本発明の一態様に係るトランジスタを説明する上面図および断面図。 本発明の一態様に係るトランジスタの作製方法を説明する断面図。 本発明の一態様に係るトランジスタの作製方法を説明する断面図。 電子機器を説明する図。 半導体装置の一形態を示す断面図。 ＣＰＵのレジスタの動作確認のために計測されたマイクロコントローラの入出力端子の信号波形図。 図２３の信号波形の拡大図であり、Ａｃｔｉｖｅモードで動作している期間の信号波形図。 多層膜を用いたトランジスタのオフ電流の測定結果を示す図。

以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。

（実施の形態１）
図１を用いて、マイクロコントローラの構成及び動作について説明する。図１は、マイクロコントローラ１００のブロック図である。

マイクロコントローラ１００は、ＣＰＵ（中央演算装置）１１０、バスブリッジ１１１、ＲＡＭ（ランダムアクセスメモリ）１１２、メモリインターフェース１１３、コントローラ１２０、割り込みコントローラ１２１、Ｉ／Ｏインターフェース（入出力インターフェース）１２２、及びパワーゲートユニット１３０を有する。

マイクロコントローラ１００は、更に、水晶発振回路１４１、タイマー回路１４５、Ｉ／Ｏインターフェース１４６、Ｉ／Ｏポート１５０、コンパレータ１５１、Ｉ／Ｏインターフェース１５２、バスライン１６１、バスライン１６２、バスライン１６３、及びデータバスライン１６４を有する。更に、マイクロコントローラ１００は、外部装置との接続部として少なくとも接続端子１７０−１７６を有する。なお、各接続端子１７０−１７６は、１つの端子または複数の端子でなる端子群を表す。

図２に、マイクロコントローラ１００の各回路ブロックのレイアウトの一例を示す。図２のレイアウト図では、図１の一部の回路ブロックの符号を付している。

図２のレイアウト図において、各回路を構成するトランジスタには、シリコン基板から作製されるトランジスタと、酸化物半導体層から作製されるトランジスタがある。図２のレイアウトは、シリコンから作製されるトランジスタのプロセステクノロジを０．３５μｍとし、酸化物半導体層から作製されるトランジスタのプロセステクノロジを０．８μｍとして、設計されたものである。

ＣＰＵ１１０はレジスタ１８５を有し、バスブリッジ１１１を介してバスライン１６１−１６３及びデータバスライン１６４に接続されている。

ＲＡＭ１１２は、ＣＰＵ１１０のメインメモリとして機能する記憶装置であり、不揮発性のランダムアクセスメモリが用いられる。ＲＡＭ１１２は、ＣＰＵ１１０が実行する命令、命令の実行に必要なデータ、及びＣＰＵ１１０の処理によるデータを記憶する装置である。ＣＰＵ１１０の命令により、ＲＡＭ１１２へのデータの書き込み、読み出しが行われる。

マイクロコントローラ１００では、低消費電力モードでは、ＲＡＭ１１２の電源供給が遮断される。そのため、電源が供給されていない状態でもデータを保持できる不揮発性のメモリでＲＡＭ１１２を構成する。

メモリインターフェース１１３は、外部記憶装置との入出力インターフェースである。ＣＰＵ１１０が処理する命令により、メモリインターフェース１１３を介して、接続端子１７６に接続される外部記憶装置へのデータの書き込み及び読み出しが行われる。

クロック生成回路１１５は、ＣＰＵ１１０で使用されるクロック信号ＭＣＬＫ（以下、ＭＣＬＫと呼ぶ。）を生成する回路であり、ＲＣ発振器等を有する。ＭＣＬＫはコントローラ１２０及び割り込みコントローラ１２１にも出力される。

コントローラ１２０はマイクロコントローラ１００全体の制御処理を行う回路であり、例えば、マイクロコントローラ１００の電源制御、並びに、クロック生成回路１１５及び水晶発振回路１４１の制御等を行う。また、後述するパワーゲートユニット１３０の制御も行う。コントローラ１２０には、接続端子１７０を介して外部の割り込み信号ＩＮＴ１が入力される。接続端子１７０は、外部の割り込み信号入力用の端子である。さらに、コントローラ１２０には、周辺回路（１４５、１５０、１５１）からの割り込み信号（Ｔ０ＩＲＱ、Ｐ０ＩＲＱ、Ｃ０ＩＲＱ）が、バス（１６１−１６４）を経由せずに入力される。

割り込みコントローラ１２１はＩ／Ｏインターフェース１２２を介して、バスライン１６１及びデータバスライン１６４に接続されている。割り込みコントローラ１２１は割り込み要求の優先順位を割り当てる機能を有する。割り込みコントローラ１２１には、外部の割り込み信号ＩＮＴ１、及び周辺回路（１４５、１５０、１５１）からの割り込み信号（Ｔ０ＩＲＱ、Ｐ０ＩＲＱ、Ｃ０ＩＲＱ）が入力される。割り込みコントローラ１２１は割り込み信号を検出すると、その割り込み要求が有効であるかを判定する。有効な割り込み要求であれば、コントローラ１２０に内部の割り込み信号ＩＮＴ２を出力する。

コントローラ１２０は、外部の割り込み信号ＩＮＴ１が入力されると、ＣＰＵ１１０に内部の割り込み信号ＩＮＴ２を出力し、ＣＰＵ１１０に割り込み処理を実行させる。

コントローラ１２０のレジスタ１８０は、コントローラ１２０に設けられ、割り込みコントローラ１２１のレジスタ１８６はＩ／Ｏインターフェース１２２に設けられている。

以下、マイクロコントローラ１００の周辺回路を説明する。ＣＰＵ１１０は、周辺回路として、タイマー回路１４５、Ｉ／Ｏポート１５０及びコンパレータ１５１を有する。これらの周辺回路は一例であり、マイクロコントローラ１００が使用される電子機器に応じて、必要な回路を設けることができる。

タイマー回路１４５は、クロック信号ＴＣＬＫ（以下、ＴＣＬＫと呼ぶ。）を用いて、時間を計測する機能を有する。また、タイマー回路１４５は、決められた時間間隔で、割り込み信号Ｔ０ＩＲＱを、コントローラ１２０及び割り込みコントローラ１２１のそれぞれの割り込み要求用端子に出力する機能を有する。タイマー回路１４５は、Ｉ／Ｏインターフェース１４６を介して、バスライン１６１及びデータバスライン１６４に接続されている。

また、タイマー回路１４５で使用されるＴＣＬＫはクロック生成回路１４０で生成される。ＴＣＬＫはＭＣＬＫよりも低い周波数のクロック信号である。例えば、ＭＣＬＫの周波数を数ＭＨｚ程度（例えば、８ＭＨｚ）とし、ＴＣＬＫは、数十ｋＨｚ程度（例えば、３２ｋＨｚ）とする。クロック生成回路１４０は、マイクロコントローラ１００に内蔵された水晶発振回路１４１と、接続端子１７２及び接続端子１７３に接続された発振子１４２を有する。発振子１４２の振動子として、水晶振動子１４３が用いられている。なお、ＣＲ発振器等でクロック生成回路１４０を構成することで、クロック生成回路１４０の全てのモジュールをマイクロコントローラ１００に内蔵することが可能である。

Ｉ／Ｏポート１５０は、情報の入出力が可能な状態で、接続端子１７４に外部機器を接続するためのインターフェースであり、デジタル信号の入出力インターフェースである。Ｉ／Ｏポート１５０は、入力されたデジタル信号に応じて、割り込み信号Ｐ０ＩＲＱをコントローラ１２０及び割り込みコントローラ１２１のそれぞれの割り込み要求用端子に出力する。

接続端子１７５から入力されるアナログ信号を処理する周辺回路として、コンパレータ１５１が設けられている。コンパレータ１５１は、接続端子１７５から入力されるアナログ信号の電位（または電流）と基準信号の電位（または電流）との大小を比較し、値が０又は１のデジタル信号を発生する。さらに、コンパレータ１５１は、このデジタル信号の値が１のとき、割り込み信号Ｃ０ＩＲＱを発生する。割り込み信号Ｃ０ＩＲＱはコントローラ１２０及び割り込みコントローラ１２１のそれぞれの割り込み要求用端子に出力される。

Ｉ／Ｏポート１５０及びコンパレータ１５１は共通のＩ／Ｏインターフェース１５２を介してバスライン１６１及びデータバスライン１６４に接続されている。ここでは、Ｉ／Ｏポート１５０、コンパレータ１５１各々のＩ／Ｏインターフェースに共有できる回路があるため、１つのＩ／Ｏインターフェース１５２で構成しているが、もちろんＩ／Ｏポート１５０、コンパレータ１５１のＩ／Ｏインターフェースを別々に設けることもできる。

また、周辺回路のレジスタは、対応する入出力インターフェースに設けられている。タイマー回路１４５のレジスタ１８７はＩ／Ｏインターフェース１４６に設けられ、Ｉ／Ｏポート１５０のレジスタ１８３及びコンパレータ１５１のレジスタ１８４は、それぞれ、Ｉ／Ｏインターフェース１５２に設けられている。

マイクロコントローラ１００は内部回路への電源供給を遮断するためのパワーゲートユニット１３０を有する。パワーゲートユニット１３０により、動作に必要な回路に電源供給を行うことで、マイクロコントローラ１００全体の消費電力を下げることができる。

図１に示すように、マイクロコントローラ１００の破線で囲んだユニット１０１−１０４の回路は、パワーゲートユニット１３０を介して、接続端子１７１に接続されている。接続端子１７１は、高電源電位ＶＤＤ（以下、ＶＤＤと呼ぶ。）供給用の電源端子である。

パワーゲートユニット１３０は、コントローラ１２０により制御される。パワーゲートユニット１３０は、ユニット１０１−１０４へのＶＤＤの供給を遮断するためのスイッチ回路１３１及びスイッチ回路１３２を有する。スイッチ回路１３１、スイッチ回路１３２のオン／オフはコントローラ１２０により制御される。具体的には、ＣＰＵ１１０の要求、外部からの割り込み信号ＩＮＴ１及び、タイマー回路１４５からの割り込み信号Ｔ０ＩＲＱをトリガーにして、コントローラ１２０は、パワーゲートユニット１３０に、スイッチ回路１３１及びスイッチ回路１３２の制御信号を出力する。

なお、図１では、パワーゲートユニット１３０には、２つのスイッチ回路１３１、１３２が設けられているが、電源遮断に必要な数のスイッチ回路を設ければよい。本実施の形態では、タイマー回路１４５及びＩ／Ｏインターフェース１４６（ユニット１０１）に対して、他の回路と独立して電源供給を制御できるようにスイッチ回路を設ければよい。

また、図１では、ユニット１０２−１０４への電源遮断は、共通のスイッチ回路１３２で行うように図示されているが、このような電源供給経路に限定されるものではない。例えば、ＣＰＵ１１０用のスイッチ回路１３２とは別のスイッチ回路により、ＲＡＭ１１２の電源供給を制御できるようにすることができる。また、１つの回路に対して、複数のスイッチ回路を設けることができる。

また、コントローラ１２０には、パワーゲートユニット１３０を介さず、常時、接続端子１７１からＶＤＤが供給される。また、ノイズの影響を少なくするため、クロック生成回路１１５の発振回路、水晶発振回路１４１には、それぞれ、ＶＤＤの電源回路と異なる外部の電源回路から電源電位が供給される。

コントローラ１２０及びパワーゲートユニット１３０等を備えることにより、マイクロコントローラ１００を３種類の動作モードで動作させることが可能である。第１の動作モードは、通常動作モードであり、マイクロコントローラ１００の全ての回路がアクティブな状態である。この動作モードを「Ａｃｔｉｖｅモード」と呼ぶ。

第２、第３の動作モードは低消費電力モードであり、一部の回路をアクティブにするモードである。一方の低消費電力モードでは、コントローラ１２０、並びにタイマー回路１４５とその関連回路（水晶発振回路１４１、Ｉ／Ｏインターフェース１４６）がアクティブである。他方の低消費電力モードでは、コントローラ１２０のみがアクティブである。ここでは、前者の低消費電力モードを「Ｎｏｆｆ１モード」と呼び、後者を「Ｎｏｆｆ２モード」と呼ぶことにする。

以下、表１に、各動作モードとアクティブな回路との関係を示す。表１では、アクティブにする回路に「ＯＮ」と記載している。表１に示すように、Ｎｏｆｆ１モードでは、コントローラ１２０と周辺回路の一部（タイマー動作に必要な回路）が動作し、Ｎｏｆｆ２モードでは、コントローラ１２０のみが動作している。

なお、クロック生成回路１１５の発振器、及び水晶発振回路１４１は、動作モードに関わらず、電源が常時供給される。クロック生成回路１１５及び水晶発振回路１４１を非アクティブにするには、コントローラ１２０からまたは外部からイネーブル信号を入力し、クロック生成回路１１５及び水晶発振回路１４１の発振を停止させることにより行われる。

また、Ｎｏｆｆ１、Ｎｏｆｆ２モードでは、パワーゲートユニット１３０により電源供給が遮断されるため、Ｉ／Ｏポート１５０、Ｉ／Ｏインターフェース１５２は非Ａｃｔｉｖｅになるが、接続端子１７４に接続されている外部機器を正常に動作させるために、Ｉ／Ｏポート１５０、Ｉ／Ｏインターフェース１５２の一部には電力が供給される。具体的には、Ｉ／Ｏポート１５０の出力バッファ、Ｉ／Ｏポート１５０用のレジスタ１８３である。Ｎｏｆｆ１、Ｎｏｆｆ２モードでは、Ｉ／Ｏポート１５０での実質的な機能である、Ｉ／Ｏインターフェース１５２及び外部機器とのデータの伝送機能、割り込み信号生成機能は停止している。また、Ｉ／Ｏインターフェース１５２も同様に、通信機能は停止している。

なお、本明細書では、回路が非アクティブとは、電源の供給が遮断されて回路が停止している状態の他、Ａｃｔｉｖｅモード（通常動作モード）での主要な機能が停止している状態や、Ａｃｔｉｖｅモードよりも省電力で動作している状態を含む。

また、マイクロコントローラ１００では、Ｎｏｆｆ１、Ｎｏｆｆ２モードから、Ａｃｔｉｖｅモードへの復帰を高速化するため、レジスタ１８５−１８７は、電源遮断時にデータを退避させるバックアップ保持部を更に有する。別言すると、レジスタ１８５−１８７は、揮発性のデータ保持部と、不揮発性のデータ保持部を有する。Ａｃｔｉｖｅモードでは、レジスタ１８５−１８７の揮発性記憶部にアクセスがされ、データの書き込み、読み出しが行われる。

なお、コンパレータ１５１のレジスタ１８４のデータは電源遮断時に保持する必要がないため、レジスタ１８４には、不揮発性記憶部は設けられていない。また、上述したように、Ｎｏｆｆ１／Ｎｏｆｆ２モードでも、Ｉ／Ｏポート１５０には出力バッファを機能させるためのレジスタ１８３も動作させているため、レジスタ１８３には不揮発性記憶部が設けられていない。

ＡｃｔｉｖｅモードからＮｏｆｆ１／Ｎｏｆｆ２モードへ移行する際は、電源遮断に先立って、レジスタ１８５−１８７の揮発性記憶部のデータは不揮発性記憶部に書き込まれ、揮発性記憶部のデータが初期値にリセットされる。

Ｎｏｆｆ１／Ｎｏｆｆ２モードからＡｃｔｉｖｅモードへ復帰する際には、レジスタ１８５−１８７に電源供給が再開されると、まず揮発性記憶部のデータが初期値にリセットされる。そして、不揮発性記憶部のデータが揮発性記憶部に書き込まれる。

従って、低消費電力モードでも、マイクロコントローラ１００の処理に必要なデータがレジスタ１８５−１８７で保持されているため、マイクロコントローラ１００を低消費電力モードからＡｃｔｉｖｅモードへ直ちに復帰させることが可能になる。

動作モードの切り替えは、ＣＰＵ１１０及びコントローラ１２０の制御により行われる。以下、図３乃至図５を用いて、動作モードの切り替え処理について説明する。

図３は、マイクロコントローラ１００への電源投入時のコントローラ１２０の処理を示すフローチャートである。まず、外部電源からマイクロコントローラ１００の一部の回路に電源が供給される（ステップ３０９、３１０）。ステップ３０９では、ＶＤＤは、コントローラ１２０のパワーゲートユニット１３０の制御部のみに供給される。また、クロック生成回路１１５の発振器及び水晶発振回路１４１にも電源が供給される。コントローラ１２０では、パワーゲートユニット１３０の制御部が初期化される（ステップ３０２）。

コントローラ１２０は、クロック生成回路１１５及び水晶発振回路１４１へ発振を開始させるイネーブル信号を出力する（ステップ３０３）。また、コントローラ１２０はパワーゲートユニット１３０へ制御信号を出力し、コントローラ１２０の全てのスイッチ回路（１３１、１３２）をオンにする（ステップ３０４）。ステップ３０３では、クロック生成回路１１５ではＭＣＬＫが生成され、クロック生成回路１４０ではＴＣＬＫが生成される。また、ステップ３０４により、接続端子１７１に接続されている全ての回路にＶＤＤが供給される。そして、コントローラ１２０へＭＣＬＫの入力が開始され、コントローラ１２０の全ての回路がアクティブになる（ステップ３０５）。

コントローラ１２０は、マイクロコントローラ１００の各回路のリセット解除を行い（ステップ３０６）、ＣＰＵ１１０へのＭＣＬＫの入力を開始させる（ステップ３０７）。ＭＣＬＫの入力により、ＣＰＵ１１０が動作を開始し、マイクロコントローラ１００がＡｃｔｉｖｅモードで動作する（ステップ３０８）。

Ａｃｔｉｖｅモードから低消費電力モード（Ｎｏｆｆ１、Ｎｏｆｆ２モード）への移行は、ＣＰＵ１１０のプログラムの実行により決定される。ＣＰＵ１１０は、動作モードを低消費電力モードに移行するための要求を、コントローラ１２０のレジスタ１８０の低消費電力モード要求用のアドレス（以下、Ｎｏｆｆ＿ＴＲＩＧと呼ぶ。）に書き込む。また、ＣＰＵ１１０は、Ｎｏｆｆ１、Ｎｏｆｆ２モードのどちらのモードに移行するかのデータも、レジスタ１８０の所定のアドレス（以下、Ｎｏｆｆ＿ＭＯＤＥと呼ぶ。）に書き込む。

コントローラ１２０では、レジスタ１８０のＮｏｆｆ＿ＴＲＩＧへのデータ書込みをトリガーにして、Ｎｏｆｆ１またはＮｏｆｆ２モードへの移行処理を開始する。

なお、レジスタ１８０において、動作モード移行用のデータ記憶部は揮発性記憶部のみで構成される。従って、電源遮断により、Ｎｏｆｆ＿ＴＲＩＧ及びＮｏｆｆ＿ＭＯＤＥは、初期化される。ここでは、Ｎｏｆｆ＿ＭＯＤＥの初期値は、Ａｃｔｉｖｅモードである。このような設定により、ＣＰＵ１１０が停止していてＮｏｆｆ＿ＴＲＩＧの書込みが実行されない状態でも、低消費電力モードからＡｃｔｉｖｅモードへ復帰させることができる。

図４は、ＡｃｔｉｖｅモードからＮｏｆｆ１、Ｎｏｆｆ２モードへの移行処理を示すフローチャートである。Ａｃｔｉｖｅモードにおいて、レジスタ１８０のＮｏｆｆ＿ＴＲＩＧへの書込みを検出すると（ステップ３２０、３２１）、コントローラ１２０は、Ｎｏｆｆ＿ＭＯＤＥの値から、移行する動作モードを決定する（ステップ３２２）。ここでは、Ｎｏｆｆ１モードに移行する場合を例に、図４の処理を説明するが、Ｎｏｆｆ２モードについても同様である。

コントローラ１２０は、Ｎｏｆｆ１モードで電源が遮断されるレジスタ１８５、１８６に、データ退避を要求する制御信号を出力する（ステップ３２３）。レジスタ１８５、１８６では、このコントローラ１２０からの制御信号を受信すると、上述したように揮発性記憶部のデータを不揮発性記憶部に退避する。

次に、コントローラ１２０は、Ｎｏｆｆ１モードで電源が遮断される回路をリセットする制御信号を出力し（ステップ３２４）、ＣＰＵ１１０へのＭＣＬＫの供給を停止する（ステップ３２５）。コントローラ１２０は、パワーゲートユニット１３０に制御信号を出力し、スイッチ回路１３２をオフにする（ステップ３２６）。ステップ３２６では、ユニット１０２−１０４への電源供給が遮断される。そして、コントローラ１２０は、クロック生成回路１１５に発振を停止させるイネーブル信号を出力する（ステップ３２７）。以上により、Ｎｏｆｆ１モードへ移行する（ステップ３２８）。

なお、ステップ３２２で、Ｎｏｆｆ２モードへ移行すると決定した場合は、ステップ３２３において、タイマー回路１４５のレジスタ１８７でもデータ退避が行われる。ステップ３２６において、スイッチ回路１３１もオフになる。ステップ３２７において、発振を停止させるイネーブル信号が水晶発振回路１４１にも出力される。

Ｎｏｆｆ１又はＮｏｆｆ２モードからＡｃｔｉｖｅモードへ移行する場合は、コントローラ１２０が割り込み信号を受信することをトリガーにして、その処理が実行される。Ｎｏｆｆ１モードでは、外部の割り込み信号ＩＮＴ１またはタイマー回路１４５からの割り込み信号Ｔ０ＩＲＱがトリガーとなり、Ｎｏｆｆ２モードでは、外部の割り込み信号ＩＮＴ１がトリガーになる。

図５は、Ｎｏｆｆ１又はＮｏｆｆ２モードからＡｃｔｉｖｅモードへの復帰処理のフローチャートである。ここでは、Ｎｏｆｆ１モードからＡｃｔｉｖｅモードへの復帰について説明するが、Ｎｏｆｆ２モードでも同様である。

Ｎｏｆｆ１又はＮｏｆｆ２モードにおいて、コントローラ１２０では、割り込み信号を検出すると、クロック生成回路１１５の発振器にイネーブル信号を出力して、発振を再開させ、クロック生成回路１１５からコントローラ１２０へＭＣＬＫを出力させる（ステップ３５０−３５３）。

コントローラ１２０は、レジスタ１８０のＮｏｆｆ＿ＭＯＤＥの値から、移行する動作モードを決定する（ステップ３５４）。Ｎｏｆｆ１又はＮｏｆｆ２モードでは、Ｎｏｆｆ＿ＭＯＤＥのデータは初期値にリセットされているため、Ａｃｔｉｖｅモードが決定される。

コントローラ１２０はパワーゲートユニット１３０を制御し、スイッチ回路１３２をオンにする（ステップ３５５）。そして、コントローラ１２０は電源供給が再開されたユニット１０２−１０４のリセットを解除し（ステップ３５６）、ＣＰＵ１１０へのＭＣＬＫの供給を再開させる（ステップ３５７）。そして、レジスタ１８５、１８６に制御信号を出力し、不揮発性記憶部にバックアップされていたデータを揮発性記憶部に書き戻す（ステップ３５８）。以上の処理によって、マイクロコントローラ１００はＡｃｔｉｖｅモードに復帰する（ステップ３５９）。

上述したように、Ｎｏｆｆ１モードでは、コントローラ１２０はタイマー回路１４５からの割り込み信号Ｔ０ＩＲＱにより、マイクロコントローラ１００をＡｃｔｉｖｅモードに復帰させることができる。従って、タイマー回路１４５のタイマー機能を利用することで、マイクロコントローラ１００を間欠動作させることが可能である。つまり、割り込み信号Ｔ０ＩＲＱを一定間隔で出力させることにより、Ｎｏｆｆ１モードから定期的にＡｃｔｉｖｅモードへ復帰させることができる。そして、Ａｃｔｉｖｅモードでは、コントローラ１２０は、マイクロコントローラ１００での処理が完了した判定すると、上述した制御処理を行い、マイクロコントローラ１００をＮｏｆｆ１モードにする。

マイクロコントローラ１００において、接続端子１７４、１７５から入力される信号を処理するには、ＣＰＵ１１０を動作させるためにＡｃｔｉｖｅモードにする必要があるが、ＣＰＵ１１０の演算処理に要する時間は極短時間である。よって、本実施の形態を適用することで、外部信号を処理する期間以外は、マイクロコントローラ１００を低消費電力モード（Ｎｏｆｆ１モード）で動作させることが可能である。

従って、マイクロコントローラ１００は、センシング装置やモニタリング装置などの間欠的な制御で動作する装置に非常に好適である。例えば、マイクロコントローラ１００は火災報知機、煙感知器、２次電池の管理装置等の制御装置に好適である。特に、電源がバッテリーである装置では、長期間動作させるために消費電力が問題になる。マイクロコントローラ１００では、動作期間の大半は、Ａｃｔｉｖｅモードに復帰させるために必要な回路のみが動作しているため、動作中の消費電力を抑えることができる。

従って、本実施の形態により、低消費電力モード導入による低消費電力動作と、低消費電力モードから通常動作モードへの高速復帰も可能なマイクロコントローラを提供することが可能である。

また、電源を遮断する前に必要なデータをレジスタの不揮発性記憶部に退避させることができるため、ＣＰＵの処理の終了前でも電源遮断のための処理を開始することができるので、電源遮断のタイミングの自由度を上げることができる。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。

（実施の形態２）
図６を用いて、不揮発性と揮発性双方の記憶部を有するレジスタについて説明する。

図６は、不揮発性と揮発性双方の記憶部を備えたレジスタの回路図である。図６には、記憶容量が１ビットのレジスタ２００を示す。レジスタ２００は、メモリ回路２０１及びメモリ回路２０２を有する。メモリ回路２０１が１ビットの揮発性記憶部であり、メモリ回路２０２が１ビットの不揮発性記憶部である。なお、レジスタ２００には、必要に応じて、ダイオード、抵抗素子、インダクタ等のその他の素子を設けることができる。

メモリ回路２０１には、低電源電位ＶＳＳ（以下、ＶＳＳと呼ぶ。）と高電源電位ＶＤＤ（以下、ＶＤＤと呼ぶ。）が電源電位として入力される。メモリ回路２０１は、ＶＤＤとＶＳＳのとの電位差が電源電圧として供給される期間において、データを保持する。

メモリ回路２０２は、トランジスタ２０３、トランジスタ２０４、容量素子２０５、トランスミッションゲート２０６、トランジスタ２０７、インバータ２０８及びインバータ２０９を有する。

メモリ回路２０１のデータが反映された電位はトランスミッションゲート２０６を介してメモリ回路２０２に入力される。トランジスタ２０３はこの電位のノードＦＮへの供給を制御する機能を有する。また、トランジスタ２０３は、電位Ｖ１のノードＦＮへの供給を制御する機能を有する。図６では、信号ＷＥ１によりトランジスタ２０３のオン／オフが制御される。なお、電位Ｖ１は、ＶＳＳと同じであってもよいし、ＶＤＤと同じであってもよい。

ノードＦＮがメモリ回路２０２のデータ記憶部である。トランジスタ２０３及び容量素子２０５により、ノードＦＮの電位が保持される。ノードＦＮの電位によりトランジスタ２０４のオン／オフが制御される。トランジスタ２０４がオンのとき、トランジスタ２０４を介して電位Ｖ１がメモリ回路２０１に供給される。

信号ＷＥ２により、トランスミッションゲート２０６のオン／オフが制御される。トランスミッションゲート２０６には、信号ＷＥ２の極性を反転した信号と、信号ＷＥ２と同じ極性の信号が入力される。ここでは、トランスミッションゲート２０６は、信号ＷＥ２の電位がハイレベルのときオフとなり、その電位がローレベルのときオンとなる。

信号ＷＥ２によりトランジスタ２０７のオン／オフが制御される。ここでは、信号ＷＥ２の電位がハイレベルのとき、トランジスタ２０７はオンとなり、信号ＷＥ２の電位がローレベルのとき、トランジスタ２０７はオフとなる。なお、トランジスタ２０７の代わりに、トランスミッションゲート等、トランジスタ２０７以外の形態のスイッチを用いることができる。

メモリ回路２０２の電荷保持特性を向上させるためには、トランジスタ２０３のオフ電流が、著しく小さいことが望ましい。トランジスタ２０３のオフ電流が小さいことで、ノードＦＮからリークする電荷量を抑えることができるからである。リーク電流が単結晶シリコンのトランジスタと比較し、リーク電流が低いトランジスタとしては、シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い酸化物半導体の薄膜で形成されたトランジスタが挙げられる。

酸化物半導体において、特に、電子供与体（ドナー）となる水分または水素等の不純物が低減され、なおかつ酸素欠損が低減されることにより高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄ ＯＳ）は、ｉ型（真性半導体）又はｉ型に限りなく近い。そのため、高純度化された酸化物半導体層にチャネル形成領域を有するトランジスタは、オフ電流が著しく小さく、信頼性が高く、トランジスタ２０３に好適である。

ここで、多層膜中の酸化物半導体膜にチャネルが形成されるトランジスタが有する「低いオフ電流」を説明するため、以下に、多層膜を用いたトランジスタのオフ電流を求めた結果について説明する。

＜多層膜を用いたトランジスタのオフ電流測定＞
まず、測定試料について説明する。

まず、シリコン基板上に下地絶縁膜を形成した。下地絶縁膜として、ＣＶＤ法にて厚さ３００ｎｍの酸化窒化シリコンを形成した。

次に、下地絶縁膜上に第１の酸化物膜を形成した。第１の酸化物膜は、Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］）であるターゲットを用いて、スパッタリング法にて５ｎｍ成膜した。なお、成膜ガスとしてアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧力を０．４Ｐａとし、基板の温度を２００℃とし、ＤＣ電力を０．５ｋＷ印加することで成膜した。

次に、第１の酸化物膜上に酸化物半導体膜を形成した。酸化物半導体膜は、Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］）であるターゲットを用いて、スパッタリング法にて１５ｎｍ成膜した。なお、成膜ガスとしてアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧力を０．４Ｐａとし、基板の温度を３００℃とし、ＤＣ電力を０．５ｋＷ印加することで成膜した。

次に、酸化物半導体膜上に第２の酸化物膜を形成した。第２の酸化物膜は、Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］）であるターゲットを用いて、スパッタリング法にて５ｎｍ成膜した。なお、成膜ガスとしてアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧力を０．４Ｐａとし、基板の温度を２００℃とし、ＤＣ電力を０．５ｋＷ印加することで成膜した。

次に、加熱処理を行い、酸化物半導体膜に含まれる水、水素等を脱離させた。ここでは、窒素雰囲気で、４５０℃、１時間の加熱処理を行った後、酸素雰囲気で、４５０℃、１時間の加熱処理を行った。

次に、下地絶縁膜および第２の酸化物膜上に導電膜を形成し、フォトリソグラフィ工程により該導電膜上にマスクを形成し、該マスクを用いて該導電膜の一部をエッチングし、ソース電極およびドレイン電極を形成した。なお、該ソース電極およびドレイン電極となる導電膜は、厚さ１００ｎｍのタングステン膜を形成した。

次に、第２の酸化物膜、ソース電極およびドレイン電極上にゲート絶縁膜を形成した。ゲート絶縁膜として、ＣＶＤ法にて酸化窒化シリコン膜を３０ｎｍ形成した。

次に、ゲート絶縁膜上にゲート電極を形成した。スパッタリング法で厚さ３０ｎｍの窒化タンタル膜を形成し、該窒化タンタル上にスパッタリング法で厚さ１３５ｎｍのタングステン膜を形成した。フォトリソグラフィ工程により該タングステン膜上にマスクを形成し、該マスクを用いて該窒化タンタルおよび該タングステン膜の一部をエッチングし、ゲート電極を形成した。

次に各構成を覆うように層間絶縁膜を形成した。層間絶縁膜として、スパッタリング法で厚さ７０ｎｍの酸化アルミニウム膜を形成し、さらに該酸化アルミニウム膜上にＣＶＤ法にて厚さ３００ｎｍの酸化窒化シリコン膜を形成した。

トランジスタのチャネル長Ｌ＝０．７３μｍ，チャネル幅Ｗ＝１ｃｍ、ゲート電極とソース電極（またはドレイン電極）の間の長さＬｏｆｆは、０．６７μｍである。

以上の工程により、試料のトランジスタを作製した。

続いて、作製したトランジスタのリーク電流の測定結果について説明する。

測定条件は、Ｄｒｙ雰囲気、暗状態でＶｇｓ＝−４Ｖ、Ｖｄｓ＝１Ｖで８５℃および１２５℃の２条件で行った。

図２５に示すように８５℃、１２５℃において、時間が経過してもそれぞれ１×１０^−２１Ａ／μｍ以下、１×１０^−１９Ａ／μｍ以下と低いオフ電流を示している。

以上より、多層膜を用いたトランジスタのオフ電流は極めて低いことが確認された。

このように、多層膜中の酸化物半導体膜にチャネルが形成されるトランジスタを用いることで、オフ電流が極めて低いトランジスタを実現することができる。また、該トランジスタを用いるレジスタにおいては、メモリ回路の電荷保持特性を向上させることができる。

次いで、レジスタ２００の動作の一例について、説明する。

Ａｃｔｉｖｅモードから低消費電力モードに移行するには、メモリ回路２０１からメモリ回路２０２へデータを退避する。データの退避を行う前に、メモリ回路２０２をリセットするため、トランスミッションゲート２０６をオフ、トランジスタ２０７をオン、トランジスタ２０３をオンにして、ノードＦＮに電位Ｖ１を与える。これにより、ノードＦＮの電位は初期状態に設定される。

次いで、メモリ回路２０１からメモリ回路２０２へのデータの退避を行う。トランスミッションゲート２０６をオン、トランジスタ２０７をオフ、トランジスタ２０３をオンにすることで、メモリ回路２０１で保持されている電荷量を反映した電位が、ノードＦＮに与えられる。つまり、メモリ回路２０１のデータがメモリ回路２０２に書き込まれたことになる。データの書込み後は、トランジスタ２０３をオフとすることで、ノードＦＮの電位が保持される。上記動作により、メモリ回路２０１のデータがメモリ回路２０２に保持される。

そして、レジスタ２００への電源供給が遮断される。電源遮断処理として、パワーゲートユニット１３０の制御によりＶＤＤが与えられるノードにＶＳＳが与えられる。トランジスタ２０３はオフ電流が極めて小さいため、レジスタ２００にＶＤＤが供給されていない状態でも、容量素子２０５またはトランジスタ２０４のゲート容量に保持された電荷が長期間保持することが可能である。よって、メモリ回路２０２は、電源供給が遮断されている期間もデータを保持することが可能である。

低消費電力モードからＡｃｔｉｖｅモードへ復帰するには、まずレジスタ２００へＶＤＤの供給が再開される。そして、メモリ回路２０１を初期状態にリセットする。これは、メモリ回路２０１の電荷を保持しているノードの電位をＶＳＳにすることで行われる。

次いで、メモリ回路２０２で保持されているデータをメモリ回路２０１に書き込む。トランジスタ２０４がオンになると、電位Ｖ１がメモリ回路２０１に与えられる。そして、メモリ回路２０１では、電位Ｖ１が与えられることで、データの保持されるノードに電位ＶＤＤが与えられる。トランジスタ２０４がオフである場合、メモリ回路２０１では、データの保持されるノードの電位は初期状態電位のままである。上記動作により、メモリ回路２０２のデータが、メモリ回路２０１に記憶される。

レジスタ２００により、低消費電力モードにて電源供給が停止されるマイクロコントローラ１００のレジスタを構成することで、マイクロコントローラ１００で処理実行中にデータの退避を短時間で行うことができる。さらに、電源供給を再開後、短時間で電源遮断前の状態に復帰することが可能になる。よって、マイクロコントローラ１００において、６０秒のように長い期間であっても、ミリ秒程度の短い期間であっても、電源供給の停止させることができる。そのため、低消費電力なマイクロコントローラを提供することができる。

レジスタ２００では、メモリ回路２０２において、ノードＦＮに保持された電位に従って、トランジスタ２０４の動作状態（オンまたはオフ）が選択され、その動作状態によって、０又は１のデータが読み出される。そのため、電源遮断期間にノードＦＮで保持されている電荷量が多少変動していても、元のデータを正確に読み出すことが可能である。

また、メモリ回路２０２において、ノードＦＮには、メモリ回路２０１に保持されている電荷量に対応してＶＤＤまたはＶＳＳが与えられる。そして、トランジスタ２０４のゲート電圧が閾値電圧に等しくなるときのノードＦＮの電位を電位Ｖ０とすると、電位Ｖ０はＶＤＤとＶＳＳの間の値をとり、トランジスタ２０４の動作状態は、ノードＦＮが電位Ｖ０になったときを境に切り替わることとなる。しかし、電位Ｖ０が、ＶＤＤとＶＳＳの中央値と等しいとは限らない。例えば、ＶＤＤと電位Ｖ０の電位差の方が、電位Ｖ０とＶＳＳの電位差よりも大きい場合、ＶＤＤが保持されているノードＦＮにＶＳＳを与えるときの方が、ＶＳＳが保持されているノードＦＮにＶＤＤを与えるときの方よりも、ノードＦＮが電位Ｖ０に達するまでの時間を長く要する。そのため、トランジスタ２０４の動作状態の切り替わりが遅くなってしまう。

そこで、レジスタ２００では、メモリ回路２０１のデータをメモリ回路２０２に書き込む前に、電位Ｖ１をノードＦＮに与えることで、ノードＦＮの電位を初期状態に設定することができる。このような動作により、電位Ｖ０が、ＶＤＤとＶＳＳの中央値より小さい場合でも、電位ＶＳＳと等しい電位Ｖ１をノードＦＮに予め与えておくことで、ノードＦＮに電位ＶＳＳを与えるのに要する時間を短くできる。その結果、メモリ回路２０２へのデータの書き込みを高速に行うことができる。

また、オフ電流の著しく小さいトランジスタ２０３を備えたレジスタ２００は、ＭＲＡＭ等の不揮発性メモリと比較し、データの退避動作、及び復帰動作による消費電力（オーバーヘッド）を抑えることができる。比較例として、磁気抵抗メモリ（ＭＲＡＭ：Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を挙げる。一般にＭＲＡＭでは書込みに要する電流が５０μＡ〜５００μＡと言われている。他方、レジスタ２００では、容量素子への電荷の供給によりデータの退避を行っているので、データの書き込みに要する電流はＭＲＡＭの１／１００程度にすることが可能である。よって、レジスタ２００では、オーバーヘッドと電源の遮断により削減される電力とが等しくなる電源の遮断時間、すなわち損益分岐時間（ＢＥＴ：Ｂｒｅａｋ Ｅｖｅｎ Ｔｉｍｅ）を、ＭＲＡＭでレジスタを構成する場合より短くすることができる。つまり、レジスタ２００をマイクロコントローラ１００のレジスタに適用することで、動作モード変更時のレジスタのデータ退避による消費電力を抑えることができる。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。

（実施の形態３）
図７を用いて、ＲＡＭ１１２のメモリセル構造を説明する。図７は、ＲＡＭ１１２のメモリセル４００の回路図である。メモリセル４００は、３つのトランジスタ４０１−４０３及び容量素子４０４を有する。メモリセル４００はビット線ＢＬ、ワード線ＲＷＬ、及びワード線ＷＷＬに接続されている。ワード線ＲＷＬは読出し用のワード線であり、ワード線ＷＷＬは書き込み用のワード線である。また、メモリセル４００には電源供給線４０５によりＶＳＳが供給されている。なお、ＶＳＳが０Ｖより高い電位である場合は、電源供給線４０５の電位を０Ｖとすることができる。

ビット線ＢＬは、ＲＡＭ１１２の読出し回路及び書込み回路に接続されている。またワード線ＲＷＬ、ＷＷＬはロードライバに接続されている。

メモリセル４００を不揮発性のメモリ回路として機能させるには、トランジスタ４０１をレジスタ２００のトランジスタ２０３と同様に、オフ電流が著しく小さいトランジスタとすることが望ましい。それは、メモリセル４００では、データとしてノードＦＮ（トランジスタ４０３のゲート）の電荷を保持しているためである。

以下、読出し動作及び書き込み動作について説明する。メモリセル４００にデータを書き込むには、ワード線ＲＷＬの電位をローレベルにし、ワード線ＷＷＬの電位をハイレベルにして、トランジスタ４０１のみをオン状態にする。ノードＦＮには、ビット線ＢＬの電位に応じた電荷が蓄積される。ワード線ＷＷＬを一定期間ハイレベルの電位に維持した後、その電位をローレベルに戻すことで、書込み動作が完了する。

読出し動作を行うには、まずビット線ＢＬの電位をハイレベルにする（プリチャージ）。そして、ワード線ＷＷＬの電位はローレベルにし、ワード線ＲＷＬの電位をハイレベルにして、トランジスタ４０２をオンにする。トランジスタ４０３のソース−ドレイン間に、ゲート（ノードＦＮ）の電位に応じた電流が流れる。この電流量に応じてビット線ＢＬの電位が減少する。読出し回路では、このビット線ＢＬの電位の変化量を検出し、メモリセル４００に保持されているデータが、０又は１であるかを判定する。

本実施の形態のメモリセル４００は、読出し動作、書込み動作共に、１つのトランジスタのオン／オフを制御すればよいため、不揮発性でありながら高速動作が可能なＲＡＭを提供することが可能である。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。

（実施の形態４）
マイクロコントローラ１００の各回路は、同一半導体基板上に作製することができる。図８に、マイクロコントローラ１００の一部の断面構造の一例を示す。なお、図８では、マイクロコントローラ１００の回路を構成する主要な素子として、酸化物半導体層にチャネル形成領域を有するトランジスタ８６０と、シリコン基板にチャネル形成領域を有するｐチャネル型のトランジスタ８６１及びｎチャネル型のトランジスタ８６２を図示している。

トランジスタ８６０は、ＲＡＭ１１２のメモリセル（図７のトランジスタ４０１）、及びレジスタ１８５−１８７（図６のトランジスタ２０３参照）に適用される。トランジスタ８６１、８６２は他のトランジスタに適用される。

図８に示すように、トランジスタ８６１及びトランジスタ８６２は半導体基板８００上に形成されている。半導体基板８００は、例えば、ｎ型またはｐ型の導電型を有する単結晶シリコン基板、化合物半導体基板（ＧａＡｓ基板、ＩｎＰ基板、ＧａＮ基板、ＳｉＣ基板、ＺｎＳｅ基板等）等を用いることができる。図８では、ｎ型の導電性を有する単結晶シリコン基板を用いた場合を例示している。

また、トランジスタ８６１、８６２は、素子分離用絶縁膜８０１により、電気的に分離されている。素子分離用絶縁膜８０１の形成には、選択酸化法（ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法）またはトレンチ分離法等を用いることができる。なお、半導体基板８００としてＳＯＩ型の半導体基板を用いてもよい。この場合、素子分離は、半導体層をエッチングにより素子ごとに分割することで行えばよい。

トランジスタ８６２が形成される領域には、ｐ型の導電性を付与する不純物元素を選択的に導入することにより、ｐウェル８０２が形成されている。

トランジスタ８６１は、不純物領域８０３及び低濃度不純物領域８０４と、ゲート電極８０５と、半導体基板８００とゲート電極８０５の間に設けられたゲート絶縁膜８０６とを有する。ゲート電極８０５の周囲には、サイドウォール８３６が形成されている。

トランジスタ８６２は不純物領域８０７、低濃度不純物領域８０８、ゲート電極８０９、及びゲート絶縁膜８０６を有する。ゲート電極８０９の周囲にはサイドウォール８３５が形成されている。

トランジスタ８６１及びトランジスタ８６２上には、絶縁膜８１６が設けられている。絶縁膜８１６には開口部が形成されており、上記開口部に、不純物領域８０３に接して配線８１０及び配線８１１が形成され、不純物領域８０７に接して配線８１２及び配線８１３が形成されている。

そして、配線８１０は、絶縁膜８１６上に形成された配線８１７に接続されており、配線８１１は、絶縁膜８１６上に形成された配線８１８に接続されており、配線８１２は、絶縁膜８１６上に形成された配線８１９に接続されており、配線８１３は、絶縁膜８１６上に形成された配線８２０に接続されている。

配線８１７乃至配線８２０上には、絶縁膜８２１が形成されている。絶縁膜８２１には開口部が形成されており、絶縁膜８２１上には、上記開口部において配線８２０に接続された配線８２２と、配線８２３とが形成されている。また、配線８２２及び配線８２３上には、絶縁膜８２４が形成されている。

絶縁膜８２４上に、酸化物半導体層８３０を有するトランジスタ８６０が形成されている。トランジスタ８６０は、酸化物半導体層８３０上にソース電極またはドレイン電極として機能する導電膜８３２及び導電膜８３３、ゲート絶縁膜８３１、並びにゲート電極８３４を有する。導電膜８３２は、絶縁膜８２４に設けられた開口部において、配線８２２に接続されている。

配線８２３が、絶縁膜８２４を間に挟んで酸化物半導体層８３０と重なる位置に設けられている。配線８２３は、トランジスタ８６０のバックゲートとしての機能を有する。配線８２３は、必要に応じて設けられる。

トランジスタ８６０は、絶縁膜８４４及び絶縁膜８４５に覆われている。絶縁膜８４４としては、絶縁膜８４５から放出された水素が酸化物半導体層８３０に侵入するのを防ぐ機能を有する絶縁膜が好ましい。このような絶縁膜として窒化シリコン膜などがある。

導電膜８４６が絶縁膜８４４上に設けられている。絶縁膜８４４、絶縁膜８４５、及びゲート絶縁膜８３１に設けられた開口部において、導電膜８４６は導電膜８３２に接している。

酸化物半導体層８３０の厚さは、２ｎｍ以上４０ｎｍ以下とすればよい。また、酸化物半導体層８３０は、トランジスタ８６０のチャネル形成領域を構成するためｉ型（真性半導体）又はｉ型に限りなく近いことが望ましい。電子供与体（ドナー）となる水分または水素等の不純物が低減され、なおかつ酸素欠損が低減された酸化物半導体層は、ｉ型（真性半導体）又はｉ型に限りなく近い。ここでは、このような酸化物半導体層を高純度化された酸化物半導体層と呼ぶことにする。高純度化された酸化物半導体層で作製されたトランジスタは、オフ電流が極めて小さく、信頼性が高い。

オフ電流の小さいトランジスタを作製するため、酸化物半導体層８３０のキャリア密度は、１×１０^１７／ｃｍ^３以下が好ましい。より好ましくは１×１０^１６／ｃｍ^３以下、１×１０^１５／ｃｍ^３以下、１×１０^１４／ｃｍ^３以下、または１×１０^１３／ｃｍ^３以下である。

酸化物半導体層８３０を用いることでオフ状態のトランジスタ８６０のソース−ドレイン電流を室温（２５℃程度）にて１×１０^−１８Ａ以下とすることができる。室温（２５℃程度）におけるオフ状態のソース−ドレイン電流は、好ましくは１×１０^−２１Ａ以下であり、さらに好ましくは１×１０^−２４Ａ以下である。または８５℃にて、この電流値を１×１０^−１５Ａ以下とすることができ、好ましくは１×１０^−１８Ａ以下にし、さらに好ましくは１×１０^−２１Ａ以下にする。なお、トランジスタがオフ状態とは、ｎチャネル型のトランジスタの場合、ゲート電圧がしきい値電圧よりも十分小さい状態をいう。具体的には、ゲート電圧がしきい値電圧よりも１Ｖ以上、２Ｖ以上または３Ｖ以上小さければ、トランジスタはオフ状態である。

酸化物半導体層を用いたトランジスタのオフ電流が極めて小さくなることは、種々の実験により証明が可能である。例えば、チャネル幅が１×１０^６μｍでチャネル長が１０μｍのトランジスタにおいて、ソース−ドレイン間電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲でのオフ電流が、半導体パラメータアナライザの測定限界以下、すなわち１×１０^−１３Ａ以下であるという測定データが得られた。この場合、トランジスタのチャネル幅で規格化したオフ電流は１００ｚＡ／μｍ以下になる。

別の実験として、容量素子にトランジスタを接続して、容量素子に注入または容量素子から放電する電荷をトランジスタで制御する回路を用いて、オフ電流の測定を行う方法がある。この場合、容量素子の単位時間あたりの電荷量の推移からトランジスタのオフ電流を測定する。その結果、ドレイン電圧が３Ｖの条件下でトランジスタのオフ電流が数十ｙＡ／μｍであることが確認された。従って、高純度化された酸化物半導体層でチャネル形成領域を形成したトランジスタは、オフ電流が結晶性を有するシリコンを用いたトランジスタに比べて著しく小さくなる。

酸化物半導体層８３０は、少なくともインジウム（Ｉｎ）又は亜鉛（Ｚｎ）を含むことが好ましい。例えば、酸化物半導体として、酸化インジウム、酸化亜鉛、Ｉｎ−Ｚｎ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物等がある。

また、酸化物半導体層８３０の結晶構造として、単結晶、多結晶（ポリクリスタルともいう。）、及び非晶質が代表的である。酸化物半導体層８３０としては、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜が好ましい。

ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。なお、ＣＡＡＣ−ＯＳ膜に含まれるほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ただし、ＣＡＡＣ−ＯＳ膜に含まれる複数の結晶部が連結することで、一つの大きな結晶領域を形成する場合がある。例えば、平面ＴＥＭ像において、２５００ｎｍ^２以上、５μｍ^２以上または１０００μｍ^２以上となる結晶領域が観察される場合がある。

ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸及びｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５°以上５°以下の範囲も含まれることとする。

なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体層の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。

ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。

ＣＡＡＣ−ＯＳを用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さくすることができるため、トランジスタの信頼性を向上させることができる。

以下、ＣＡＡＣ−ＯＳ膜の成膜方法を説明する。例えば、成膜方法の一例として、多結晶である酸化物半導体スパッタリング用ターゲットを用いたスパッタリング法がある。当該スパッタリング用ターゲットにイオンが衝突すると、スパッタリング用ターゲットに含まれる結晶領域がａ−ｂ面から劈開し、ａ−ｂ面に平行な面を有する平板状またはペレット状のスパッタ粒子として剥離することがある。この場合、当該平板状のスパッタ粒子が、結晶状態を維持したまま基板に到達することで、ＣＡＡＣ−ＯＳ膜を成膜することができる。

平板状のスパッタ粒子は、例えば、ａ−ｂ面に平行な面の円相当径が３ｎｍ以上１０ｎｍ以下、厚さ（ａ−ｂ面に垂直な方向の長さ）が０．７ｎｍ以上１ｎｍ未満である。なお、平板状のスパッタ粒子は、ａ−ｂ面に平行な面が正三角形または正六角形であってもよい。ここで、面の円相当径とは、面の面積と等しい正円の直径をいう。

また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。

成膜時の基板温度を高めることで、基板到達後にスパッタ粒子のマイグレーションが起こる。具体的には、基板温度を１００℃以上７４０℃以下、好ましくは２００℃以上５００℃以下として成膜する。成膜時の基板温度を高めることで、平板状のスパッタ粒子が基板に到達した場合、基板上でマイグレーションが起こり、スパッタ粒子の平らな面が基板に付着する。このとき、スパッタ粒子が正に帯電することで、スパッタ粒子同士が反発しながら基板に付着するため、スパッタ粒子が偏って不均一に重なることがなく、厚さの均一なＣＡＡＣ−ＯＳ膜を成膜することができる。

成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制できる。例えば、成膜室内に存在する不純物濃度（水素、水、二酸化炭素及び窒素など）を低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。

また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体積％とする。

ＣＡＡＣ−ＯＳ膜を成膜した後、加熱処理を行ってもよい。加熱処理の温度は、１００℃以上７４０℃以下、好ましくは２００℃以上５００℃以下とする。また、加熱処理の時間は１分以上２４時間以下、好ましくは６分以上４時間以下とする。また、加熱処理は、不活性雰囲気または酸化性雰囲気で行えばよい。好ましくは、不活性雰囲気で加熱処理を行った後、酸化性雰囲気で加熱処理を行う。不活性雰囲気での加熱処理により、ＣＡＡＣ−ＯＳ膜の不純物濃度を短時間で低減することができる。一方、不活性雰囲気での加熱処理によりＣＡＡＣ−ＯＳ膜に酸素欠損が生成されることがある。その場合、酸化性雰囲気での加熱処理によって該酸素欠損を低減することができる。また、加熱処理を行うことで、ＣＡＡＣ−ＯＳ膜の結晶性をさらに高めることができる。なお、加熱処理は１０００Ｐａ以下、１００Ｐａ以下、１０Ｐａ以下または１Ｐａ以下の減圧下で行ってもよい。減圧下では、ＣＡＡＣ−ＯＳ膜の不純物濃度をさらに短時間で低減することができる。

スパッタリング用ターゲットの一例として、Ｉｎ−Ｇａ−Ｚｎ酸化物ターゲットについて以下に示す。

ＩｎＯ_Ｘ粉末、ＧａＯ_Ｙ粉末及びＺｎＯ_Ｚ粉末を所定のｍｏｌ数で混合し、加圧処理後、１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶であるＩｎ−Ｇａ−Ｚｎ−酸化物ターゲットとする。なお、Ｘ、Ｙ及びＺは任意の正数である。ここで、所定のｍｏｌ数比は、例えば、ＩｎＯ_Ｘ粉末、ＧａＯ_Ｙ粉末及びＺｎＯ_Ｚ粉末が、２：２：１、８：４：３、３：１：１、１：１：１、１：３：２、１：６：４、４：２：３または３：１：２である。なお、粉末の種類、及びその混合するｍｏｌ数比は、作製するスパッタリング用ターゲットによって適宜変更すればよい。

または、複数回、膜を堆積させる方法でＣＡＡＣ−ＯＳ膜を形成することができる。このような方法の一例を以下に示す。

まず、第１の酸化物半導体層を１ｎｍ以上１０ｎｍ未満の厚さで成膜する。第１の酸化物半導体層はスパッタリング法を用いて成膜する。具体的には、基板温度を１００℃以上５００℃以下、好ましくは１５０℃以上４５０℃以下とし、成膜ガス中の酸素割合を３０体積％以上、好ましくは１００体積％として成膜する。

次に、加熱処理を行い、第１の酸化物半導体層を結晶性の高い第１のＣＡＡＣ−ＯＳ膜とする。加熱処理の温度は、３５０℃以上７４０℃以下、好ましくは４５０℃以上６５０℃以下とする。また、加熱処理の時間は１分以上２４時間以下、好ましくは６分以上４時間以下とする。また、加熱処理は、不活性雰囲気または酸化性雰囲気で行えばよい。好ましくは、不活性雰囲気で加熱処理を行った後、酸化性雰囲気で加熱処理を行う。不活性雰囲気での加熱処理により、第１の酸化物半導体層の不純物濃度を短時間で低減することができる。一方、不活性雰囲気での加熱処理により第１の酸化物半導体層に酸素欠損が生成されることがある。その場合、酸化性雰囲気での加熱処理によって該酸素欠損を低減することができる。なお、加熱処理は１０００Ｐａ以下、１００Ｐａ以下、１０Ｐａ以下または１Ｐａ以下の減圧下で行ってもよい。減圧下では、第１の酸化物半導体層の不純物濃度をさらに短時間で低減することができる。

第１の酸化物半導体層は、厚さが１ｎｍ以上１０ｎｍ未満であることにより、厚さが１０ｎｍ以上である場合と比べ、加熱処理によって容易に結晶化させることができる。

次に、第１の酸化物半導体層と同じ組成の第２の酸化物半導体層を１０ｎｍ以上５０ｎｍ以下の厚さで成膜する。第２の酸化物半導体層はスパッタリング法を用いて成膜する。具体的には、基板温度を１００℃以上５００℃以下、好ましくは１５０℃以上４５０℃以下とし、成膜ガス中の酸素割合を３０体積％以上、好ましくは１００体積％として成膜する。

次に、加熱処理を行い、第２の酸化物半導体層を第１のＣＡＡＣ−ＯＳ膜から固相成長させることで、結晶性の高い第２のＣＡＡＣ−ＯＳ膜とする。加熱処理の温度は、３５０℃以上７４０℃以下、好ましくは４５０℃以上６５０℃以下とする。また、加熱処理の時間は１分以上２４時間以下、好ましくは６分以上４時間以下とする。また、加熱処理は、不活性雰囲気または酸化性雰囲気で行えばよい。好ましくは、不活性雰囲気で加熱処理を行った後、酸化性雰囲気で加熱処理を行う。不活性雰囲気での加熱処理により、第２の酸化物半導体層の不純物濃度を短時間で低減することができる。一方、不活性雰囲気での加熱処理により第２の酸化物半導体層に酸素欠損が生成されることがある。その場合、酸化性雰囲気での加熱処理によって該酸素欠損を低減することができる。なお、加熱処理は１０００Ｐａ以下、１００Ｐａ以下、１０Ｐａ以下または１Ｐａ以下の減圧下で行ってもよい。減圧下では、第２の酸化物半導体層の不純物濃度をさらに短時間で低減することができる。

上記実施の形態で開示された、酸化物半導体層はスパッタ法やプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成することができるが、他の方法、例えば、熱ＣＶＤ法により形成してもよい。熱ＣＶＤ法の例としてＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法やＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を使っても良い。

熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成されることが無いという利点を有する。

熱ＣＶＤ法は、チャンバー内を大気圧または減圧下とし、原料ガスと酸化剤を同時にチャンバー内に送り、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行ってもよい。

また、ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスが順次にチャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行ってもよい。例えば、それぞれのスイッチングバルブ（高速バルブとも呼ぶ）を切り替えて２種類以上の原料ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第１の原料ガスと同時またはその後に不活性ガス（アルゴン、或いは窒素など）などを導入し、第２の原料ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスはキャリアガスとなり、また、第２の原料ガスの導入時にも同時に不活性ガスを導入してもよい。また、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着して第１の単原子層を成膜し、後から導入される第２の原料ガスと反応して、第２の単原子層が第１の単原子層上に積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入順序を繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微細なＦＥＴを作製する場合に適している。

ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法は、これまでに記載した実施形態に開示された素子を構成する金属膜、半導体膜、無機絶縁膜など様々な膜を形成することができ、例えば、ＩｎＧａＺｎＯ_Ｘ（Ｘ＞０）膜を成膜する場合には、トリメチルインジウム、トリメチルガリウム、及びジエチル亜鉛を用いる。なお、トリメチルインジウムの化学式は、（ＣＨ_３）_３Ｉｎである。また、トリメチルガリウムの化学式は、（ＣＨ_３）_３Ｇａである。また、ジエチル亜鉛の化学式は、（ＣＨ_３）_２Ｚｎである。また、これらの組み合わせに限定されず、トリメチルガリウムに代えてトリエチルガリウム（化学式（Ｃ_２Ｈ_５）_３Ｇａ）を用いることもでき、ジエチル亜鉛に代えてジメチル亜鉛（化学式（Ｃ_２Ｈ_５）_２Ｚｎ）を用いることもできる。

例えば、酸化ハフニウム膜を形成する場合には、溶媒とハフニウム前駆体化合物を含む液体（ハフニウムアルコキシド溶液、代表的にはテトラキスジメチルアミドハフニウム（ＴＤＭＡＨ））を気化させた原料ガスと、酸化剤としてオゾン（Ｏ_３）の２種類のガスを用いる。なお、テトラキスジメチルアミドハフニウムの化学式はＨｆ［Ｎ（ＣＨ_３）_２］_４である。また、他の材料液としては、テトラキス（エチルメチルアミド）ハフニウムなどがある。

例えば、酸化アルミニウム膜を形成する場合には、溶媒とアルミニウム前駆体化合物を含む液体（ＴＭＡなど）を気化させた原料ガスと、酸化剤としてＨ_２Ｏの２種類のガスを用いる。なお、トリメチルアルミニウムの化学式はＡｌ（ＣＨ_３）_３である。また、他の材料液としては、トリス（ジメチルアミド）アルミニウム、トリイソブチルアルミニウム、アルミニウムトリス（２，２，６，６−テトラメチル−３，５−ヘプタンジオナート）などがある。

例えば、酸化シリコン膜を形成する場合には、ヘキサクロロジシランを被成膜面に吸着させ、吸着物に含まれる塩素を除去し、酸化性ガス（Ｏ_２、一酸化二窒素）のラジカルを供給して吸着物と反応させる。

例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ_６ガスとＢ_２Ｈ_６ガスを順次繰り返し導入して初期タングステン膜を形成し、その後、ＷＦ_６ガスとＨ_２ガスを同時に導入してタングステン膜を形成する。なお、Ｂ_２Ｈ_６ガスに代えてＳｉＨ_４ガスを用いてもよい。

例えば、ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎＧａＺｎＯ_Ｘ（Ｘ＞０）膜を成膜する場合には、Ｉｎ（ＣＨ_３）_３ガスとＯ_３ガスを順次繰り返し導入してＩｎＯ_２層を形成し、その後、Ｇａ（ＣＨ_３）_３ガスとＯ_３ガスを同時に導入してＧａＯ層を形成し、更にその後Ｚｎ（ＣＨ_３）_２とＯ_３ガスを同時に導入してＺｎＯ層を形成する。なお、これらの層の順番はこの例に限らない。また、これらのガスを混ぜてＩｎＧａＯ_２層やＩｎＺｎＯ_２層、ＧａＩｎＯ層、ＺｎＩｎＯ層、ＧａＺｎＯ層などの混合化合物層を形成しても良い。なお、Ｏ_３ガスに変えてＡｒ等の不活性ガスでバブリングしたＨ_２Ｏガスを用いても良いが、Ｈを含まないＯ_３ガスを用いる方が好ましい。また、Ｉｎ（ＣＨ_３）_３ガスにかえて、Ｉｎ（Ｃ_２Ｈ_５）_３ガスを用いても良い。また、Ｇａ（ＣＨ_３）_３ガスにかえて、Ｇａ（Ｃ_２Ｈ_５）_３ガスを用いても良い。また、Ｉｎ（ＣＨ_３）_３ガスにかえて、Ｉｎ（Ｃ_２Ｈ_５）_３ガスを用いても良い。また、Ｚｎ（ＣＨ_３）_２ガスを用いても良い。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。

（実施の形態５）
本実施の形態では、マイクロコントローラの他の構成例について説明する。

図９は、マイクロコントローラ１９０のブロック図である。

図１のマイクロコントローラ１００と同様に、マイクロコントローラ１９０は、ＣＰＵ１１０、バスブリッジ１１１、ＲＡＭ１１２、メモリインターフェース１１３、コントローラ１２０、割り込みコントローラ１２１、Ｉ／Ｏインターフェース（入出力インターフェース）１２２、及びパワーゲートユニット１３０を有する。

マイクロコントローラ１９０は、更に、水晶発振回路１４１、タイマー回路１４５、Ｉ／Ｏインターフェース１４６、Ｉ／Ｏポート１５０、コンパレータ１５１、Ｉ／Ｏインターフェース１５２、バスライン１６１、バスライン１６２、バスライン１６３、及びデータバスライン１６４を有する。更に、マイクロコントローラ１９０は、外部装置との接続部として少なくとも接続端子１７０−１７６を有する。また、水晶振動子１４３を有する発振子１４２が、接続端子１７２、及び接続端子１７３を介してマイクロコントローラ１９０に接続されている。

マイクロコントローラ１９０の各ブロックは、図１のマイクロコントローラ１００のブロックと同様の機能を有する。表２に、マイクロコントローラ１００及びマイクロコントローラ１９０の各回路の役割を示す。また、マイクロコントローラ１９０もマイクロコントローラ１００と同様に、図３乃至図５に示すフローチャートに従って、動作モードが切り替る。

マイクロコントローラ１９０では、マイクロコントローラ１００との割り込み要求の信号系統が一部異なっている。以下、その点を説明する。

外部の割り込み信号入力用の端子である接続端子１７０には、外部の割り込み信号ＩＮＴ１及び外部の割り込み信号ＮＭＩ１が入力される。外部の割り込み信号ＮＭＩ１はノンマスカブル割り込み信号である。

接続端子１７０を介して入力された外部の割り込み信号ＮＭＩ１は、コントローラ１２０に入力される。コントローラ１２０に外部の割り込み信号ＮＭＩ１が入力されると、コントローラ１２０は直ちにＣＰＵ１１０に内部の割り込み信号ＮＭＩ２を出力し、ＣＰＵ１１０に割り込み処理を実行させる。

外部の割り込み信号ＩＮＴ１は、接続端子１７０を介して割り込みコントローラ１２１に入力される。割り込みコントローラ１２１には、周辺回路（１４５、１５０、１５１）からの割り込み信号（Ｔ０ＩＲＱ、Ｐ０ＩＲＱ、Ｃ０ＩＲＱ）も、バス（１６１−１６４）を経由せずに入力される。

コントローラ１２０は、外部の割り込み信号ＩＮＴ１が入力されると、ＣＰＵ１１０に内部の割り込み信号ＩＮＴ２を出力し、ＣＰＵ１１０に割り込み処理を実行させる。

また、割り込み信号Ｔ０ＩＲＱが割り込みコントローラ１２１を介さず直接コントローラ１２０に入力される場合がある。コントローラ１２０は、割り込み信号Ｔ０ＩＲＱが入力されると、ＣＰＵ１１０に内部の割り込み信号ＮＭＩ２を出力し、ＣＰＵ１１０に割り込み処理を実行させる。

マイクロコントローラ１００と同様、マイクロコントローラ１９０のパワーゲートユニット１３０はコントローラ１２０により制御される。上述したように、コントローラ１２０は、ＣＰＵ１１０の要求によりパワーゲートユニット１３０が有するスイッチ回路の一部または全部をオフ状態とする信号を出力する（電源供給の停止）。また、コントローラ１２０は、外部の割り込み信号ＮＭＩ１、またはタイマー回路１４５からの割り込み信号Ｔ０ＩＲＱをトリガーにして、パワーゲートユニット１３０が有するスイッチ回路１３２をオン状態にする信号を出力する（電源供給の開始）。

また、コントローラ１２０及びパワーゲートユニット１３０等を備えることにより、マイクロコントローラ１９０も、マイクロコントローラ１００と同様に、３種類の動作モード（Ａｃｔｉｖｅモード、Ｎｏｆｆ１モード及びＮｏｆｆ２モード）で、マイクロコントローラ１９０を動作させることができる。また、各動作モードでのアクティブな回路と非アクティブな回路は、マイクロコントローラ１００と同じである（表１参照）。また、マイクロコントローラ１９０も、マイクロコントローラ１００と同様、動作モードの切り替えはコントローラ１２０の制御により行われる。コントローラ１２０は、図３乃至図５のフローに従い動作モードを切り替える。

また、マイクロコントローラ１９０でも、Ｎｏｆｆ１／Ｎｏｆｆ２モードから、Ａｃｔｉｖｅモードへの復帰を高速化するため、レジスタ１８５−１８７は、揮発性のデータ保持部と、電源遮断時にデータを退避させるバックアップするための不揮発性のデータ保持部を有する。さらに、マイクロコントローラ１９０では、コンパレータ１５１のレジスタ１８４を、レジスタ１８５−１８７と同様に、揮発性のデータ保持部と不揮発性のデータ保持部を有する構造としている。

なお、マイクロコントローラ１００では、レジスタ１８４には不揮発性記憶部が設けられていないが、マイクロコントローラ１００においても、レジスタ１８４に、レジスタ１８５−１８７と同様に、不揮発性記憶部を設けることもできる。

ＡｃｔｉｖｅモードからＮｏｆｆ１／Ｎｏｆｆ２モードへ移行する際は、電源遮断に先立って、レジスタ１８４−１８７の揮発性記憶部のデータが不揮発性記憶部に書き込まれ、揮発性記憶部のデータが初期値にリセットされる。しかる後、レジスタ１８４−１８７への電源が遮断される。

Ｎｏｆｆ１／Ｎｏｆｆ２モードからＡｃｔｉｖｅへ復帰するには、レジスタ１８４−１８７に電源供給が再開されると、まず揮発性記憶部のデータが初期値にリセットされる。
そして、不揮発性記憶部のデータが揮発性記憶部に書き込まれる。

従って、低消費電力モードでも、マイクロコントローラ１９０の処理に必要なデータがレジスタ１８４−１８７で保持されているため、マイクロコントローラ１９０を低消費電力モードからＡｃｔｉｖｅモードへ直ちに復帰させることが可能になる。

従って、本実施の形態により、低消費電力モード導入による低消費電力動作と、低消費電力モードから通常動作モードへの高速復帰も可能なマイクロコントローラを提供することが可能である。

従って、マイクロコントローラ１９０も、センシング装置やモニタリング装置などの間欠的な制御で動作する装置に非常に好適である。例えば、マイクロコントローラ１００及び１９０は火災報知機、煙感知器、２次電池の管理装置等の制御装置に好適である。特に、電源がバッテリーである装置では、長期間動作させるために消費電力が問題になる。マイクロコントローラ１９０も、マイクロコントローラ１００と同様、動作期間の大半は、Ｎｏｆｆ１モードで動作しているため、Ａｃｔｉｖｅモードに復帰させるために必要な回路のみが動作しているので、動作中の消費電力を抑えることができる。

（実施の形態６）
図１１、図１２、図１３、及び図１４を用いて、トランジスタに用いることのできる酸化物半導体層を含む多層膜の構造について図１１を用いて説明する。

図１１に示す多層膜７０６は、酸化物層７０６ａと、酸化物層７０６ａ上に設けられた酸化物半導体層７０６ｂと、酸化物半導体層７０６ｂ上に設けられた酸化物層７０６ｃと、を有する。なお、以下では多層膜７０６が三層である場合について説明するが、多層膜７０６が二層または四層以上であっても構わない。例えば、多層膜７０６は、酸化物層７０６ａと、酸化物層７０６ａ上に設けられた酸化物半導体層７０６ｂと、を有する。または、多層膜７０６は、酸化物半導体層７０６ｂと、酸化物半導体層７０６ｂ上に設けられた酸化物層７０６ｃと、を有する。

ここで、多層膜７０６のバンド構造について、図１２および図１３を用いて説明する。

なお、酸化物層７０６ａとしてエネルギーギャップが３．１５ｅＶであるＩｎ−Ｇａ−Ｚｎ酸化物を用い、酸化物半導体層７０６ｂとしてエネルギーギャップが２．８ｅＶであるＩｎ−Ｇａ−Ｚｎ酸化物を用い、酸化物層７０６ｃとして酸化物層７０６ａと同様の物性を有する酸化物層を用いた。また、酸化物層７０６ａと酸化物半導体層７０６ｂとの界面近傍のエネルギーギャップを３ｅＶとし、酸化物層７０６ｃと酸化物半導体層７０６ｂとの界面近傍のエネルギーギャップを３ｅＶとした。エネルギーギャップは、分光エリプソメータ（ＨＯＲＩＢＡ ＪＯＢＩＮ ＹＶＯＮ社 ＵＴ−３００）を用いて測定した。また、酸化物層７０６ａの厚さを１０ｎｍ、酸化物半導体層７０６ｂの厚さを１０ｎｍ、酸化物層７０６ｃの厚さを１０ｎｍとした。

図１２（Ａ）は、多層膜７０６を酸化物層７０６ｃからエッチングしつつ、各層の真空準位と価電子帯上端のエネルギー差を測定し、その値をプロットした図である。真空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置（ＰＨＩ社 ＶｅｒｓａＰｒｏｂｅ）を用いて測定した。

図１２（Ｂ）は、真空準位と価電子帯上端のエネルギー差から、各層のエネルギーギャップを引くことで、真空準位と伝導帯下端のエネルギー差を算出し、プロットした図である。

図１２（Ｂ）を模式的に示したバンド構造の一部が、図１３（Ａ）である。図１３（Ａ）では、酸化物層７０６ａおよび酸化物層７０６ｃと接して酸化シリコン膜を設けた場合について説明する。ここで、ＥｃＩ１は酸化シリコン膜の伝導帯下端のエネルギーを示し、ＥｃＳ１は酸化物層７０６ａの伝導帯下端のエネルギーを示し、ＥｃＳ２は酸化物半導体層７０６ｂの伝導帯下端のエネルギーを示し、ＥｃＳ３は酸化物層７０６ｃの伝導帯下端のエネルギーを示し、ＥｃＩ２は酸化シリコン膜の伝導帯下端のエネルギーを示す。

図１３（Ａ）に示すように、酸化物層７０６ａ、酸化物半導体層７０６ｂおよび酸化物層７０６ｃにおいて、伝導帯下端のエネルギーが連続的に変化する。これは、酸化物層７０６ａ、酸化物半導体層７０６ｂおよび酸化物層７０６ｃ間で、酸素が相互に拡散するためである。

このように、主成分を共通として積層された酸化物半導体層の多層膜は、各層を単に積層するのではなく連続接合（ここでは特に伝導帯下端のエネルギーが各層の間で連続的に変化するＵ字型井戸）が形成されるように作製する。すなわち、各層の界面に酸化物半導体にとってトラップ中心や再結合中心のような欠陥準位、あるいはキャリアの流れを阻害するバリアを形成するような不純物が存在しないように積層構造を形成する。仮に、積層された酸化物半導体層の層間に不純物が混在していると、エネルギーバンドの連続性が失われ、界面でキャリアがトラップあるいは再結合により消滅してしまう。

連続接合を形成するためには、ロードロック室を備えたマルチチャンバー方式の成膜装置（スパッタリング装置）を用いて各層を大気に触れさせることなく連続して積層することが好ましい。スパッタリング装置における各チャンバーは、酸化物半導体にとって不純物となる水分等を可能な限り除去すべくクライオポンプのような吸着式の真空排気ポンプを用いて高真空排気（１×１０^−４Ｐａ〜５×１０^−７Ｐａ程度まで）することが好ましい。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバー内に炭素や水分などを含む気体が逆流しないようにしておくことが好ましい。

高純度化された真性酸化物半導体を得るためには、チャンバー内を高真空排気するのみならずスパッタガスの高純度化も重要である。スパッタガスとして用いる酸素ガスやアルゴンガスは、露点が−４０℃以下、好ましくは−８０℃以下、より好ましくは−１００℃以下にまで高純度化したガスを用いることで酸化物半導体膜に水分等が取り込まれることを可能な限り防ぐことができる。

なお、図１３（Ａ）では酸化物層７０６ａおよび酸化物層７０６ｃが同様の物性を有する酸化物層である場合について示したが、酸化物層７０６ａおよび酸化物層７０６ｃが異なる物性を有する酸化物層であることが好ましい。例えば、ＥｃＳ３よりもＥｃＳ１が高いエネルギーを有することが好ましく、その場合、バンド構造の一部は、図１３（Ｂ）のように示される。図１３（Ｂ）に示すバンド構造において、例えば、ＥｃＩ２をゲート絶縁膜、ＥｃＩ２より左側にゲート電極がある構造を仮定すると、図１３（Ｂ）に示すようにＥｃＳ１＞ＥｃＳ３となる伝導帯下端のエネルギーを有する構造が好ましい。なぜなら、ゲート電極側であるＥｃｓ３近傍のＥｃＳ２を電流が主に流れるためである。

また、酸化シリコン膜を挟んで酸化物層７０６ｃとゲートを配置する場合、酸化シリコン膜はゲート絶縁膜として機能し、酸化物半導体層７０６ｂに含まれるインジウムがゲート絶縁膜に拡散することを酸化物層７０６ｃによって防ぐことができる。酸化物層７０６ｃによってインジウムの拡散を防ぐためには、酸化物層７０６ｃは、酸化物半導体層７０６ｂに含まれるインジウムの量よりも少なくすることが好ましい。

図１２および図１３より、多層膜７０６の酸化物半導体層７０６ｂがウェル（井戸）となり、多層膜７０６を用いたトランジスタにおいて、チャネルが酸化物半導体層７０６ｂに形成されることがわかる。なお、多層膜７０６は伝導帯下端のエネルギーが連続的に変化しているため、Ｕ字型井戸（Ｕ Ｓｈａｐｅ Ｗｅｌｌ）とも呼べる。

なお、図１４に示すように、酸化物層７０６ａおよび酸化物層７０６ｃと、酸化シリコン膜などの絶縁膜との界面近傍には、不純物や欠陥に起因したトラップ準位が形成され得る。酸化物層７０６ａおよび酸化物層７０６ｃがあることにより、酸化物半導体層７０６ｂと当該トラップ準位とを遠ざけることができる。ただし、ＥｃＳ１またはＥｃＳ３と、ＥｃＳ２とのエネルギー差が小さい場合、酸化物半導体層７０６ｂの電子が該エネルギー差を越えてトラップ準位に達することがある。トラップ準位に電子が捕獲されることで、マイナスの固定電荷となり、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。

従って、ＥｃＳ１およびＥｃＳ３と、ＥｃＳ２とのエネルギー差を、それぞれ０．１ｅＶ以上、好ましくは０．１５ｅＶ以上とすると、トランジスタのしきい値電圧の変動が低減され、安定した電気特性となるため、好ましい。

次に、高い結晶性を有する酸化物半導体層７０６ｂの作製方法について、説明する。

高い配向性を有する多結晶酸化物半導体を含むターゲットを用いたスパッタ法により、ｃ軸が揃った結晶を作製することができる。堆積して得られる酸化物半導体層は厚さが均一となり、結晶の配向の揃った酸化物半導体層となる。そして、酸化物半導体層７０６ｂは、ＣＡＡＣ−ＯＳ膜となる。

多層膜７０６中の局在準位を低減することで、多層膜７０６を用いたトランジスタに安定した電気特性を付与することができる。多層膜７０６の局在準位については、一定光電流測定法（ＣＰＭ：Ｃｏｎｓｔａｎｔ Ｐｈｏｔｏｃｕｒｒｅｎｔ Ｍｅｔｈｏｄ）によって評価することができる。

なお、トランジスタに安定した電気特性を付与するためには、多層膜７０６中のＣＰＭ測定で得られる局在準位による吸収係数は、１×１０^−３ｃｍ^−１未満、好ましくは３×１０^−４ｃｍ^−１未満とすればよい。

次に、結晶性の高い酸化物半導体層７０６ｂを成膜するための成膜装置について、図１５、図１６、及び図１７を用いて説明する。また、該成膜装置を用いた酸化物半導体層の成膜方法について説明する。

まずは、成膜時に膜中に不純物の入り込みが少ない成膜装置の構成について図１５を用いて説明する。

図１５（Ａ）は、マルチチャンバーの成膜装置の上面図を模式的に示している。該成膜装置は、基板を収容するカセットポート７４を３つ有する大気側基板供給室７１と、ロードロック室７２ａおよびアンロードロック室７２ｂと、搬送室７３と、搬送室７３ａと、搬送室７３ｂと、基板加熱室７５と、成膜室７０ａと、成膜室７０ｂと、を有する。大気側基板供給室７１は、ロードロック室７２ａおよびアンロードロック室７２ｂと接続する。ロードロック室７２ａおよびアンロードロック室７２ｂは、搬送室７３ａ及び搬送室７３ｂを介して搬送室７３と接続する。基板加熱室７５、成膜室７０ａ、および成膜室７０ｂは、搬送室７３とのみ接続する。

なお、各室の接続部にはゲートバルブ（図中斜線のハッチング）が設けられており、大気側基板供給室７１を除き各室を独立して真空状態に保持することができる。また、大気側基板供給室７１および搬送室７３は、一以上の基板搬送ロボット７６を有し、ガラス基板を搬送することができる。ここで、基板加熱室７５は、プラズマ処理室を兼ねると好ましい。枚葉式マルチチャンバーの成膜装置は、処理と処理の間で基板を大気暴露することなく搬送可能なため、基板に不純物が吸着することを抑制できる。また、成膜や熱処理などの順番を自由に構築することができる。なお、搬送室、成膜室、ロードロック室、アンロードロック室および基板加熱室の数は、上述の数に限定されるわけではなく、設置スペースやプロセスに併せて適宜決めればよい。

図１５（Ｂ）は、図１５（Ａ）と構成の異なるマルチチャンバーの成膜装置である。該成膜装置は、カセットポート８４を有する大気側基板供給室８１と、ロード／アンロードロック室８２と、搬送室８３と、基板加熱室８５と、成膜室８０ａと、成膜室８０ｂと、成膜室８０ｃと、成膜室８０ｄと、を有する。ロード／アンロードロック室８２、基板加熱室８５、成膜室８０ａ、成膜室８０ｂ、成膜室８０ｃおよび成膜室８０ｄは、搬送室８３を介してそれぞれ接続される。

なお、各室の接続部にはゲートバルブ（図中斜線のハッチング）が設けられており、大気側基板供給室８１を除き各室を独立して真空状態に保持することができる。また、大気側基板供給室８１および搬送室８３は一以上の基板搬送ロボット８６を有し、ガラス基板を搬送することができる。

ここで、図１６を用いて図１５（Ｂ）に示す成膜室（スパッタリング室）の詳細について説明する。図１６（Ａ）に示す成膜室８０ｂは、ターゲット８７と、防着板８８と、基板ステージ９０と、を有する。なお、ここでは基板ステージ９０には、ガラス基板８９が設置されている。基板ステージ９０は、図示しないが、ガラス基板８９を保持する基板保持機構や、ガラス基板８９を裏面から加熱する裏面ヒーター等を備えていても良い。また、防着板８８は、ターゲット８７からスパッタリングされる粒子が不要な領域に推積することを抑制できる。

また、図１６（Ａ）に示す成膜室８０ｂは、ゲートバルブを介して、搬送室８３と接続しており、搬送室８３はゲートバルブを介してロード／アンロードロック室８２と接続されている。搬送室８３には、基板搬送ロボット８６が設けられており、成膜室８０ｂとロード／アンロードロック室８２とのガラス基板の受け渡しを行うことができる。また、ロード／アンロードロック室８２は、一つの真空チャンバー内で上下に分かれており、いずれか一方をロード室として用い、他方をアンロード室として用いることができる。このような構造とすることで、スパッタリング装置の設置面積を縮小することができるので、好適である。

また、図１６（Ａ）に示す成膜室８０ｂは、マスフローコントローラ９７を介して精製機９４と接続される。なお、精製機９４およびマスフローコントローラ９７は、ガス種の数だけ設けられるが、簡単のため一つのみを示す。成膜室８０ｂなどに導入されるガスは、露点が−８０℃以下、好ましくは−１００℃以下であるガスを用いる。露点の低い酸素ガス、希ガス（アルゴンガスなど）などを用いることで、成膜時に混入する水分を低減することができる。

また、図１６（Ａ）に示す成膜室８０ｂは、バルブを介してクライオポンプ９５ａと接続され、搬送室８３は、バルブを介してクライオポンプ９５ｂと接続され、ロード／アンロードロック室８２は、バルブを介して真空ポンプ９６と接続される。なお、ロード／アンロードロック室８２は、ロードロック室、アンロードロック室をそれぞれ独立して真空ポンプと接続してもよい。また、成膜室８０ｂおよび搬送室８３は、それぞれバルブを介して真空ポンプ９６と接続される。

なお、真空ポンプ９６は、例えば、ドライポンプおよびメカニカルブースターポンプが直列に接続されたものとすればよい。このような構成とすることで、成膜室８０ｂおよび搬送室８３は、大気圧から低真空（０．１Ｐａ〜１０Ｐａ程度）までは真空ポンプ９６を用いて排気され、バルブを切り替えて低真空から高真空（１×１０^−４Ｐａ〜１×１０^−７Ｐａ）まではクライオポンプ９５ａまたはクライオポンプ９５ｂを用いて排気される。

次に、図１６（Ｂ）を用いて、図１５（Ｂ）に示す成膜室の一例について、図１６（Ａ）と異なる態様について説明する。

図１６（Ｂ）に示す成膜室８０ｂはゲートバルブを介して、搬送室８３と接続しており、搬送室８３はゲートバルブを介してロード／アンロードロック室８２と接続されている。

図１６（Ｂ）に示す成膜室８０ｂは、ガス加熱機構９８を介してマスフローコントローラ９７と接続され、ガス加熱機構９８はマスフローコントローラ９７を介して精製機９４と接続される。ガス加熱機構９８により、成膜室８０ｂに導入されるガスを４０℃以上４００℃以下、好ましくは５０℃以上２００℃以下に加熱することができる。なお、ガス加熱機構９８、精製機９４およびマスフローコントローラ９７は、ガス種の数だけ設けられるが、簡単のため一つのみを示す。

図１６（Ｂ）に示す成膜室８０ｂは、バルブを介してターボ分子ポンプ９５ｃおよび真空ポンプ９６ｂと接続される。なお、ターボ分子ポンプ９５ｃは、補助ポンプとしてバルブを介して真空ポンプ９６ａが設けられる。真空ポンプ９６ａおよび真空ポンプ９６ｂは真空ポンプ９６と同様の構成とすればよい。

また、図１６（Ｂ）に示す成膜室８０ｂは、クライオトラップ９９が設けられる。

ターボ分子ポンプ９５ｃは大きいサイズの分子（または原子）を安定して排気し、かつメンテナンスの頻度が低いため、生産性に優れる一方、水素や水の排気能力が低いことが知られる。そこで、水などの比較的融点の高い分子（または原子）に対する排気能力が高い、クライオトラップ９９が成膜室８０ｂに接続された構成としている。クライオトラップ９９の冷凍機の温度は１００Ｋ以下、好ましくは８０Ｋ以下とする。また、クライオトラップ９９が複数の冷凍機を有する場合、冷凍機ごとに温度を変えると、効率的に排気することが可能となるため好ましい。例えば、１段目の冷凍機の温度を１００Ｋ以下とし、２段目の冷凍機の温度を２０Ｋ以下とすればよい。

また、図１６（Ｂ）に示す搬送室８３は、真空ポンプ９６ｂ、クライオポンプ９５ｄおよびクライオポンプ９５ｅとそれぞれバルブを介して接続される。クライオポンプが１台の場合、クライオポンプをリジェネしている間は排気することができないが、クライオポンプを２台以上並列に接続することで、１台がリジェネ中であっても残りのクライオポンプを使って排気することが可能となる。なお、クライオポンプのリジェネとは、クライオポンプ内にため込まれた分子（または原子）を放出する処理をいう。クライオポンプは、分子（または原子）をため込みすぎると排気能力が低下してくるため、定期的にリジェネが行われる。

また、図１６（Ｂ）に示すロード／アンロードロック室８２は、クライオポンプ９５ｆおよび真空ポンプ９６ｃとそれぞれバルブを介して接続される。なお、真空ポンプ９６ｃは真空ポンプ９６と同様の構成とすればよい。

次に、図１７を用いて図１５（Ｂ）に示す基板加熱室８５の詳細について説明する。

図１７に示す基板加熱室８５は、ゲートバルブを介して、搬送室８３と接続している。なお、搬送室８３はゲートバルブを介してロード／アンロードロック室８２と接続されている。なお、ロード／アンロードロック室８２の排気は、図１６（Ａ）または図１６（Ｂ）と同様の構成とすることができる。

図１７に示す基板加熱室８５は、マスフローコントローラ９７を介して精製機９４と接続される。なお、精製機９４およびマスフローコントローラ９７は、ガス種の数だけ設けられるが、簡単のため一つのみを示す。また、基板加熱室８５は、バルブを介して真空ポンプ９６ｂと接続される。

また、基板加熱室８５は、基板ステージ９２を有する。基板ステージ９２は、少なくとも一枚の基板が設置できればよく、複数の基板を設置可能な基板ステージとしても良い。また、基板加熱室８５は、加熱機構９３を有する。加熱機構９３としては、例えば、抵抗発熱体などを用いて加熱する加熱機構としてもよい。または、加熱されたガスなどの媒体からの熱伝導または熱輻射によって、加熱する加熱機構としてもよい。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）などのＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）を用いることができる。ＬＲＴＡは、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する。ＧＲＴＡは、高温のガスを用いて熱処理を行う。ガスとしては、不活性ガスが用いられる。

なお、成膜室８０ｂおよび基板加熱室８５の背圧は、１×１０^−４Ｐａ以下、好ましくは３×１０^−５Ｐａ以下、さらに好ましくは１×１０^−５Ｐａ以下である。

また、成膜室８０ｂおよび基板加熱室８５は、質量電荷比（ｍ／ｚ）が１８である気体分子（原子）の分圧が３×１０^−５Ｐａ以下、好ましくは１×１０^−５Ｐａ以下、さらに好ましくは３×１０^−６Ｐａ以下である。

また、成膜室８０ｂおよび基板加熱室８５は、ｍ／ｚが２８である気体分子（原子）の分圧が３×１０^−５Ｐａ以下、好ましくは１×１０^−５Ｐａ以下、さらに好ましくは３×１０^−６Ｐａ以下である。

また、成膜室８０ｂおよび基板加熱室８５は、ｍ／ｚが４４である気体分子（原子）の分圧が３×１０^−５Ｐａ以下、好ましくは１×１０^−５Ｐａ以下、さらに好ましくは３×１０^−６Ｐａ以下である。

なお、成膜室８０ｂおよび基板加熱室８５は、リークレートが３×１０^−６Ｐａ・ｍ^３／ｓ以下、好ましくは１×１０^−６Ｐａ・ｍ^３／ｓ以下である。

また、成膜室８０ｂおよび基板加熱室８５は、ｍ／ｚが１８である気体分子（原子）のリークレートが１×１０^−７Ｐａ・ｍ^３／ｓ以下、好ましくは３×１０^−８Ｐａ・ｍ^３／ｓ以下である。

また、成膜室８０ｂおよび基板加熱室８５は、ｍ／ｚが２８である気体分子（原子）のリークレートが１×１０^−５Ｐａ・ｍ^３／ｓ以下、好ましくは１×１０^−６Ｐａ・ｍ^３／ｓ以下である。

また、成膜室８０ｂおよび基板加熱室８５は、ｍ／ｚが４４である気体分子（原子）のリークレートが３×１０^−６Ｐａ・ｍ^３／ｓ以下、好ましくは１×１０^−６Ｐａ・ｍ^３／ｓ以下である。

なお、真空チャンバー内の全圧および分圧は、質量分析計を用いて測定することができる。例えば、株式会社アルバック製四重極形質量分析計（Ｑ−ｍａｓｓともいう。）Ｑｕｌｅｅ ＣＧＭ−０５１を用いればよい。なお、リークレートに関しては、前述の質量分析計を用いて測定した全圧および分圧から導出すればよい。

リークレートは、外部リークおよび内部リークに依存する。外部リークは、微小な穴やシール不良などによって真空系外から気体が流入することである。内部リークは、真空系内のバルブなどの仕切りからの漏れや内部の部材からの放出ガスに起因する。リークレートを上述の数値以下とするために、外部リークおよび内部リークの両面から対策をとる必要がある。

例えば、成膜室の開閉部分はメタルガスケットでシールするとよい。メタルガスケットは、フッ化鉄、酸化アルミニウム、または酸化クロムによって被覆された金属を用いると好ましい。メタルガスケットはＯリングと比べ密着性が高く、外部リークを低減できる。また、フッ化鉄、酸化アルミニウム、酸化クロムなどによって被覆された金属の不動態を用いることで、メタルガスケットから放出される不純物を含む放出ガスが抑制され、内部リークを低減することができる。

成膜装置を構成する部材として、不純物を含む放出ガスの少ないアルミニウム、クロム、チタン、ジルコニウム、ニッケルまたはバナジウムを用いる。また、前述の部材を鉄、クロムおよびニッケルなどを含む合金に被覆して用いてもよい。鉄、クロムおよびニッケルなどを含む合金は、剛性があり、熱に強く、また加工に適している。ここで、表面積を小さくするために部材の表面凹凸を研磨などによって低減しておくと、放出ガスを低減できる。

または、前述の成膜装置の部材をフッ化鉄、酸化アルミニウム、酸化クロムなどで被覆してもよい。

成膜装置の部材は、極力金属のみで構成することが好ましく、例えば石英などで構成される覗き窓などを設置する場合も、放出ガスを抑制するために表面をフッ化鉄、酸化アルミニウム、酸化クロムなどで薄く被覆するとよい。

なお、成膜ガスを導入する直前に精製機を設ける場合、精製機から成膜室までの配管の長さを１０ｍ以下、好ましくは５ｍ以下、さらに好ましくは１ｍ以下とする。配管の長さを１０ｍ以下、５ｍ以下または１ｍ以下とすることで、配管からの放出ガスの影響を長さに応じて低減できる。

さらに、成膜ガスの配管には、フッ化鉄、酸化アルミニウム、酸化クロムなどで内部が被覆された金属配管を用いるとよい。前述の配管は、例えばＳＵＳ３１６Ｌ−ＥＰ配管と比べ、不純物を含むガスの放出量が少なく、成膜ガスへの不純物の入り込みを低減できる。また、配管の継手には、高性能超小型メタルガスケット継手（ＵＰＧ継手）を用いるとよい。また、配管を全て金属で構成することで、樹脂等を用いた場合と比べ、生じる放出ガスおよび外部リークの影響を低減できて好ましい。

成膜室に存在する吸着物は、内壁などに吸着しているために成膜室の圧力に影響しないが、成膜室を排気した際のガス放出の原因となる。そのため、リークレートと排気速度に相関はないものの、排気能力の高いポンプを用いて、成膜室に存在する吸着物をできる限り脱離し、あらかじめ排気しておくことは重要である。なお、吸着物の脱離を促すために、成膜室をベーキングしてもよい。ベーキングすることで吸着物の脱離速度を１０倍程度大きくすることができる。ベーキングは１００℃以上４５０℃以下で行えばよい。このとき、不活性ガスを成膜室に導入しながら吸着物の除去を行うと、排気するだけでは脱離しにくい水などの脱離速度をさらに大きくすることができる。なお、導入する不活性ガスをベーキングの温度と同程度に加熱することで、吸着物の脱離速度をさらに高めることができる。ここで不活性ガスとして希ガスを用いると好ましい。また、成膜する膜種によっては不活性ガスの代わりに酸素などを用いても構わない。例えば、酸化物半導体層を成膜する場合は、主成分である酸素を用いた方が好ましい場合もある。

または、加熱した希ガスなどの不活性ガスまたは酸素などを導入することで成膜室内の圧力を高め、一定時間経過後に再び成膜室を排気する処理を行うと好ましい。加熱したガスの導入により成膜室内の吸着物を脱離させることができ、成膜室内に存在する不純物を低減することができる。なお、この処理は２回以上３０回以下、好ましくは５回以上１５回以下の範囲で繰り返し行うと効果的である。具体的には、温度が４０℃以上４００℃以下、好ましくは５０℃以上５００℃以下である不活性ガスまたは酸素などを導入することで成膜室内の圧力を０．１Ｐａ以上１０ｋＰａ以下、好ましくは１Ｐａ以上１ｋＰａ以下、さらに好ましくは５Ｐａ以上１００Ｐａ以下とし、圧力を保つ期間を１分以上３００分以下、好ましくは５分以上１２０分以下とすればよい。その後、成膜室を５分以上３００分以下、好ましくは１０分以上１２０分以下の期間排気する。

また、ダミー成膜を行うことでも吸着物の脱離速度をさらに高めることができる。ダミー成膜とは、ダミー基板に対してスパッタリング法などによる成膜を行うことで、ダミー基板および成膜室内壁に膜を堆積させ、成膜室内の不純物および成膜室内壁の吸着物を膜中に閉じこめることをいう。ダミー基板は、放出ガスの少ない基板が好ましい。ダミー成膜を行うことで、後に成膜される膜中の不純物濃度を低減することができる。なお、ダミー成膜はベーキングと同時に行ってもよい。

以上の成膜装置を用いて、酸化物半導体層を成膜することで、酸化物半導体層への不純物の入り込みを抑制できる。さらには、以上の成膜装置を用いて、酸化物半導体層に接する膜を成膜することで、酸化物半導体層に接する膜から酸化物半導体層へ不純物の入り込みを抑制できる。

次に、上述した成膜装置を用いたＣＡＡＣ−ＯＳの成膜方法について説明する。

ターゲットは、表面温度が１００℃以下、好ましくは５０℃以下、さらに好ましくは室温程度（代表的には２０℃または２５℃）とする。大面積の基板に対応するスパッタリング装置では大面積のターゲットを用いることが多い。ところが、大面積に対応した大きさのターゲットをつなぎ目なく作製することは困難である。現実には複数のターゲットをなるべく隙間のないように並べて大きな形状としているが、どうしても僅かな隙間が生じてしまう。こうした僅かな隙間から、ターゲットの表面温度が高まることでＺｎなどが揮発し、徐々に隙間が広がっていくことがある。隙間が広がると、バッキングプレートや接着に用いている金属がスパッタリングされることがあり、不純物濃度を高める要因となる。従って、ターゲットは、十分に冷却されていることが好ましい。

具体的には、バッキングプレートとして、高い導電性および高い放熱性を有する金属（具体的にはＣｕ）を用いる。また、バッキングプレート内に水路を形成し、水路に十分な量の冷却水を流すことで、効率的にターゲットを冷却できる。ここで、十分な量の冷却水は、ターゲットの大きさにもよるが、例えば直径が３００ｍｍである正円形のターゲットの場合、３Ｌ／ｍｉｎ以上、５Ｌ／ｍｉｎ以上または１０Ｌ／ｍｉｎ以上とすればよい。

ＣＡＡＣ−ＯＳは、基板加熱温度を１００℃以上６００℃以下、好ましくは１５０℃以上５５０℃以下、さらに好ましくは２００℃以上５００℃以下とし、酸素ガス雰囲気で成膜する。ＣＡＡＣ−ＯＳの厚さは、１ｎｍ以上４０ｎｍ以下、好ましくは３ｎｍ以上２０ｎｍ以下とする。成膜時の加熱温度が高いほど、得られるＣＡＡＣ−ＯＳの不純物濃度は低くなる。また、被成膜面でスパッタリング粒子のマイグレーションが起こりやすくなるため、原子配列が整い、高密度化され、結晶性の高いＣＡＡＣ−ＯＳが成膜されやすくなる。さらに、酸素ガス雰囲気で成膜することで、プラズマダメージが軽減され、また希ガスなどの余分な原子が含まれないため、結晶性の高いＣＡＡＣ−ＯＳが成膜されやすくなる。ただし、酸素ガスと希ガスの混合雰囲気としてもよく、その場合は酸素ガスの割合は３０体積％以上、好ましくは５０体積％以上、より好ましくは８０体積％以上、さらに好ましくは１００体積％とする。

なお、ターゲットがＺｎを含む場合、酸素ガス雰囲気で成膜することにより、プラズマダメージが軽減され、Ｚｎの揮発が起こりにくいＣＡＡＣ−ＯＳを得ることができる。

ＣＡＡＣ−ＯＳは、成膜圧力を０．８Ｐａ以下、好ましくは０．４Ｐａ以下とし、ターゲットと基板との距離を４０ｍｍ以下、好ましくは２５ｍｍ以下として成膜する。このような条件でＣＡＡＣ−ＯＳを成膜することで、スパッタリング粒子と、別のスパッタリング粒子、ガス分子またはイオンとが衝突する頻度を下げることができる。即ち、成膜圧力に応じてターゲットと基板との距離をスパッタリング粒子、ガス分子またはイオンの平均自由行程よりも小さくすることで膜中に取り込まれる不純物濃度を低減できる。

例えば、圧力を０．４Ｐａ、温度を２５℃（絶対温度を２９８Ｋ）における平均自由行程は、水素分子（Ｈ_２）が４８．７ｍｍ、ヘリウム原子（Ｈｅ）が５７．９ｍｍ、水分子（Ｈ_２Ｏ）が３１．３ｍｍ、メタン分子（ＣＨ_４）が１３．２ｍｍ、ネオン原子（Ｎｅ）が４２．３ｍｍ、窒素分子（Ｎ_２）が２３．２ｍｍ、一酸化炭素分子（ＣＯ）が１６．０ｍｍ、酸素分子（Ｏ_２）が２６．４ｍｍ、アルゴン原子（Ａｒ）が２８．３ｍｍ、二酸化炭素分子（ＣＯ_２）が１０．９ｍｍ、クリプトン原子（Ｋｒ）が１３．４ｍｍ、キセノン原子（Ｘｅ）が９．６ｍｍである。なお、圧力が２倍になれば平均自由行程は２分の１になり、絶対温度が２倍になれば平均自由行程は２倍になる。

平均自由行程は、圧力、温度および分子（原子）の直径から決まる。圧力および温度を一定とした場合は、分子（原子）の直径が大きいほど平均自由行程は短くなる。なお、各分子（原子）の直径は、Ｈ_２が０．２１８ｎｍ、Ｈｅが０．２００ｎｍ、Ｈ_２Ｏが０．２７２ｎｍ、ＣＨ_４が０．４１９ｎｍ、Ｎｅが０．２３４ｎｍ、Ｎ_２が０．３１６ｎｍ、ＣＯが０．３８０ｎｍ、Ｏ_２が０．２９６ｎｍ、Ａｒが０．２８６ｎｍ、ＣＯ_２が０．４６０ｎｍ、Ｋｒが０．４１５ｎｍ、Ｘｅが０．４９１ｎｍである。

従って、分子（原子）の直径が大きいほど、平均自由行程が短くなり、かつ膜中に取り込まれた際には、分子（原子）の直径が大きいために結晶化度を低下させる。そのため、例えば、Ａｒ以上の直径を有する分子（原子）は不純物になりやすいといえる。

次に、加熱処理を行う。加熱処理は、減圧下、不活性雰囲気または酸化性雰囲気で行う。加熱処理により、ＣＡＡＣ−ＯＳ中の不純物濃度を低減することができる。

加熱処理は、減圧下または不活性雰囲気で加熱処理を行った後、温度を保持しつつ酸化性雰囲気に切り替えてさらに加熱処理を行うと好ましい。これは、減圧下または不活性雰囲気にて加熱処理を行うと、ＣＡＡＣ−ＯＳ中の不純物濃度を低減することができるが、同時に酸素欠損も生じてしまうためであり、このとき生じた酸素欠損を、酸化性雰囲気での加熱処理により低減することができる。

ＣＡＡＣ−ＯＳは、成膜時の基板加熱に加え、加熱処理を行うことで、膜中の不純物濃度を低減することが可能となる。

具体的には、ＣＡＡＣ−ＯＳ中の水素濃度は、ＳＩＭＳにおいて、２×１０^２０ａｔｏｍｓ／ｃｍ^３以下、好ましくは５×１０^１９ａｔｏｍｓ／ｃｍ^３以下、より好ましくは１×１０^１９ａｔｏｍｓ／ｃｍ^３以下、さらに好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以下とすることができる。

また、ＣＡＡＣ−ＯＳ中の窒素濃度は、ＳＩＭＳにおいて、５×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以下、より好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３以下、さらに好ましくは５×１０^１７ａｔｏｍｓ／ｃｍ^３以下とすることができる。

また、酸化物半導体層中の炭素濃度は、ＳＩＭＳにおいて、５×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以下、より好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３以下、さらに好ましくは５×１０^１７ａｔｏｍｓ／ｃｍ^３以下とすることができる。

また、ＣＡＡＣ−ＯＳは、ＴＤＳ分析によるｍ／ｚが２（水素分子など）である気体分子（原子）、ｍ／ｚが１８である気体分子（原子）、ｍ／ｚが２８である気体分子（原子）およびｍ／ｚが４４である気体分子（原子）の放出量が、それぞれ１×１０^１９個／ｃｍ^３以下、好ましくは１×１０^１８個／ｃｍ^３以下とすることができる。

なお、ＴＤＳ分析にて放出量を測定する方法については、後述の酸素原子の放出量の測定方法についての記載を参照する。

以上のようにして、結晶性の高いＣＡＡＣ−ＯＳを成膜することができる。

次に、トップゲート型トランジスタの一種であるトップゲートトップコンタクト構造（ＴＧＴＣ構造）のトランジスタについて図１８を用いて説明する。

図１８に、ＴＧＴＣ構造であるトランジスタの上面図および断面図を示す。図１８（Ａ）は、トランジスタの上面図を示す。図１８（Ａ）において、一点鎖線Ｂ１−Ｂ２に対応する断面図を図１８（Ｂ）に示す。また、図１８（Ａ）において、一点鎖線Ｂ３−Ｂ４に対応する断面図を図１８（Ｃ）に示す。

図１８（Ｂ）に示すトランジスタは、半導体基板６００上に設けられた下地絶縁膜６０２と、下地絶縁膜６０２上に設けられた酸化物層６０６ａ、酸化物層６０６ａ上に設けられた酸化物半導体層６０６ｂ、および酸化物半導体層６０６ｂ上に設けられた酸化物層６０６ｃを含む多層膜６０６と、下地絶縁膜６０２および多層膜６０６上に設けられたソース電極６１６ａおよびドレイン電極６１６ｂと、多層膜６０６、ソース電極６１６ａおよびドレイン電極６１６ｂ上に設けられたゲート絶縁膜６１２と、ゲート絶縁膜６１２上に設けられたゲート電極６０４と、ゲート絶縁膜６１２およびゲート電極６０４上に設けられた保護絶縁膜６１８と、を有する。なお、トランジスタは、下地絶縁膜６０２または／および保護絶縁膜６１８を有さなくても構わない。

なお、ソース電極６１６ａおよびドレイン電極６１６ｂは、酸化物半導体層６０６ｂの側端部と接して設けられる。

また、図１８（Ｂ）に示すように、ソース電極６１６ａおよびドレイン電極６１６ｂに用いる導電膜の種類によっては、酸化物層６０６ｃの一部から酸素を奪い、ｎ型化領域が形成され、ソース領域およびドレイン領域を形成することがある。また、ｎ型化領域は、酸化物層の酸素欠損が多い領域であり、且つソース電極６１６ａの成分、例えばソース電極６１６ａとして、タングステン膜を用いた場合、ｎ型化領域中にタングステンの元素が混入する。また、図示していないが、ソース電極６１６ａ側の酸化物層と接する領域に、酸化物層中の酸素が入り込み、混合層が形成されうる。なお、ｎ型化領域は、酸化物層のドレイン電極６１６ｂ側においても、上述したｎ型化領域が形成される。図１８（Ｂ）において、ｎ型化領域の境界を点線で示す。

図１８（Ａ）において、ゲート電極６０４と重なる領域において、ソース電極６１６ａとドレイン電極６１６ｂとの間隔をチャネル長という。ただし、トランジスタが、ソース領域およびドレイン領域を含む場合、ゲート電極６０４と重なる領域において、ソース領域とドレイン領域との間隔をチャネル長といってもよい。

なお、チャネル形成領域とは、多層膜６０６において、ゲート電極６０４と重なり、かつソース電極６１６ａとドレイン電極６１６ｂとに挟まれる領域をいう。また、チャネルとは、チャネル形成領域において、電流が主として流れる領域をいう。ここでは、チャネルは、チャネル形成領域中の酸化物半導体層６０６ｂ部分である。

多層膜６０６は図１１に示した多層膜７０６についての記載を参照する。具体的には、酸化物層６０６ａは酸化物層７０６ｃについての記載を参照し、酸化物半導体層６０６ｂは酸化物半導体層７０６ｂについての記載を参照し、酸化物層６０６ｃは酸化物層７０６ａについての記載を参照する。

酸化物層６０６ｃは酸化物半導体層６０６ｂを構成する元素一種または二種以上から構成され、伝導帯下端のエネルギーが酸化物半導体層６０６ｂよりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上または０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下または０．４ｅＶ以下真空準位に近い酸化物層である。なお、酸化物半導体層６０６ｂは少なくともインジウムを含むと、キャリア移動度が高くなるため好ましい。このとき、ゲート電極６０４に電界を印加すると、多層膜６０６のうち、伝導帯下端のエネルギーが小さい酸化物半導体層６０６ｂにチャネルが形成される。即ち、酸化物半導体層６０６ｂとゲート絶縁膜６１２との間に酸化物層６０６ｃを有することによって、トランジスタのチャネルをゲート絶縁膜６１２と接しない酸化物半導体層６０６ｂに形成することができる。また、酸化物半導体層６０６ｂを構成する元素一種または二種以上から酸化物層６０６ｃが構成されるため、酸化物半導体層６０６ｂと酸化物層６０６ｃとの界面において、界面散乱が起こりにくい。従って、該界面においてはキャリアの動きが阻害されないため、トランジスタの電界効果移動度が高くなる。

酸化物層６０６ｃの厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下とする。また、酸化物半導体層６０６ｂの厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下、さらに好ましくは３ｎｍ以上１５ｎｍ以下とする。酸化物層６０６ａの厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下とする。

また、酸化物層６０６ａは、酸化物半導体層６０６ｂを構成する元素一種または二種以上から構成され、伝導帯下端のエネルギーが酸化物半導体層６０６ｂよりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上または０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下または０．４ｅＶ以下真空準位に近い酸化物層である。酸化物半導体層６０６ｂを構成する元素一種または二種以上から酸化物層６０６ａが構成されるため、酸化物半導体層６０６ｂと酸化物層６０６ａとの界面に界面準位を形成しにくい。該界面が界面準位を有すると、該界面をチャネルとしたしきい値電圧の異なる第２のトランジスタが形成され、トランジスタの見かけ上のしきい値電圧が変動することがある。従って、酸化物層６０６ａを設けることにより、トランジスタのしきい値電圧などの電気特性のばらつきを低減することができる。

例えば、酸化物層６０６ａ及び酸化物層６０６ｃは、酸化物半導体層６０６ｂと同じ元素（インジウム、ガリウム、亜鉛）を主成分とし、ガリウムを酸化物半導体層６０６ｂよりも高い原子数比で含む酸化物層とすればよい。具体的には、酸化物層６０６ａ及び酸化物層６０６ｃとして、酸化物半導体層６０６ｂよりもガリウムを１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上高い原子数比で含む酸化物層を用いる。ガリウムは酸素と強く結合するため、酸素欠損が酸化物層に生じることを抑制する機能を有する。即ち、酸化物層６０６ａ及び酸化物層６０６ｃは酸化物半導体層６０６ｂよりも酸素欠損が生じにくい酸化物層である。

なお、酸化物層６０６ａ、酸化物半導体層６０６ｂおよび酸化物層６０６ｃは、非晶質または結晶質とする。好ましくは、酸化物層６０６ａは非晶質または結晶質とし、酸化物半導体層６０６ｂは結晶質とし、酸化物層６０６ｃは非晶質とする。チャネルが形成される酸化物半導体層６０６ｂが結晶質であることにより、トランジスタに安定した電気特性を付与することができる。

以下では、トランジスタのその他の構成について説明する。

半導体基板６００は、半導体基板８００についての記載を参照する。

ソース電極６１６ａおよびドレイン電極６１６ｂは、アルミニウム、チタン、クロム、コバルト、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、タンタルおよびタングステンを一種以上含む導電膜を、単層で、または積層で用いればよい。なお、ソース電極６１６ａとドレイン電極６１６ｂは同一組成であってもよいし、異なる組成であってもよい。例えば、タングステン膜と窒化タンタル膜の積層を用いる。

なお、図１８（Ａ）では、多層膜６０６がゲート電極６０４よりも外側まで形成されているが、多層膜６０６中で光によってキャリアが生成されることを抑制するために、ゲート電極６０４の内側に多層膜６０６が形成されていても構わない。

下地絶縁膜６０２は、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を、単層で、または積層で用いればよい。

下地絶縁膜６０２は、例えば、１層目を窒化シリコン層とし、２層目を酸化シリコン層とした多層膜とすればよい。この場合、酸化シリコン層は酸化窒化シリコン層でも構わない。また、窒化シリコン層は窒化酸化シリコン層でも構わない。酸化シリコン層は、欠陥密度の小さい酸化シリコン層を用いると好ましい。具体的には、ＥＳＲにてｇ値が２．００１の信号に由来するスピンのスピン密度が３×１０^１７ｓｐｉｎｓ／ｃｍ^３以下、好ましくは５×１０^１６ｓｐｉｎｓ／ｃｍ^３以下である酸化シリコン層を用いる。窒化シリコン層は水素およびアンモニアの放出量が少ない窒化シリコン層を用いる。水素、アンモニアの放出量は、ＴＤＳ分析にて測定すればよい。また、窒化シリコン層は、酸素を透過しない、またはほとんど透過しない窒化シリコン層を用いる。

または、下地絶縁膜６０２は、例えば、１層目を第１の窒化シリコン層とし、２層目を第１の酸化シリコン層とし、３層目を第２の酸化シリコン層とした多層膜とすればよい。この場合、第１の酸化シリコン層または／および第２の酸化シリコン層は酸化窒化シリコン層でも構わない。また、窒化シリコン層は窒化酸化シリコン層でも構わない。第１の酸化シリコン層は、欠陥密度の小さい酸化シリコン層を用いると好ましい。具体的には、ＥＳＲにてｇ値が２．００１の信号に由来するスピンのスピン密度が３×１０^１７ｓｐｉｎｓ／ｃｍ^３以下、好ましくは５×１０^１６ｓｐｉｎｓ／ｃｍ^３以下である酸化シリコン層を用いる。第２の酸化シリコン層は、過剰酸素を有する酸化シリコン層を用いる。窒化シリコン層は水素およびアンモニアの放出量が少ない窒化シリコン層を用いる。また、窒化シリコン層は、酸素を透過しない、またはほとんど透過しない窒化シリコン層を用いる。

過剰酸素を含む酸化シリコン層とは、加熱処理などによって酸素を放出することができる酸化シリコン層をいう。酸化シリコン層を絶縁膜に拡張すると、過剰酸素を有する絶縁膜は、加熱処理によって酸素を放出する機能を有する絶縁膜である。

ここで、加熱処理によって酸素を放出する膜は、ＴＤＳ分析によって１×１０^１８ａｔｏｍｓ／ｃｍ^３以上、１×１０^１９ａｔｏｍ／ｃｍ^３以上または１×１０^２０ａｔｏｍｓ／ｃｍ^３以上の酸素（酸素原子数に換算）を放出することもある。

ここで、ＴＤＳ分析を用いた酸素の放出量の測定方法について、以下に説明する。

測定試料をＴＤＳ分析したときの気体の全放出量は、放出ガスのイオン強度の積分値に比例する。そして標準試料との比較により、気体の全放出量を計算することができる。

例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳ分析結果、および測定試料のＴＤＳ分析結果から、測定試料の酸素分子の放出量（Ｎ_Ｏ２）は、数式（１）で求めることができる。ここで、ＴＤＳ分析で得られる質量数３２で検出されるガスの全てが酸素分子由来と仮定する。質量数３２のものとしてほかにＣＨ_３ＯＨがあるが、存在する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数１７の酸素原子および質量数１８の酸素原子を含む酸素分子についても、自然界における存在比率が極微量であるため考慮しない。

Ｎ_Ｈ２は、標準試料から脱離した水素分子を密度で換算した値である。Ｓ_Ｈ２は、標準試料をＴＤＳ分析したときのイオン強度の積分値である。ここで、標準試料の基準値を、Ｎ_Ｈ２／Ｓ_Ｈ２とする。Ｓ_Ｏ２は、測定試料をＴＤＳ分析したときのイオン強度の積分値である。αは、ＴＤＳ分析におけるイオン強度に影響する係数である。数式（１）の詳細に関しては、特開平６−２７５６９７公報を参照する。なお、上記酸素の放出量は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として１×１０^１６ａｔｏｍｓ／ｃｍ^２の水素原子を含むシリコンウェハを用いて測定する。

また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量についても見積もることができる。

なお、Ｎ_Ｏ２は酸素分子の放出量である。酸素原子に換算したときの放出量は、酸素分子の放出量の２倍となる。

または、加熱処理によって酸素を放出する膜は、過酸化ラジカルを含むこともある。具体的には、過酸化ラジカルに起因するスピン密度が、５×１０^１７ｓｐｉｎｓ／ｃｍ^３以上であることをいう。なお、過酸化ラジカルを含む膜は、ＥＳＲにて、ｇ値が２．０１近傍に非対称の信号を有することもある。

または、過剰酸素を含む絶縁膜は、酸素が過剰な酸化シリコン（ＳｉＯ_Ｘ（Ｘ＞２））であってもよい。酸素が過剰な酸化シリコン（ＳｉＯ_Ｘ（Ｘ＞２））は、シリコン原子数の２倍より多い酸素原子を単位体積当たりに含むものである。単位体積当たりのシリコン原子数および酸素原子数は、ＲＢＳにより測定した値である。

ゲート絶縁膜６１２および下地絶縁膜６０２の少なくとも一方が過剰酸素を含む絶縁膜を含む場合、酸化物半導体層６０６ｂの酸素欠損を低減することができる。

また、保護絶縁膜６１８は、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を、単層で、または積層で用いればよい。

以上のようにして構成されたトランジスタは、多層膜６０６の酸化物半導体層６０６ｂにチャネルが形成されることにより、安定した電気特性を有し、高い電界効果移動度を有する。

ここで、トランジスタの作製方法について図１９および図２０を用いて説明する。

まずは、下地絶縁膜６０２が形成された半導体基板６００を準備する。下地絶縁膜６０２としては、スパッタリング装置を用い、過剰酸素を含む酸化シリコン層を形成する。

次に、酸化物層６０６ａとなる酸化物層を成膜する。酸化物層６０６ａとしては、膜厚２０ｎｍのＩＧＺＯ（Ｉｎ：Ｇａ：Ｚｎ＝１：３：２）膜を用いる。なお、ＩＧＺＯ（Ｉｎ：Ｇａ：Ｚｎ＝１：３：２）膜の成膜条件としては、スパッタリング装置を用い、基板温度２００℃、Ａｒ／Ｏ_２＝３０／１５ｓｃｃｍ、成膜圧力＝０．４Ｐａ、成膜電力（ＤＣ）＝０．５ｋＷ、基板−ターゲット間距離（Ｔ−Ｓ間距離）＝６０ｍｍとする。

次に、酸化物半導体層６０６ｂとなる酸化物半導体層を成膜する。酸化物半導体層６０６ｂとしては、膜厚１５ｎｍのＩＧＺＯ（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１）膜を用いる。なお、ＩＧＺＯ（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１）膜の成膜条件としては、スパッタリング装置を用い、基板温度３００℃、Ａｒ／Ｏ_２＝３０／１５ｓｃｃｍ、成膜圧力＝０．４Ｐａ、成膜電力（ＤＣ）＝０．５ｋＷ、基板−ターゲット間距離（Ｔ−Ｓ間距離）＝６０ｍｍとする。

次に、酸化物層６０６ｃとなる酸化物層を成膜する。酸化物層６０６ｃとしては、膜厚５ｎｍのＩＧＺＯ（Ｉｎ：Ｇａ：Ｚｎ＝１：３：２）膜を用いる。なお、ＩＧＺＯ（Ｉｎ：Ｇａ：Ｚｎ＝１：３：２）膜の成膜条件としては、スパッタリング装置を用い、基板温度２００℃、Ａｒ／Ｏ_２＝３０／１５ｓｃｃｍ、成膜圧力＝０．４Ｐａ、成膜電力（ＤＣ）＝０．５ｋＷ、基板−ターゲット間距離（Ｔ−Ｓ間距離）＝６０ｍｍとする。

次に、第１の加熱処理を行うと好ましい。第１の加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下で行えばよい。第１の加熱処理の雰囲気は、不活性ガス雰囲気、酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲気、または減圧状態で行う。または、第１の加熱処理の雰囲気は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加熱処理を行ってもよい。第１の加熱処理によって、酸化物半導体層６０６ｂとなす酸化物半導体層の結晶性を高め、さらに下地絶縁膜６０２、酸化物層６０６ａとなる酸化物層、酸化物半導体層６０６ｂとなる酸化物半導体層または／および酸化物層６０６ｃとなる酸化物層から水素や水などの不純物を除去することができる。

次に、酸化物層６０６ａとなる酸化物層、酸化物半導体層６０６ｂとなる酸化物半導体層および酸化物層６０６ｃとなる酸化物層の一部をエッチングし、酸化物層６０６ａ、酸化物半導体層６０６ｂおよび酸化物層６０６ｃを含む多層膜６０６を形成する（図１９（Ａ）参照。）。

次に、ソース電極６１６ａおよびドレイン電極６１６ｂとなる導電膜を成膜する。

次に、ソース電極６１６ａおよびドレイン電極６１６ｂとなる導電膜の一部をエッチングし、ソース電極６１６ａおよびドレイン電極６１６ｂを形成する（図１９（Ｂ）参照。）。

次に、第２の加熱処理を行うと好ましい。第２の加熱処理は、第１の加熱処理の記載を参照して行えばよい。第２の加熱処理により、多層膜６０６から水素や水などの不純物を除去することができる。

次に、ゲート絶縁膜６１２を成膜する（図１９（Ｃ）参照。）。ゲート絶縁膜６１２は、例えば、１層目を第１の酸化シリコン層とし、２層目を第２の酸化シリコン層４１８ｂとし、３層目を窒化シリコン層とした多層膜とすればよい。この場合、第１の酸化シリコン層または／および第２の酸化シリコン層は酸化窒化シリコン層でも構わない。また、窒化シリコン層は窒化酸化シリコン層でも構わない。第１の酸化シリコン層は、欠陥密度の小さい酸化シリコン層を用いると好ましい。具体的には、ＥＳＲにてｇ値が２．００１の信号に由来するスピンのスピン密度が３×１０^１７ｓｐｉｎｓ／ｃｍ^３以下、好ましくは５×１０^１６ｓｐｉｎｓ／ｃｍ^３以下である酸化シリコン層を用いる。第２の酸化シリコン層は、過剰酸素を有する酸化シリコン層を用いる。窒化シリコン層は水素およびアンモニアの放出量が少ない窒化シリコン層を用いる。また、窒化シリコン層は、酸素を透過しない、またはほとんど透過しない窒化シリコン層を用いる。

次に、ゲート電極６０４となる導電膜を成膜する。

次に、ゲート電極６０４となる導電膜の一部をエッチングし、ゲート電極６０４を形成する（図２０（Ａ）参照。）。

次に、保護絶縁膜６１８を成膜する（図２０（Ｂ）参照。）。

以上のようにして、図１８に示すトランジスタを作製することができる。

当該トランジスタは、多層膜６０６の酸化物半導体層６０６ｂの酸素欠損が低減されているため、安定した電気特性を有する。

（実施の形態７）
本明細書に開示するマイクロコントローラは、さまざまな電子機器（遊技機も含む）に適用することができる。電子機器としては、テレビ、モニタ等の表示装置、照明装置、デスクトップ型またはノート型のパーソナルコンピュータ、ワードプロセッサ、ＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）などの記録媒体に記憶された静止画または動画を再生する画像再生装置、ポータブルＣＤプレーヤ、ラジオ、テープレコーダ、ヘッドホンステレオ、ステレオ、コードレス電話子機、トランシーバ、携帯電話、自動車電話、携帯型ゲーム機、電卓、携帯情報端末、電子手帳、電子書籍、電子翻訳機、音声入力機器、ビデオカメラ、デジタルスチルカメラ、電気シェーバ、ＩＣチップ、電子レンジ等の高周波加熱装置、電気炊飯器、電気洗濯機、電気掃除機、エアコンディショナーなどの空調設備、食器洗い器、食器乾燥器、衣類乾燥器、布団乾燥器、電気冷蔵庫、電気冷凍庫、電気冷凍冷蔵庫、ＤＮＡ保存用冷凍庫、放射線測定器、透析装置等の医療機器、などが挙げられる。また、煙感知器、ガス警報装置、防犯警報装置などの警報装置も挙げられる。さらに、誘導灯、信号機、ベルトコンベア、エレベータ、エスカレータ、産業用ロボット、電力貯蔵システム等の産業機器も挙げられる。また、石油を用いたエンジンや、非水系二次電池からの電力を用いて電動機により推進する移動体なども、電気機器の範疇に含まれるものとする。上記移動体として、例えば、電気自動車（ＥＶ）、内燃機関と電動機を併せ持ったハイブリッド車（ＨＥＶ）、プラグインハイブリッド車（ＰＨＥＶ）、これらのタイヤ車輪を無限軌道に変えた装軌車両、電動アシスト自転車を含む原動機付自転車、自動二輪車、電動車椅子、ゴルフ用カート、小型または大型船舶、潜水艦、ヘリコプター、航空機、ロケット、人工衛星、宇宙探査機や惑星探査機、宇宙船が挙げられる。これらの電子機器の具体例を図２１に示す。

図２１（Ａ）において、警報装置８１００は、住宅用火災警報器であり、検出部と、酸化物半導体を用いたマイクロコンピュータ８１０１を有している。

図２１（Ａ）において、室内機８２００および室外機８２０４を有するエアコンディショナーは、酸化物半導体を用いたマイクロコンピュータを用いた電気機器の一例である。具体的に、室内機８２００は、筐体８２０１、送風口８２０２、マイクロコンピュータ８２０３等を有する。図２１（Ａ）において、マイクロコンピュータ８２０３が、室内機８２００に設けられている場合を例示しているが、マイクロコンピュータ８２０３は室外機８２０４に設けられていてもよい。または、室内機８２００と室外機８２０４の両方に、マイクロコンピュータ８２０３が設けられていてもよい。先の実施の形態に示したマイクロコンピュータをエアコンディショナーのマイクロコンピュータに用いることによって省電力化が図れる。

図２１（Ａ）において、電気冷凍冷蔵庫８３００は、酸化物半導体を用いたマイクロコンピュータを備える電気機器の一例である。具体的に、電気冷凍冷蔵庫８３００は、筐体８３０１、冷蔵室用扉８３０２、冷凍室用扉８３０３、マイクロコンピュータ８３０４等を有する。図２１（Ａ）では、マイクロコンピュータ８３０４が、筐体８３０１の内部に設けられている。先の実施の形態に示したトランジスタを電気冷凍冷蔵庫８３００のマイクロコンピュータ８３０４に用いることによって省電力化が図れる。

図２１（Ｂ）において、電気機器の一例である電気自動車の例を示す。電気自動車９７００には、二次電池９７０１が搭載されている。二次電池９７０１の電力は、制御回路９７０２により出力が調整されて、駆動装置９７０３に供給される。制御回路９７０２は、図示しないＲＯＭ、ＲＡＭ、ＣＰＵ等を有するマイクロコンピュータ９７０４によって制御される。酸化物半導体を用いたマイクロコンピュータを電気自動車９７００のマイクロコンピュータ９７０４に用いることによって省電力化が図れる。

駆動装置９７０３は、直流電動機もしくは交流電動機単体、または電動機と内燃機関と、を組み合わせて構成される。マイクロコンピュータ９７０４は、電気自動車９７００の運転者の操作情報（加速、減速、停止など）や走行時の情報（上り坂や下り坂等の情報、駆動輪にかかる負荷情報など）の入力情報に基づき、制御回路９７０２に制御信号を出力する。制御回路９７０２は、マイクロコンピュータ９７０４の制御信号により、二次電池９７０１から供給される電気エネルギーを調整して駆動装置９７０３の出力を制御する。交流電動機を搭載している場合は、図示していないが、直流を交流に変換するインバータも内蔵される。

（実施の形態８）
本実施の形態では、先の実施の形態で説明したマイクロコンピュータのスイッチに、第１のトランジスタ９０２としてチャネル形成領域に酸化物半導体を用い、第２のトランジスタ９０１としてチャネル形成領域に単結晶シリコンウェハを用いた場合の断面構造の例を図２２に示し、その作製方法の例について、以下に説明する。

ただし、スイッチが有する第２のトランジスタ９０１は、単結晶シリコンの他、ゲルマニウム、シリコンゲルマニウム、炭化シリコンなどの半導体材料を用いていても良い。また、例えば、シリコンを用いたトランジスタは、ＳＯＩ法により作製されたシリコン薄膜、気相成長法により作製されたシリコン薄膜などを用いて形成することができる。

なお、本実施の形態においては、スイッチの一部の構造についてのみ断面を示すが、この積層構造を用いてロジックエレメント等その他の回路構成を作製することができる。

半導体材料を含む基板９００を用いて作製された第２のトランジスタ９０１は、ｎチャネル型トランジスタ（ＮＭＯＳＦＥＴ）、ｐチャネル型トランジスタ（ＰＭＯＳＦＥＴ）のいずれも用いることができる。図２２に示す例においては、第２のトランジスタ９０１は、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）９０５によって他の素子と絶縁分離されている。ＳＴＩ９０５を用いることにより、ＬＯＣＯＳによる素子分離法で発生した素子分離部のバーズビークを抑制することができ、素子分離部の縮小等が可能となる。一方で、構造の微細化が要求されない半導体装置においてはＳＴＩ９０５の形成は必ずしも必要ではなく、ＬＯＣＯＳ等の素子分離手段を用いることもできる。第２のトランジスタ９０１が形成される基板９００には、ボロンやリン、ヒ素等の導電性を付与する不純物が添加されたウェル９０４が形成されている。

図２２における第２のトランジスタ９０１は、基板９００中に設けられたチャネル形成領域と、チャネル形成領域を挟むように設けられた不純物領域９０６（ソース領域及びドレイン領域ともいう）と、チャネル形成領域上に設けられたゲート絶縁膜９０７と、ゲート絶縁膜９０７上にチャネル形成領域と重畳するように設けられたゲート電極層９０８とを有する。ゲート電極層は、加工精度を高めるための第１の材料からなるゲート電極層と、配線として低抵抗化を目的とした第２の材料からなるゲート電極層を積層した構造とすることができる。例えば導電性を付与するリン等の不純物を添加した結晶性シリコンとニッケルシリサイドとの積層構造などが挙げられる。しかし、この構造に限らず、適宜要求される仕様に応じて材料、積層数、形状等を調整することができる。

また、基板９００中に設けられた不純物領域９０６には、コンタクトプラグ９１３、９１５が接続されている。ここでコンタクトプラグ９１３、９１５は、接続する第２のトランジスタ９０１のソース電極やドレイン電極としても機能する。また、不純物領域９０６とチャネル領域の間には、不純物領域９０６と異なる不純物領域が設けても良い。該不純物領域は、導入された不純物の濃度によって、ＬＤＤ領域やエクステンション領域としてチャネル形成領域近傍の電界分布を制御する機能を果たす。ゲート電極層９０８の側壁には絶縁膜を介してサイドウォール絶縁膜９０９を有する。この絶縁膜やサイドウォール絶縁膜９０９を用いることで、ＬＤＤ領域やエクステンション領域を形成することができる。

また、第２のトランジスタ９０１は、絶縁膜９１０により被覆されている。絶縁膜９１０には保護膜としての機能を持たせることができ、外部からチャネル形成領域への不純物の入り込みを防止することができる。また、絶縁膜９１０をＰＥ−ＣＶＤ法による窒化シリコン等の材料とすることで、チャネル形成領域に単結晶シリコンを用いた場合には加熱処理によって水素化を行うことができる。また、絶縁膜９１０に引張応力又は圧縮応力を有する絶縁膜を用いることで、チャネル形成領域を構成する半導体材料に歪みを与えることができる。ｎチャネル型のトランジスタの場合にはチャネル形成領域となるシリコン材料に引張応力を、ｐチャネル型のトランジスタの場合にはチャネル形成領域となるシリコン材料に圧縮応力を付加することで、各トランジスタの電界効果移動度を向上させることができる。

さらに、絶縁膜９１０上に絶縁膜９１１が設けられ、その表面はＣＭＰによる平坦化処理が施されている。これにより、第２のトランジスタ９０１を含む階層よりも上の階層に高い精度で素子層を積層していくことができる。

第２のトランジスタ９０１を含む階層よりも上層に、酸化物半導体膜をチャネル形成領域に用いた第１のトランジスタ９０２及び容量素子９０３を含む階層を形成する。

第１のトランジスタ９０２は、多層膜９２６と、ソース電極層９２７と、ドレイン電極層９２８と、ゲート絶縁膜９２９と、ゲート電極層９３０と、を含むトップゲート構造のトランジスタである。第１のトランジスタ９０２は、先の実施の形態の図２０に示すトランジスタと同様の構成を用いることができるため、先の記載を参酌することで形成できる。したがって、以下ではその他の構成について説明を行う。

絶縁膜９２４は、加熱処理により酸素を放出する酸素放出型の酸化物絶縁膜を用いると好適である。

加熱により酸素の一部が脱離する酸化物絶縁膜は、加熱により酸素が脱離するため、後に形成される多層膜９２６中の酸化物半導体膜に酸素を拡散させることができる。例えば、絶縁膜９２４として、酸化シリコン膜を用いる場合には、ＳｉＯ_２＋α（ただし、α＞０）とする。このような絶縁膜９２４を用いることで、酸化物半導体膜に酸素を供給することができ、酸化物半導体膜へ酸素を供給することにより、酸化物半導体膜中の酸素欠損を補填することができる。

また、絶縁膜９２４としては、スパッタリング法、ＰＥ−ＣＶＤ法等により形成することができる。例えば、絶縁膜９２４をＰＥ−ＣＶＤ法で形成する場合、原料ガス由来の水素または水が絶縁膜９２４中に混入する場合がある。このため、ＰＥ−ＣＶＤ法で絶縁膜９２４を形成した後、脱水素化または脱水化として、加熱処理を行うことが好ましい。該加熱処理の温度は、絶縁膜９２４から水素または水を放出させる温度が好ましい。また、該加熱処理は、電気炉、ＲＴＡ装置等を用いることができる。ＲＴＡ装置を用いることで、短時間に限り、基板の歪み点以上の温度で熱処理を行うことができる。そのため、絶縁膜９２４からの水素または水の放出の時間を短縮することができる。

上記加熱処理によって、絶縁膜９２４の脱水素化または脱水化を行うことができ、後に形成される多層膜９２６中の酸化物半導体膜への水素または水の拡散を抑制することができる。

さらに、絶縁膜９２４に、酸素を導入することで、加熱により脱離する酸素量を増加させることができる。絶縁膜９２４に酸素を導入する方法としては、イオン注入法、イオンドーピング法、プラズマ処理等がある。

多層膜９２６としては、絶縁膜９２４側に接して第１の酸化物層を形成し、第１の酸化物層に接し、酸化物半導体層を形成し、酸化物半導体層に接し第２の酸化物層を形成する構造を用いる。

なお、ゲート電極層９３０及び上部電極層９３１は、１０ｎｍ〜４００ｎｍ、好ましくは１００ｎｍ〜３００ｎｍとする。本実施の形態では、スパッタリング法により膜厚３０ｎｍの窒化タンタル上に膜厚１３５ｎｍのタングステンを積層させてゲート電極用の導電膜を形成した後、該導電膜をエッチングにより所望の形状に加工（パターニング）することで、ゲート電極層９３０及び上部電極層９３１を形成する。なお、レジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。

また、第１のトランジスタ９０２にはバックゲート電極層９２３が設けられている。バックゲート電極層９２３を設けた場合、さらに第１のトランジスタ９０２のノーマリオフ化を実現することができる。例えば、バックゲート電極層９２３の電位をＧＮＤや固定電位とすることで第１のトランジスタ９０２のしきい値電圧をよりプラスとし、さらにノーマリオフのトランジスタとすることができる。このように、第１のトランジスタ９０２は、チャネル形成領域を複数有する、マルチゲート構造のトランジスタとしても良い。

このような第２のトランジスタ９０１、第１のトランジスタ９０２及び容量素子９０３を電気的に接続して電気回路を形成するために、各階層間及び上層に接続のための配線層を単層又は多層積層する。

図２２においては第２のトランジスタ９０１のソース又はドレインの一方は、コンタクトプラグ９１３を介して配線層９１４と電気的に接続している。配線層９１４は、ロジックエレメントの出力端子に電気的に接続する。一方、第２のトランジスタ９０１のソース又はドレインの他方はコンタクトプラグ９１５を介して配線層９１６と電気的に接続している。

配線層９１６は、他のロジックエレメントの入力端子に電気的に接続する。また、第２のトランジスタ９０１のゲートは、コンタクトプラグ９１７、配線層９１８、コンタクトプラグ９２１、配線層９２２、コンタクトプラグ９２５を介して第１のトランジスタ９０２のドレイン電極層９２８と電気的に接続する。

上記ドレイン電極層９２８は、図２２において右方向に延び、容量素子９０３の下部電極層として機能する。ドレイン電極層９２８上には第１のトランジスタ９０２のゲート絶縁膜９２９が設けられている。このゲート絶縁膜９２９が、容量素子９０３が形成される領域においては容量素子９０３の電極間誘電体膜として機能する。この電極間誘電体膜上に上部電極層９３１が設けられ、上部電極層９３１は、コンタクトプラグ９３５を介して配線層９３６と電気的に接続している。

配線層９１４、９１６、９１８、９２２、９３６、及びバックゲート電極層９２３は、絶縁膜中に埋め込まれている。これらの配線層等は、例えば銅、アルミニウム等の低抵抗な導電性材料を用いることが好ましい。また、ＰＥ−ＣＶＤ法により形成したグラフェンを導電性材料として用いて配線層を形成することもできる。グラフェンとは、ｓｐ^２結合を有する１原子層の炭素分子のシートのこと、または２乃至１００層の炭素分子のシートが積み重なっているものをいう。このようなグラフェンを作製する方法として、金属触媒の上にグラフェンを形成する熱ＣＶＤ法や、紫外光を照射して局所的にプラズマを発生させることで触媒を用いずにメタンからグラフェンを形成するＰＥ−ＣＶＤ法などがある。

このような低抵抗な導電性材料を用いることで、配線層を伝播する信号のＲＣ遅延を低減することができる。配線層に銅を用いる場合には、銅のチャネル形成領域への拡散を防止するため、バリア膜を形成する。バリア膜として、例えば窒化タンタル、窒化タンタルとタンタルとの積層、窒化チタン、窒化チタンとチタンとの積層等による膜を用いることができるが、配線材料の拡散防止機能、及び配線材料や下地膜等との密着性が確保される程度においてこれらの材料からなる膜に限られない。バリア膜は配線層とは別個の層として形成してもよく、バリア膜となる材料を配線材料中に含有させ、加熱処理によって絶縁膜に設けられた開口の内壁に析出させて形成しても良い。

絶縁膜９１１、９１２、９１９、９２０、９３３、９３４には、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＰＳＧ（Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、炭素を添加した酸化シリコン（ＳｉＯＣ）、フッ素を添加した酸化シリコン（ＳｉＯＦ）、Ｓｉ（ＯＣ_２Ｈ_５）_４を原料とした酸化シリコンであるＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌ ｏｒｔｈｏｓｉｌｉｃａｔｅ）、ＨＳＱ（Ｈｙｄｒｏｇｅｎ Ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）、ＭＳＱ（ＭｅｔｈｙｌＳｉｌｓｅｓｑｕｉｏｘａｎｅ）、ＯＳＧ（Ｏｒｇａｎｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、有機ポリマー系の材料等の絶縁体を用いることができる。特に半導体装置の微細化を進める場合には、配線間の寄生容量が顕著になり信号遅延が増大するため酸化シリコンの比誘電率（ｋ＝４．０〜４．５）では高く、ｋが３．０以下の材料を用いることが好ましい。また該絶縁膜に配線を埋め込んだ後にＣＭＰ処理を行うため、絶縁膜には機械的強度が要求される。この機械的強度が確保できる限りにおいて、これらを多孔質（ポーラス）化させて低誘電率化することができる。絶縁膜は、スパッタリング法、ＣＶＤ法、スピンコート法（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ：ＳＯＧともいう）を含む塗布法等により形成する。

絶縁膜９１１、９１２、９１９、９２０、９３３、９３４には、配線材料をこれら絶縁膜中に埋め込んだ後、ＣＭＰ等による平坦化処理を行う際のエッチングストッパとして機能させるための絶縁膜を別途設けてもよい。

配線層９１４、９１６、９１８、９２２、９３６、及びバックゲート電極層９２３上には、バリア膜が設けられており、バリア膜上に保護膜が設けられている。バリア膜は銅等の配線材料の拡散を防止することを目的とした膜である。バリア膜は、窒化シリコンやＳｉＣ、ＳｉＢＯＮ等の絶縁性材料で形成することができる。但し、バリア膜の膜厚が厚い場合には配線間容量を増加させる要因となるため、バリア性を有し、かつ低誘電率の材料を選択することが好ましい。

コンタクトプラグ９１３、９１５、９１７、９２１、９２５、９３５は、絶縁膜に高アスペクト比の開口（ビアホール）を形成し、タングステン等の導電材料で埋め込むことで作製する。開口は、異方性の高いドライエッチングを行うことが好ましい。特に、反応性イオンエッチング法（ＲＩＥ法）を用いることが好ましい。開口の内壁にはチタン膜、窒化チタン膜又はこれらの積層膜等からなるバリア膜（拡散防止膜）が設けられ、バリア膜の内部にタングステンやリン等をドープしたポリシリコン等の材料が充填される。例えばブランケットＣＶＤ法により、ビアホール内にタングステンを埋め込むことができ、ＣＭＰによりコンタクトプラグの上面は平坦化されている。

また最上層には保護絶縁膜９３７が設けられ、外部から水分や汚染物が半導体装置へ入り込むのを防止する。保護絶縁膜９３７は、窒化シリコン膜、酸化窒化シリコン、窒化酸化シリコン等の材料を用いて形成することができ、単層でも積層でもよい。

半導体装置を以上のような構成とすることで、高速動作性能を有する第１の半導体材料を用いたトランジスタと、オフ電流が極めて小さい第２の半導体材料を用いたトランジスタとを組み合わせ、低消費電力化が可能なマイクロコンピュータを作製することができる。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。

図１０は、シリコン基板を用いて作製したマイクロコントローラ５００の光学式顕微鏡写真である。マイクロコントローラ５００は、図９を用いて説明したマイクロコントローラ１９０と同等の回路ブロックの構成及び機能を有する。なお、図１０では、図９に図示された回路ブロックに対応する符号の一部を付記している。

なお、図１０のマイクロコントローラ５００のプロセステクノロジも、図２のマイクロコントローラ１００と同様、シリコンから作製されるトランジスタは０．３５μｍであり、酸化物半導体層から作製されるトランジスタは０．８μｍである。また、マイクロコントローラ５００のサイズは１１．０ｍｍ×１２．０ｍｍである。

マイクロコントローラ５００を動作させて、Ａｃｔｉｖｅモードから、電源供給が遮断されるＮｏｆｆ２モードへ替わっても、ＣＰＵ１１０のレジスタ１８５内のデータが保持されていることを確認した。図２３及び図２４の信号波形図を用いて、その結果について、説明する。

データ保持の確認は、Ａｃｔｉｖｅモード時にレジスタ１８５の揮発性記憶部にあるＨＬレジスタにデータを記憶し、電源供給が停止されるＮｏｆｆ２モードを経て再びＡｃｔｉｖｅモードに復帰した後に、ＨＬレジスタのデータを読み出すことで行った。

図２３、図２４Ａ及び図２４Ｂは、テクトロニクス社製パターンジェネレータＴＬＡ７ＰＧ２により生成した信号をマイクロコントローラ５００に入力し、マイクロコントローラ５００の入出力端子（接続端子）に生じる信号を同社製ロジックアナライザＴＬＡ７ＡＡ２により測定した結果を示している。
図２３、図２４Ａ及び図２４Ｂに示す「ＡＤＤＲ」、「ＤＡＴＡ」、「ＣＰＵ＿ＶＤＤ」、「ＭＲＥＱ＿Ｂ」、「ＲＤ＿Ｂ」、「ＷＲ＿Ｂ」、及び「ＮＭＩ＿Ｂ」は、上記ロジックアナライザにより測定した入出力端子の名称である。

「ＡＤＤＲ」端子からは、ＣＰＵ１１０が計数しているステップ数（処理数に応じて順次変化する値）、またはＣＰＵ１１０がアクセスするアドレスを検出することができる。また、「ＤＡＴＡ」端子からは、マイクロコントローラ５００内のＣＰＵ１１０が実行する命令コードや、マイクロコントローラ５００が入出力するデータを検出することができる。また、「ＣＰＵ＿ＶＤＤ」端子からは、ＣＰＵ１１０に供給されるＶＤＤの電位を検出することができる。

また、「ＭＲＥＱ＿Ｂ」端子からは、外部メモリへのアクセス可否を決定する信号を検出することができ、「ＭＲＥＱ＿Ｂ」端子がＬｏｗ電位の時に外部メモリへのアクセスが許可され、「ＭＲＥＱ＿Ｂ」端子がＨｉｇｈ電位の時に外部メモリへのアクセスが拒絶される。また、「ＭＲＥＱ＿Ｂ」端子がＬｏｗ電位かつ「ＲＤ＿Ｂ」端子がＬｏｗ電位の時に外部メモリからのデータの読み出しが許可され、また、「ＭＲＥＱ＿Ｂ」端子がＬｏｗ電位かつ「ＷＲ＿Ｂ」端子がＬｏｗ電位の時に外部メモリへデータの書き込みが許可される。

また、「ＮＭＩ＿Ｂ」端子からは、ノンマスカブル割り込み信号を検出することができる。「ＮＭＩ＿Ｂ」端子には通常Ｈｉｇｈ電位が供給されているが、「ＮＭＩ＿Ｂ」端子にＬｏｗ電位が供給されると割り込み処理が実行される。

なお、Ｈｉｇｈ電位とは基準電位よりも高い電位であり、Ｌｏｗ電位とは基準電位よりも低い電位である。基準電位が０Ｖの場合、Ｈｉｇｈ電位をプラス電位、Ｌｏｗ電位をマイナス電位と言うことができる。また、Ｈｉｇｈ電位またはＬｏｗ電位のどちらか一方を、基準電位と同電位とすることもできる。

また、図２３に示す期間５１１及び期間５１５は、マイクロコントローラ５００がＡｃｔｉｖｅモードで動作している期間である。また、期間５１２は、マイクロコントローラ５００がＡｃｔｉｖｅモードからＮｏｆｆ２モードに移行する前に、各レジスタ内の揮発性記憶部から不揮発性記憶部にデータを移すための退避処理期間である。また、期間５１３は、マイクロコントローラ５００がＮｏｆｆ２モードで動作している期間である。また、期間５１４は、マイクロコントローラ５００がＮｏｆｆ２モードからＡｃｔｉｖｅモードに復帰する前に、各レジスタ内の不揮発性記憶部から揮発性記憶部にデータを戻すための復帰処理期間である。

また、Ａｃｔｉｖｅモードで動作している期間５１１に測定された信号の一部を拡大し、期間５９１の信号として図２４Ａに示す。また、Ａｃｔｉｖｅモードで動作している期間５１５に測定された期間５１５の信号の一部を拡大し、期間５９２の信号として図２４Ｂに示す。

期間５１１（Ａｃｔｉｖｅモード期間）において、レジスタ１８５の一部であるＨＬレジスタに、データ”ＡＡ５５”を記憶させる処理を行った。この処理を処理５９６と呼ぶ（図２４Ａ参照）。処理５９６中、「ＡＤＤＲ」端子が”０００７”である時に「ＤＡＴＡ」端子で検出された”２１”が、ＨＬレジスタにデータを記憶するための命令コードである。また、それに続いて「ＤＡＴＡ」端子で検出された”５５”、”ＡＡ”が、ＨＬレジスタに記憶するデータを示している。なお、マイクロコントローラ５００は１バイト単位でデータを処理するため、先に下位１バイト分の”５５”が検出され、次に上位１バイト分の”ＡＡ”が検出されている（図２３及び図２４Ａ）参照。

次に、図４に示すＡｃｔｉｖｅモードからＮｏｆｆ２モードへの移行処理での、マイクロコントローラ５００の動作確認について説明する。

この動作確認を行うため、動作モードをＮｏｆｆ２モードに切り替える信号をマイクロコントローラ５００に入力した。Ｎｏｆｆ２モードに切り替える信号がマイクロコントローラ５００に入力されると、マイクロコントローラ５００はレジスタ（１８４−１８７）内の揮発性記憶部に記憶されているデータのうち、電源供給の停止後も保持する必要があるデータを不揮発性記憶部に転送し、不揮発性記憶部に記憶する（期間５１２）。この時、揮発性記憶部であるＨＬレジスタに記憶したデータ”ＡＡ５５”も不揮発性記憶部に転送され、不揮発性記憶部に記憶される。

マイクロコントローラ５００は、不揮発性記憶部へのデータの転送及び記憶が終了すると、パワーゲートユニット１３０を動作させ、各回路ブロックへの電源供給を遮断し、Ｎｏｆｆ２モードとなる（期間５１３）。図２３中の期間５１３では、「ＣＰＵ＿ＶＤＤ」端子への電源供給が停止していることを示している。

次に、図５に示すＮｏｆｆ２モードモードからＡｃｔｉｖｅへの移行処理での、マイクロコントローラ５００の動作確認について説明する。

Ｎｏｆｆ２モードからＡｃｔｉｖｅモードへの復帰は、「ＮＭＩ＿Ｂ」端子にＬｏｗ電位を供給することで開始される。「ＮＭＩ＿Ｂ」端子にＬｏｗ電位が供給されると、パワーゲートユニット１３０が動作し、各回路ブロックへの電源供給を再開する。続いて、不揮発性記憶部に記憶されていたデータを揮発性記憶部に転送し、揮発性記憶部に記憶する。この時、不揮発性記憶部に記憶したデータ”ＡＡ５５”もＨＬレジスタに転送され、ＨＬレジスタに再び記憶される（期間５１４）。

不揮発性記憶部から揮発性記憶部へのデータ復帰が終了すると、マイクロコントローラ５００は復帰したデータを基にＡｃｔｉｖｅモードの動作を再開する（期間５１５）。

続いて、期間５１５において、処理５９７及び処理５９８を行い、ＨＬレジスタに復帰したデータの確認を行った。

処理５９７中、「ＡＤＤＲ」端子が”００２３”である時に「ＤＡＴＡ」端子で検出された”２２”が、ＨＬレジスタが記憶しているデータを外部メモリに転送するための命令コードである。また、それに続いて「ＤＡＴＡ」端子で検出された”ＦＤ”、”７Ｆ”が、データの転送先である外部メモリのアドレス”７ＦＦＤ”を示している。（図２３及び図２４Ｂ参照）。

マイクロコントローラ５００は、処理５９７に続く処理５９８で、ＨＬレジスタ内のデータを外部メモリへ転送する。なお、前述したが、マイクロコントローラ５００は１バイト単位でデータを処理する。また、外部メモリは１つのアドレスに１バイトのデータを記憶する。このため、処理５９７の命令を受けたマイクロコントローラ５００は、処理５９８において、まずＨＬレジスタ内の下位１バイト分のデータを外部メモリのアドレス”７ＦＦＤ”に転送し、次に上位１バイト分のデータを外部メモリのアドレス”７ＦＦＥ”に転送する。

図２４Ｂより、処理５９８において、マイクロコントローラ５００は、まず「ＡＤＤＲ」端子に”７ＦＦＤ”を出力し、「ＤＡＴＡ」端子にＨＬレジスタ内の下位１バイト分のデータとして”５５”を出力していることが分かる。この時、「ＭＲＥＱ＿Ｂ」端子と「ＷＲ＿Ｂ」端子にＬｏｗ電位を供給することで、外部メモリのアドレス”７ＦＦＤ”に”５５”が書き込まれる。

続いて、マイクロコントローラ５００は、「ＡＤＤＲ」端子に”７ＦＦＥ”を出力し、「ＤＡＴＡ」端子にＨＬレジスタ内の上位１バイト分のデータとして”ＡＡ”を出力していることが図２４Ｂより分かる。この時、「ＭＲＥＱ＿Ｂ」端子と「ＷＲ＿Ｂ」端子にＬｏｗ電位を供給することで、外部メモリのアドレス”７ＦＦＥ”に”ＡＡ”が書き込まれる。

処理５９７及び処理５９８における「ＡＤＤＲ」端子及び「ＤＡＴＡ」端子の測定結果から、期間５１５においてＨＬレジスタにデータ”ＡＡ５５”が記憶されていることがわかった。よって、マイクロコントローラ５００は、Ａｃｔｉｖｅモードから、電源供給が遮断されるＮｏｆｆ２モードへ切り替わっても、レジスタ１８５内のデータを保持していることが確認できた。また、Ｎｏｆｆ２モードからＡｃｔｉｖｅモードへ復帰した後も、マイクロコントローラ５００が正常に動作することが確認できた。

また、電源を遮断する前に必要なデータをレジスタの不揮発性記憶部に退避させることが確認された。つまりマイクロコントローラ５００は、ＣＰＵの処理の終了前でも電源遮断のための処理を開始することができるため、電源遮断のタイミングの自由度が高い。低消費電力モードから通常動作モードへの高速復帰も可能なマイクロコントローラを提供することが可能であることが確認された。

ＭＣＬＫ、ＴＣＬＫ クロック信号
Ｔ０ＩＲＱ、Ｐ０ＩＲＱ、Ｃ０ＩＲＱ、ＩＮＴ、ＮＭＩ 割り込み信号
１００、１９０、５００ マイクロコントローラ
１０１−１０４ ユニット
１１０ ＣＰＵ
１１１ バスブリッジ
１１２ ＲＡＭ
１１３ メモリインターフェース
１１５ クロック生成回路
１２０ コントローラ
１２１ 割り込みコントローラ
１２２、１４６、１５２ Ｉ／Ｏインターフェース
１３０ パワーゲートユニット
１３１、１３２ スイッチ回路
１４０ クロック生成回路
１４１ 水晶発振回路
１４２ 発振子
１４３ 水晶振動子
１４５ タイマー回路
１５０ Ｉ／Ｏポート
１５１ コンパレータ
１６１−１６３ バスライン
１６４ データバスライン
１７０−１７６ 接続端子
１８０、１８３−１８７ レジスタ
ＦＮ ノード
２００ レジスタ
２０１、２０２ メモリ回路
２０３、２０４、２０７ トランジスタ
２０５ 容量素子
２０６ トランスミッションゲート
２０８ インバータ
２０９ インバータ
ＢＬ ビット線
ＲＷＬ ワード線
ＷＷＬ ワード線
４００ メモリセル
４０１−４０３ トランジスタ
４０４ 容量素子
４０５ 電源供給線
５１１−５１５、５９１、５９２ 期間
５９６−５９８ 処理
８００ 半導体基板
８０１ 素子分離用絶縁膜
８０２ ｐウェル
８０３、８０７ 不純物領域
８０４、８０８ 低濃度不純物領域
８０５、８０９ ゲート電極
８０６、８３１ ゲート絶縁膜
８１０−８１３、８１７−８２０、８２２、８２３ 配線
８１６、８２１、８２４、８４４、８４５ 絶縁膜
８３０ 酸化物半導体層
８３２、８３３、８４６ 導電膜
８３４ ゲート電極
８３５、８３６ サイドウォール
８６０−８６２ トランジスタ

Claims (4)

1. 電源電位が入力される端子と、
   命令を実行するＣＰＵと、
   前記命令を記憶する不揮発性のメモリと、
   時間を計測する機能を備え、第１の割り込み信号を出力する第１の周辺回路と、
   外部機器とのインターフェースであって、第２の割り込み信号を出力する第２の周辺回路と、
   外部から入力されるアナログ信号を処理する回路であって、第３の割り込み信号を出力する第３の周辺回路と、
   前記第１乃至第３の割り込み信号の優先度を判断し、第４の割り込み信号を出力する割り込みコントローラと、
   前記第１乃至第３の周辺回路、前記ＣＰＵ、及び前記割り込みコントローラ用の第１乃至第５のレジスタと、
   前記第１乃至第３の周辺回路、前記ＣＰＵ、前記メモリ、前記割り込みコントローラ、並びに前記第１、前記第４及び前記第５のレジスタに対して、前記電源電位の供給と停止を行うパワーゲートと、
   前記パワーゲートを制御するコントローラと、
   前記コントローラ用の第６のレジスタと、
   を有し、
   前記メモリのメモリセルは、酸化物半導体層を含む多層膜が用いられたトランジスタ及びシリコンが用いられたトランジスタを有し、
   動作モードに少なくとも第１乃至第３の動作モードがあり、
   前記第１の動作モードは、前記マイクロコントローラの全ての回路をアクティブにするモードであり、
   前記第２の動作モードは、前記コントローラ、前記第１の周辺回路、並びに前記第１、第２及び第６のレジスタをアクティブにし、他の回路を非アクティブにするモードであり、
   前記第３の動作モードは、前記コントローラ、及び前記第６のレジスタをアクティブにし、他の回路を非アクティブにするモードであり、
   前記ＣＰＵの命令により、前記第１の動作モードから前記第２又は第３の動作モードへの移行処理が開始され、
   前記第１の割り込み信号が前記コントローラへ入力されることにより、前記第２の動作モードから前記第１の動作モードへの移行処理が開始され、
   外部からの割り込み信号が前記コントローラへ入力されることにより、前記第３の動作モードから前記第１の動作モードへの移行処理が開始され、
   前記第１、前記第４及び第５のレジスタは、揮発性記憶部と不揮発性記憶部を有し、前記パワーゲートにより電源供給が遮断される場合に、電源供給が遮断される前に当該揮発性記憶部のデータが当該不揮発性記憶部に退避され、前記パワーゲートにより電源供給が再開される場合に、当該不揮発性記憶部に退避されたデータが当該揮発性記憶部に書き込まれることを特徴とするマイクロコントローラ。
2. 請求項１において、
   前記第１の周辺回路は、一定間隔で前記第１の割り込み信号を出力し、
   前記コントローラは、前記第１の割り込み信号に基づいて、前記第２の動作モードから第１の動作モードに切り替えることを特徴とするマイクロコントローラ。
3. 請求項１及び２において、
   前記パワーゲートは、前記第３のレジスタに対して、前記電源電位の供給と停止を行い、
   前記第３のレジスタは、揮発性記憶部と不揮発性記憶部を有し、前記パワーゲートにより電源供給が遮断される場合に、電源供給が遮断される前に当該揮発性記憶部のデータが当該不揮発性記憶部に退避され、前記パワーゲートにより電源供給が再開される場合に、当該不揮発性記憶部に退避されたデータが当該揮発性記憶部に書き込まれることを特徴とするマイクロコントローラ。
4. 請求項１乃至３のいずれか１項において、前記不揮発性記憶部は、酸化物半導体層を含む多層膜が用いられたトランジスタ及びシリコンが用いられたトランジスタを有することを特徴とするマイクロコントローラ。