JP2022081471A - 半導体装置 - Google Patents
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Abstract
【課題】インターフェース回路の低消費電力化を図ること。【解決手段】プロセッサと、設定情報を記憶するレジスタを有するインターフェース回路と、を有する。レジスタは、電源電圧が供給される状態で設定情報を記憶可能な第１の記憶回路と、電源電圧の供給が遮断される状態で設定情報を記憶可能な第２の記憶回路と、を有する。インターフェース回路は、第１の記憶回路に設定情報を記憶させる第１の状態と、第１の記憶回路に記憶した設定情報に基づいて動作を行う第２の状態と、第１の記憶回路に記憶した設定情報を第２の記憶回路に記憶させて電源電圧の供給が遮断される第３の状態と、電源電圧の供給を再開して第２の記憶回路に記憶した設定情報を第１の記憶回路に記憶させる第４の状態と、を切り替えて動作する。インターフェース回路は、機能デバイスの状態に応じて第２乃至第４の状態が切り替わる。【選択図】図１
Description
本発明の一態様は、半導体装置、電子部品、および電子機器に関する。
スマートフォン等の電子デバイスのシステムは、プロセッサと、ディスプレイデバイス
、タッチセンサデバイス、通信デバイス、メモリデバイスなどの各種デバイスとが、各々
のデバイスに対応するインターフェースを介して接続された構成をしている。
、タッチセンサデバイス、通信デバイス、メモリデバイスなどの各種デバイスとが、各々
のデバイスに対応するインターフェースを介して接続された構成をしている。
このようなシステムでは、インターフェース内の設定レジスタに各種の設定情報を格納
させてから、動作させる（例えば特許文献１を参照）。この動作を初期化という。この初
期化は、ディスプレイデバイス、タッチセンサデバイス、通信デバイス、メモリデバイス
などに対応した各インターフェースにおいて必要になる。なお、設定情報とは、対象とな
るデバイスの有無、デバイスの種類、デバイスのスペック、デバイスの駆動方法などの設
定に関する情報である。このような構成とすることで、システムの拡張性や汎用性を高め
ることができる。初期化の後は、システムは通常動作が可能である。
させてから、動作させる（例えば特許文献１を参照）。この動作を初期化という。この初
期化は、ディスプレイデバイス、タッチセンサデバイス、通信デバイス、メモリデバイス
などに対応した各インターフェースにおいて必要になる。なお、設定情報とは、対象とな
るデバイスの有無、デバイスの種類、デバイスのスペック、デバイスの駆動方法などの設
定に関する情報である。このような構成とすることで、システムの拡張性や汎用性を高め
ることができる。初期化の後は、システムは通常動作が可能である。
ディスプレイデバイスは、チャネル形成領域に酸化物半導体を有するトランジスタ（Ｏ
Ｓトランジスタ）を画素に用いる構成が提案されている（例えば特許文献２を参照）。Ｏ
Ｓトランジスタは、非導通状態時のリーク電流（オフ電流）が極めて低いため、静止画を
表示する際、画像データに基づく映像信号の書き換え頻度（リフレッシュ）を減らし、低
消費電力化を図ることができる。
Ｓトランジスタ）を画素に用いる構成が提案されている（例えば特許文献２を参照）。Ｏ
Ｓトランジスタは、非導通状態時のリーク電流（オフ電流）が極めて低いため、静止画を
表示する際、画像データに基づく映像信号の書き換え頻度（リフレッシュ）を減らし、低
消費電力化を図ることができる。
特許文献２の構成のディスプレイデバイスを用いる場合、映像信号のリフレッシュを停
止している期間、またはディスプレイデバイスへの次の画像データの送出が無い期間、表
示用ドライバ、ディスプレイインターフェースなどは動作を停止することができる。加え
て、電源電圧の供給を遮断することで、低消費電力化が可能となる。
止している期間、またはディスプレイデバイスへの次の画像データの送出が無い期間、表
示用ドライバ、ディスプレイインターフェースなどは動作を停止することができる。加え
て、電源電圧の供給を遮断することで、低消費電力化が可能となる。
ディスプレイインターフェースへの電源電圧の供給を遮断する構成において、静止画の
表示から動画の表示に切り替わる場合、つまりディスプレイデバイスのリフレッシュ頻度
をもとに戻す場合、ディスプレイインターフェースはディスプレイデバイスの表示を切り
替えるよりも先に電源電圧を供給し、動作を再開させておく必要がある。
表示から動画の表示に切り替わる場合、つまりディスプレイデバイスのリフレッシュ頻度
をもとに戻す場合、ディスプレイインターフェースはディスプレイデバイスの表示を切り
替えるよりも先に電源電圧を供給し、動作を再開させておく必要がある。
しかしながら、ディスプレイインターフェースの設定レジスタが揮発性レジスタである
と、設定情報は、電源電圧の供給を遮断したことによって消えている。そのため、特許文
献１の構成のように、あらためて初期化からやり直すことになる。つまり、ディスプレイ
インターフェースの動作の停止及び再開には、時間及び消費電力のペナルティーがかかる
ため、頻繁にはディスプレイインターフェースの電源を遮断することができなかった。つ
まり、ディスプレイデバイスを低いリフレッシュレートで駆動する場合であっても、ディ
スプレイインターフェースには電源電圧を供給し続けなくてはならず、低消費電力化が困
難であった。
と、設定情報は、電源電圧の供給を遮断したことによって消えている。そのため、特許文
献１の構成のように、あらためて初期化からやり直すことになる。つまり、ディスプレイ
インターフェースの動作の停止及び再開には、時間及び消費電力のペナルティーがかかる
ため、頻繁にはディスプレイインターフェースの電源を遮断することができなかった。つ
まり、ディスプレイデバイスを低いリフレッシュレートで駆動する場合であっても、ディ
スプレイインターフェースには電源電圧を供給し続けなくてはならず、低消費電力化が困
難であった。
本発明の一態様は、インターフェースを介して接続される対象となるデバイスの状態に
応じて、インターフェースへの電源電圧の供給を遮断した後に供給を再開する際における
再度の初期化をなくして低消費電力化ができる、半導体装置を提供することを課題の一と
する。
応じて、インターフェースへの電源電圧の供給を遮断した後に供給を再開する際における
再度の初期化をなくして低消費電力化ができる、半導体装置を提供することを課題の一と
する。
本発明の一態様は、ディスプレイインターフェースを介して接続される対象となるディ
スプレイデバイスへの映像信号の書き換え頻度に応じて、ディスプレイインターフェース
への電源電圧の供給を遮断した後に供給を再開する際における再度の初期化をなくして低
消費電力化ができる、半導体装置を提供することを課題の一とする。
スプレイデバイスへの映像信号の書き換え頻度に応じて、ディスプレイインターフェース
への電源電圧の供給を遮断した後に供給を再開する際における再度の初期化をなくして低
消費電力化ができる、半導体装置を提供することを課題の一とする。
本発明の一態様は、プロセッサと、設定情報を記憶するレジスタを有するインターフェ
ース回路と、を有する半導体装置であって、インターフェース回路は、プロセッサと機能
デバイスとの間で入出力される信号を伝える機能を有し、レジスタは、電源電圧が供給さ
れる状態で設定情報を記憶可能な第１の記憶回路と、電源電圧の供給が遮断される状態で
設定情報を記憶可能な第２の記憶回路と、を有し、インターフェース回路は、第１の記憶
回路に設定情報を記憶させる第１の状態と、第１の記憶回路に記憶した設定情報に基づい
て動作を行う第２の状態と、第１の記憶回路に記憶した設定情報を第２の記憶回路に記憶
させて電源電圧の供給が遮断される第３の状態と、電源電圧の供給を再開して第２の記憶
回路に記憶した設定情報を第１の記憶回路に記憶させる第４の状態と、を切り替えて動作
する機能を有し、インターフェース回路は、機能デバイスの状態に応じて第２の状態乃至
第４の状態が切り替わる機能を有する半導体装置である。
ース回路と、を有する半導体装置であって、インターフェース回路は、プロセッサと機能
デバイスとの間で入出力される信号を伝える機能を有し、レジスタは、電源電圧が供給さ
れる状態で設定情報を記憶可能な第１の記憶回路と、電源電圧の供給が遮断される状態で
設定情報を記憶可能な第２の記憶回路と、を有し、インターフェース回路は、第１の記憶
回路に設定情報を記憶させる第１の状態と、第１の記憶回路に記憶した設定情報に基づい
て動作を行う第２の状態と、第１の記憶回路に記憶した設定情報を第２の記憶回路に記憶
させて電源電圧の供給が遮断される第３の状態と、電源電圧の供給を再開して第２の記憶
回路に記憶した設定情報を第１の記憶回路に記憶させる第４の状態と、を切り替えて動作
する機能を有し、インターフェース回路は、機能デバイスの状態に応じて第２の状態乃至
第４の状態が切り替わる機能を有する半導体装置である。
本発明の一態様は、プロセッサと、設定情報を記憶するレジスタを有するインターフェ
ース回路と、フレームメモリと、を有する半導体装置であって、インターフェース回路は
、プロセッサと表示パネルとの間で入出力される信号を伝える機能を有し、レジスタは、
電源電圧が供給される状態で設定情報を記憶可能な第１の記憶回路と、電源電圧の供給が
遮断される状態で設定情報を記憶可能な第２の記憶回路と、を有し、インターフェース回
路は、第１の記憶回路に設定情報を記憶させる第１の状態と、第１の記憶回路に記憶した
設定情報に基づいて動作を行う第２の状態と、第１の記憶回路に記憶した設定情報を第２
の記憶回路に記憶させて電源電圧の供給が遮断される第３の状態と、電源電圧の供給を再
開して第２の記憶回路に記憶した設定情報を第１の記憶回路に記憶させる第４の状態と、
が切り替わる機能を有し、表示パネルは、画素に書き込まれた映像信号を書き換える動画
表示状態と、画素に書き込まれた映像信号を書き換えない静止画表示状態と、を切り替え
て動作する機能を有し、インターフェース回路は、表示パネルが動画表示状態時に第２の
状態に切り替え、表示パネルが動画表示状態から静止画表示状態に移行時に第３の状態に
切り替え、表示パネルが静止画表示状態から動画表示状態に移行時に第４の状態を経て第
２の状態に切り替わる機能を有する半導体装置が好ましい。
ース回路と、フレームメモリと、を有する半導体装置であって、インターフェース回路は
、プロセッサと表示パネルとの間で入出力される信号を伝える機能を有し、レジスタは、
電源電圧が供給される状態で設定情報を記憶可能な第１の記憶回路と、電源電圧の供給が
遮断される状態で設定情報を記憶可能な第２の記憶回路と、を有し、インターフェース回
路は、第１の記憶回路に設定情報を記憶させる第１の状態と、第１の記憶回路に記憶した
設定情報に基づいて動作を行う第２の状態と、第１の記憶回路に記憶した設定情報を第２
の記憶回路に記憶させて電源電圧の供給が遮断される第３の状態と、電源電圧の供給を再
開して第２の記憶回路に記憶した設定情報を第１の記憶回路に記憶させる第４の状態と、
が切り替わる機能を有し、表示パネルは、画素に書き込まれた映像信号を書き換える動画
表示状態と、画素に書き込まれた映像信号を書き換えない静止画表示状態と、を切り替え
て動作する機能を有し、インターフェース回路は、表示パネルが動画表示状態時に第２の
状態に切り替え、表示パネルが動画表示状態から静止画表示状態に移行時に第３の状態に
切り替え、表示パネルが静止画表示状態から動画表示状態に移行時に第４の状態を経て第
２の状態に切り替わる機能を有する半導体装置が好ましい。
本発明の一態様において、第２の記憶回路は、第１のトランジスタと、第２のトランジ
スタと、を有し、第１のトランジスタは、チャネル形成領域となる半導体層に酸化物半導
体を有し、第１のトランジスタのソースまたはドレインの一方は、第２のトランジスタの
ゲートに電気的に接続され、第１のトランジスタは、第１のトランジスタを非導通状態と
することで第２のトランジスタのゲートの電荷を保持することができる機能を有する半導
体装置が好ましい。
スタと、を有し、第１のトランジスタは、チャネル形成領域となる半導体層に酸化物半導
体を有し、第１のトランジスタのソースまたはドレインの一方は、第２のトランジスタの
ゲートに電気的に接続され、第１のトランジスタは、第１のトランジスタを非導通状態と
することで第２のトランジスタのゲートの電荷を保持することができる機能を有する半導
体装置が好ましい。
本発明の一態様において、フレームメモリは、第３のトランジスタを有し、第３のトラ
ンジスタは、チャネル形成領域となる半導体層に酸化物半導体を有し、第３のトランジス
タは、第３のトランジスタを非導通状態とすることで第３のトランジスタのソースまたは
ドレインの一方の電荷を保持することができる機能を有する半導体装置が好ましい。
ンジスタは、チャネル形成領域となる半導体層に酸化物半導体を有し、第３のトランジス
タは、第３のトランジスタを非導通状態とすることで第３のトランジスタのソースまたは
ドレインの一方の電荷を保持することができる機能を有する半導体装置が好ましい。
なおその他の本発明の一態様については、以下で述べる実施の形態における説明、およ
び図面に記載されている。
び図面に記載されている。
本発明の一態様は、インターフェースを介して接続される対象となるデバイスの状態に
応じて、インターフェースへの電源電圧の供給を遮断した後に供給を再開する際における
再度の初期化をなくして低消費電力化ができる、半導体装置を提供することができる。
応じて、インターフェースへの電源電圧の供給を遮断した後に供給を再開する際における
再度の初期化をなくして低消費電力化ができる、半導体装置を提供することができる。
本発明の一態様は、ディスプレイインターフェースを介して接続される対象となるディ
スプレイデバイスへの映像信号の書き換え頻度に応じて、ディスプレイインターフェース
への電源電圧の供給を遮断した後に供給を再開する際における再度の初期化をなくして低
消費電力化ができる、半導体装置を提供することができる。
スプレイデバイスへの映像信号の書き換え頻度に応じて、ディスプレイインターフェース
への電源電圧の供給を遮断した後に供給を再開する際における再度の初期化をなくして低
消費電力化ができる、半導体装置を提供することができる。
以下、実施の形態について、図面を参照しながら説明する。但し、実施の形態は多くの
異なる態様で実施することが可能であり、趣旨およびその範囲から逸脱することなくその
形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本
発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
異なる態様で実施することが可能であり、趣旨およびその範囲から逸脱することなくその
形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本
発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
＜半導体装置の構成＞
半導体装置について、図１から図３までを参照して説明する。
半導体装置について、図１から図３までを参照して説明する。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装
置全般を指す。例えば半導体装置はプロセッサおよびインターフェースを有し、インター
フェースを介して対象となる機能デバイスに接続される装置である。このような半導体装
置の具体例としては、ディスプレイデバイス、タッチセンサデバイス、通信デバイス、メ
モリデバイスなどに対応するインターフェースを有するアプリケーションプロセッサがあ
る。
置全般を指す。例えば半導体装置はプロセッサおよびインターフェースを有し、インター
フェースを介して対象となる機能デバイスに接続される装置である。このような半導体装
置の具体例としては、ディスプレイデバイス、タッチセンサデバイス、通信デバイス、メ
モリデバイスなどに対応するインターフェースを有するアプリケーションプロセッサがあ
る。
図１（Ａ）は、本発明の一態様である半導体装置を説明するためのブロック図である。
半導体装置１０は、ＭＰＵ２０（Ｍｉｃｒｏ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ；単に
プロセッサともいう）、インターフェース３０（以下Ｉ／Ｆ３０という）およびシステム
バス５０を有する。Ｉ／Ｆ３０は、レジスタ３２（図中、Ｒｅｇ．と略記）を有する。レ
ジスタ３２は、記憶回路３４および記憶回路３６を有する。
プロセッサともいう）、インターフェース３０（以下Ｉ／Ｆ３０という）およびシステム
バス５０を有する。Ｉ／Ｆ３０は、レジスタ３２（図中、Ｒｅｇ．と略記）を有する。レ
ジスタ３２は、記憶回路３４および記憶回路３６を有する。
図１（Ａ）では、半導体装置１０の他、機能デバイス４０を図示している。機能デバイ
ス４０は、Ｉ／Ｆ３０を介して半導体装置１０内の回路、例えばＭＰＵ２０との間で信号
の送受信を行う。
ス４０は、Ｉ／Ｆ３０を介して半導体装置１０内の回路、例えばＭＰＵ２０との間で信号
の送受信を行う。
機能デバイス４０としては、ディスプレイデバイス、タッチセンサデバイス、センサー
デバイス、通信デバイス、メモリデバイスなどを挙げられる。
デバイス、通信デバイス、メモリデバイスなどを挙げられる。
ＭＰＵ２０は、例えば、外部の機能デバイスまたは内部のメモリデバイスのアドレスを
指定して必要なデータを読み出し、演算して得られるデータを出力する。ＭＰＵ２０と半
導体装置１０内の他の回路の信号のやりとりは、システムバス５０を介して行われる。
指定して必要なデータを読み出し、演算して得られるデータを出力する。ＭＰＵ２０と半
導体装置１０内の他の回路の信号のやりとりは、システムバス５０を介して行われる。
Ｉ／Ｆ３０は、半導体装置１０から出力される信号を機能デバイス４０が受信できるよ
うな信号に変換する機能、あるいは、機能デバイス４０から出力される信号を受信し、半
導体装置１０に取り込む機能を有する。換言すれば、Ｉ／Ｆ３０は、ＭＰＵ２０と機能デ
バイス４０との間で入出力される信号を仲介する機能を有する。
うな信号に変換する機能、あるいは、機能デバイス４０から出力される信号を受信し、半
導体装置１０に取り込む機能を有する。換言すれば、Ｉ／Ｆ３０は、ＭＰＵ２０と機能デ
バイス４０との間で入出力される信号を仲介する機能を有する。
Ｉ／Ｆ３０の一例としては、機能デバイス４０がディスプレイの場合は、ＤＶＩ、ＨＤ
ＭＩ（登録商標）、ｅＤＰ、ｉＤＰ、Ｖ－ｂｙ－Ｏｎｅ ＨＳ、ＦＰＤ－Ｌｉｎｋ ＩＩ
、Ａｄｖａｎｃｅｄ ＰＰｍＬなどのインターフェース規格に即した信号に変換する回路
が挙げられる。また、機能デバイス４０がＤＲＡＭ（Ｄｙｎａｍｉｃ ＲＡＭ）の場合は
、ＤＤＲ、ＤＤＲ２、ＤＤＲ３などのインターフェース規格に即した信号に変換する回路
が挙げられる。または、汎用的に各種機能デバイスに対して利用できるインターフェース
規格である、ＰＣＩ、ＰＣＴ Ｅｘｐｒｅｓｓ、Ｉ２Ｃ、ＲＳ－２３２Ｃなどに即した信
号に変換する回路が挙げられる。
ＭＩ（登録商標）、ｅＤＰ、ｉＤＰ、Ｖ－ｂｙ－Ｏｎｅ ＨＳ、ＦＰＤ－Ｌｉｎｋ ＩＩ
、Ａｄｖａｎｃｅｄ ＰＰｍＬなどのインターフェース規格に即した信号に変換する回路
が挙げられる。また、機能デバイス４０がＤＲＡＭ（Ｄｙｎａｍｉｃ ＲＡＭ）の場合は
、ＤＤＲ、ＤＤＲ２、ＤＤＲ３などのインターフェース規格に即した信号に変換する回路
が挙げられる。または、汎用的に各種機能デバイスに対して利用できるインターフェース
規格である、ＰＣＩ、ＰＣＴ Ｅｘｐｒｅｓｓ、Ｉ２Ｃ、ＲＳ－２３２Ｃなどに即した信
号に変換する回路が挙げられる。
Ｉ／Ｆ３０が有するレジスタ３２には、Ｉ／Ｆ３０の設定情報が記憶される。設定情報
とは、例えば、対象となる機能デバイスの有無、機能デバイスの種類、機能デバイスのス
ペック、機能デバイスの駆動方法等の情報である。
とは、例えば、対象となる機能デバイスの有無、機能デバイスの種類、機能デバイスのス
ペック、機能デバイスの駆動方法等の情報である。
レジスタ３２が有する記憶回路３４および記憶回路３６は、設定情報を記憶することが
できる。記憶回路３４は、レジスタ３２への電源電圧が供給される状態で設定情報を記憶
可能な記憶回路である。記憶回路３６は、レジスタ３２への電源電圧の供給が遮断される
状態で設定情報を記憶可能な記憶回路である。
できる。記憶回路３４は、レジスタ３２への電源電圧が供給される状態で設定情報を記憶
可能な記憶回路である。記憶回路３６は、レジスタ３２への電源電圧の供給が遮断される
状態で設定情報を記憶可能な記憶回路である。
レジスタ３２を有するＩ／Ｆ３０は、第１～第４の状態を切り替えて動作する。第１の
状態は、記憶回路３４に設定情報を記憶させる状態、つまり初期化の動作をしている状態
に相当する。また第２の状態は、記憶回路３４に記憶した設定情報に基づいて動作を行う
状態、つまり通常動作をしている状態に相当する。また第３の状態は、記憶回路３４に記
憶した設定情報を記憶回路３６に記憶させて電源電圧の供給を遮断している状態、つまり
電源遮断をしている状態に相当する。また第４の状態は、記憶回路３６に記憶させた設定
情報を記憶回路３４に読み出すために電源電圧の供給を再開する状態に相当する。なお本
明細書等において状態とは、回路が継続して行う動作の様子の他、ある時点での回路が行
う動作の様子のことをいう。なお第１～第４の状態は、第１～第４の動作に言い換えるこ
とも可能である。
状態は、記憶回路３４に設定情報を記憶させる状態、つまり初期化の動作をしている状態
に相当する。また第２の状態は、記憶回路３４に記憶した設定情報に基づいて動作を行う
状態、つまり通常動作をしている状態に相当する。また第３の状態は、記憶回路３４に記
憶した設定情報を記憶回路３６に記憶させて電源電圧の供給を遮断している状態、つまり
電源遮断をしている状態に相当する。また第４の状態は、記憶回路３６に記憶させた設定
情報を記憶回路３４に読み出すために電源電圧の供給を再開する状態に相当する。なお本
明細書等において状態とは、回路が継続して行う動作の様子の他、ある時点での回路が行
う動作の様子のことをいう。なお第１～第４の状態は、第１～第４の動作に言い換えるこ
とも可能である。
記憶回路３４に記憶した設定情報を記憶回路３６に記憶させることを、ストアするとも
いう。記憶回路３６に記憶した設定情報を記憶回路３４に読み出すことを、ロードすると
もいう。
いう。記憶回路３６に記憶した設定情報を記憶回路３４に読み出すことを、ロードすると
もいう。
記憶回路３４に設定情報を記憶させる第１の状態は、初期化の動作をしている状態に相
当する。記憶回路３４に記憶した設定情報に基づいて動作を行う第２の状態は、通常動作
をしている状態に相当する。記憶回路３４に記憶した設定情報を記憶回路３６に記憶させ
て電源電圧の供給が遮断される第３の状態は、電源遮断をしている状態に相当する。電源
遮断することで、半導体装置１０の低消費電力化を図ることができる。
当する。記憶回路３４に記憶した設定情報に基づいて動作を行う第２の状態は、通常動作
をしている状態に相当する。記憶回路３４に記憶した設定情報を記憶回路３６に記憶させ
て電源電圧の供給が遮断される第３の状態は、電源遮断をしている状態に相当する。電源
遮断することで、半導体装置１０の低消費電力化を図ることができる。
設定情報を記憶回路３４から記憶回路３６に記憶しておくことで、電源遮断をしている
状態としても設定情報がレジスタ３２内から消失することを防ぐことができる。電源電圧
の供給を再開して記憶回路３６に記憶した設定情報を記憶回路３４に読み出す第４の状態
とすることで、通常動作に再び戻る際の初期化の動作を省略することができる。初期化の
動作を再び行う必要がないため、初期化の動作に伴う分の消費電力を削減し、低消費電力
化を図ることができる。
状態としても設定情報がレジスタ３２内から消失することを防ぐことができる。電源電圧
の供給を再開して記憶回路３６に記憶した設定情報を記憶回路３４に読み出す第４の状態
とすることで、通常動作に再び戻る際の初期化の動作を省略することができる。初期化の
動作を再び行う必要がないため、初期化の動作に伴う分の消費電力を削減し、低消費電力
化を図ることができる。
上述したレジスタ３２における第２～第４の状態は、機能デバイス４０の状態に応じて
切り替わることが好ましい。例えば、半導体装置１０と機能デバイス４０との間で信号が
続いて入出力される状態では、第２の状態、すなわち通常動作とする。また、半導体装置
１０と機能デバイス４０との間で信号が入出力されない状態では、設定情報を記憶回路３
４から記憶回路３６に記憶し、第３の状態とする。再び半導体装置１０と機能デバイス４
０との間で信号が続いて入出力される状態では、電源電圧の供給を再開して設定情報を記
憶回路３６から記憶回路３４に読み出す第４の状態を経て、第２の状態、すなわち通常動
作とする。
切り替わることが好ましい。例えば、半導体装置１０と機能デバイス４０との間で信号が
続いて入出力される状態では、第２の状態、すなわち通常動作とする。また、半導体装置
１０と機能デバイス４０との間で信号が入出力されない状態では、設定情報を記憶回路３
４から記憶回路３６に記憶し、第３の状態とする。再び半導体装置１０と機能デバイス４
０との間で信号が続いて入出力される状態では、電源電圧の供給を再開して設定情報を記
憶回路３６から記憶回路３４に読み出す第４の状態を経て、第２の状態、すなわち通常動
作とする。
半導体装置１０と機能デバイス４０との間で信号が続いて入出力される状態は、例えば
機能デバイス４０がディスプレイデバイスの場合で動画表示状態に相当する。動画表示を
行う場合、ディスプレイインターフェースを介して画像データが続いて出力される。逆に
、半導体装置１０と機能デバイス４０との間で信号が入出力されない状態では、例えば機
能デバイス４０がディスプレイデバイスの場合で静止画表示状態に相当する。静止画表示
を行う場合、ディスプレイデバイスの画素回路を画像データに基づく映像信号を長時間保
持できる構成とすることで、ディスプレイインターフェースを介して画像データをディス
プレイデバイスに出力しなくても表示をし続けることができる。そのため、この間のディ
スプレイインターフェースの動作を停止し、電源遮断をしている状態としても、ディスプ
レイデバイスは表示し続けることができる。
機能デバイス４０がディスプレイデバイスの場合で動画表示状態に相当する。動画表示を
行う場合、ディスプレイインターフェースを介して画像データが続いて出力される。逆に
、半導体装置１０と機能デバイス４０との間で信号が入出力されない状態では、例えば機
能デバイス４０がディスプレイデバイスの場合で静止画表示状態に相当する。静止画表示
を行う場合、ディスプレイデバイスの画素回路を画像データに基づく映像信号を長時間保
持できる構成とすることで、ディスプレイインターフェースを介して画像データをディス
プレイデバイスに出力しなくても表示をし続けることができる。そのため、この間のディ
スプレイインターフェースの動作を停止し、電源遮断をしている状態としても、ディスプ
レイデバイスは表示し続けることができる。
なお本明細書において、画像データはアプリケーションプロセッサで生成され、ディス
プレイデバイスで表示する画像に応じたデジタル信号をいう。また映像信号は、画素回路
において保持されることで階調表示を行うことができるアナログ信号をいう。
プレイデバイスで表示する画像に応じたデジタル信号をいう。また映像信号は、画素回路
において保持されることで階調表示を行うことができるアナログ信号をいう。
静止画表示を行う場合、ディスプレイデバイスの画素回路で画像データに基づく映像信
号を長時間保持するための構成の一例としては、画素回路のトランジスタが非導通状態時
のリーク電流（オフ電流）が極めて低いトランジスタとすることが好ましい。このような
トランジスタとしては、ＯＳトランジスタ）とすることが好ましい。
号を長時間保持するための構成の一例としては、画素回路のトランジスタが非導通状態時
のリーク電流（オフ電流）が極めて低いトランジスタとすることが好ましい。このような
トランジスタとしては、ＯＳトランジスタ）とすることが好ましい。
記憶回路３６は、電源遮断している状態でも設定情報を記憶し続けることができる。こ
のような記憶回路としては、ＯＳトランジスタを有する記憶回路とすることが好ましい。
ＯＳトランジスタは、ソース又はドレインの一方を、例えばシリコンをチャネル形成領域
に有するトランジスタ（Ｓｉトランジスタ）のゲートに接続し、ＯＳトランジスタを非導
通状態とすることでＳｉトランジスタのゲートの電荷を保持することができる。そのため
、電源遮断している状態でも設定情報に応じた電荷を保持し続けることができる。
のような記憶回路としては、ＯＳトランジスタを有する記憶回路とすることが好ましい。
ＯＳトランジスタは、ソース又はドレインの一方を、例えばシリコンをチャネル形成領域
に有するトランジスタ（Ｓｉトランジスタ）のゲートに接続し、ＯＳトランジスタを非導
通状態とすることでＳｉトランジスタのゲートの電荷を保持することができる。そのため
、電源遮断している状態でも設定情報に応じた電荷を保持し続けることができる。
図１（Ｂ）は、上述したレジスタ３２における第１～第４の状態の変化を説明するフロ
ーチャートである。まずステップＳ１１は、初期化をする。次いでステップＳ１２は、通
常動作をする。次いでステップＳ１３では、ステップＳ１２の通常動作している状態を継
続するか否かを判断し、継続する場合はステップＳ１２に戻り、継続しない場合はステッ
プＳ１４に移行する。次いでステップＳ１４は、電源遮断する。次いでステップＳ１５で
は、ステップＳ１４の電源遮断している状態を継続するか否かを判断し、継続する場合は
ステップＳ１４に戻り、継続しない場合はステップＳ１６に移行する。次いでステップＳ
１６では、電源電圧の供給を再開するか否かを判断し、再開する場合はステップＳ１２の
通常動作に移行し、再開しない場合は動作を終了する。
ーチャートである。まずステップＳ１１は、初期化をする。次いでステップＳ１２は、通
常動作をする。次いでステップＳ１３では、ステップＳ１２の通常動作している状態を継
続するか否かを判断し、継続する場合はステップＳ１２に戻り、継続しない場合はステッ
プＳ１４に移行する。次いでステップＳ１４は、電源遮断する。次いでステップＳ１５で
は、ステップＳ１４の電源遮断している状態を継続するか否かを判断し、継続する場合は
ステップＳ１４に戻り、継続しない場合はステップＳ１６に移行する。次いでステップＳ
１６では、電源電圧の供給を再開するか否かを判断し、再開する場合はステップＳ１２の
通常動作に移行し、再開しない場合は動作を終了する。
比較例として図２（Ａ）には、図１（Ａ）における記憶回路３６がない半導体装置１０
Ｄのブロック図の構成を図示する。
Ｄのブロック図の構成を図示する。
図２（Ａ）の構成の場合、電源遮断している状態でも設定情報を記憶できる記憶回路３
６がないため、Ｉ／Ｆ３０への電源遮断している状態とすると記憶回路３４に記憶した設
定情報が消失することになる。そのため半導体装置１０Ｄでは、レジスタ３２に電源電圧
の供給を再開する場合、図２（Ｂ）のフローチャートに図示するように電源電圧の供給を
再開するか否かを判断するステップＳ１６において、再開する場合には再度ステップＳ１
１の初期化を行う必要がある。そのため、電源電圧の供給を遮断と再開を繰り返すたびに
初期化を行うことになり、頻繁にＩ／Ｆ３０への電源遮断を行うことが却って消費電力の
増加につながってしまう。
６がないため、Ｉ／Ｆ３０への電源遮断している状態とすると記憶回路３４に記憶した設
定情報が消失することになる。そのため半導体装置１０Ｄでは、レジスタ３２に電源電圧
の供給を再開する場合、図２（Ｂ）のフローチャートに図示するように電源電圧の供給を
再開するか否かを判断するステップＳ１６において、再開する場合には再度ステップＳ１
１の初期化を行う必要がある。そのため、電源電圧の供給を遮断と再開を繰り返すたびに
初期化を行うことになり、頻繁にＩ／Ｆ３０への電源遮断を行うことが却って消費電力の
増加につながってしまう。
一方、本発明の一態様である図１（Ａ）の構成では、設定情報を記憶回路３４から記憶
回路３６に記憶させるため、電源遮断している状態でレジスタ３２内からの設定情報の消
失することを防ぐことができる。電源電圧の供給を再開時に記憶回路３６から記憶回路３
４に設定情報を読み出すため、通常動作に再び戻る際の初期化を省略することができる。
初期化を再び行う必要がないため、初期化に伴う分の消費電力を削減し、低消費電力化を
図ることができる。
回路３６に記憶させるため、電源遮断している状態でレジスタ３２内からの設定情報の消
失することを防ぐことができる。電源電圧の供給を再開時に記憶回路３６から記憶回路３
４に設定情報を読み出すため、通常動作に再び戻る際の初期化を省略することができる。
初期化を再び行う必要がないため、初期化に伴う分の消費電力を削減し、低消費電力化を
図ることができる。
なお図１（Ａ）では、半導体装置１０の構成としてＭＰＵ２０、Ｉ／Ｆ３０およびシス
テムバス５０を図示したが、本発明の一態様は当該構成に限らない。例えば、図３（Ａ）
に図示する半導体装置１０Ａのように、図１（Ａ）で示す構成の他、パワーコントローラ
２１（図中、Ｐｏｗｅｒ Ｃｔｒｌ．）およびスタティックＲＡＭ２２（以下、ＳＲＡＭ
２２）を有していてもよい。
テムバス５０を図示したが、本発明の一態様は当該構成に限らない。例えば、図３（Ａ）
に図示する半導体装置１０Ａのように、図１（Ａ）で示す構成の他、パワーコントローラ
２１（図中、Ｐｏｗｅｒ Ｃｔｒｌ．）およびスタティックＲＡＭ２２（以下、ＳＲＡＭ
２２）を有していてもよい。
パワーコントローラ２１は、例えば、機能デバイス４０の状態に応じてＩ／Ｆ３０への
電源電圧の供給を遮断または再開させる機能を有する。当該構成とすることで、レジスタ
３２での待機電力を抑制することができる。ＳＲＡＭ２２は、例えば、ＭＰＵ２０のプロ
グラムメモリやワークメモリとして利用することができる。
電源電圧の供給を遮断または再開させる機能を有する。当該構成とすることで、レジスタ
３２での待機電力を抑制することができる。ＳＲＡＭ２２は、例えば、ＭＰＵ２０のプロ
グラムメモリやワークメモリとして利用することができる。
図３（Ａ）では、半導体装置１０Ａの構成としてＭＰＵ２０、Ｉ／Ｆ３０、パワーコン
トローラ２１、ＳＲＡＭ２２およびシステムバス５０を図示したが、本発明の一態様は当
該構成に限らない。例えば、図３（Ｂ）に図示する半導体装置１０Ｂのように複数の機能
デバイス４０Ａ，４０Ｂに対応してＩ／Ｆ３０Ａ、Ｉ／Ｆ３０Ｂを有し、さらにＧＰＵ２
３（Ｇｒａｐｈｉｃ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）およびＦＰＧＡ２４（Ｆｉｅｌ
ｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）を有していてもよい。
トローラ２１、ＳＲＡＭ２２およびシステムバス５０を図示したが、本発明の一態様は当
該構成に限らない。例えば、図３（Ｂ）に図示する半導体装置１０Ｂのように複数の機能
デバイス４０Ａ，４０Ｂに対応してＩ／Ｆ３０Ａ、Ｉ／Ｆ３０Ｂを有し、さらにＧＰＵ２
３（Ｇｒａｐｈｉｃ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）およびＦＰＧＡ２４（Ｆｉｅｌ
ｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）を有していてもよい。
複数の機能デバイス４０Ａ、４０Ｂは、特定の構成に限らないが、例えばディスプレイ
デバイスおよびタッチセンサデバイスに相当する。この場合、複数の機能デバイス４０Ａ
、４０Ｂの動作が相互に関係する。例えばタッチセンサデバイスでのタッチの検出の有無
に従ってディスプレイデバイスの表示は切り替えて動作させることができる。具体的には
、タッチの検出がある場合にタッチセンサデバイスに接続されるインターフェースに電源
電圧の供給をし、タッチの検出がない場合にディスプレイデバイスを静止画表示させてお
いてディスプレイデバイスに接続されるインターフェースへの電源電圧の供給の遮断とい
った動作を行うことができる。そのため、半導体装置を含むシステム全体の低消費電力化
を図ることができる。
デバイスおよびタッチセンサデバイスに相当する。この場合、複数の機能デバイス４０Ａ
、４０Ｂの動作が相互に関係する。例えばタッチセンサデバイスでのタッチの検出の有無
に従ってディスプレイデバイスの表示は切り替えて動作させることができる。具体的には
、タッチの検出がある場合にタッチセンサデバイスに接続されるインターフェースに電源
電圧の供給をし、タッチの検出がない場合にディスプレイデバイスを静止画表示させてお
いてディスプレイデバイスに接続されるインターフェースへの電源電圧の供給の遮断とい
った動作を行うことができる。そのため、半導体装置を含むシステム全体の低消費電力化
を図ることができる。
ＧＰＵ２３およびＦＰＧＡ２４は、例えば、半導体装置１０Ｂをアプリケーションプロ
セッサとして用いる場合に設ける構成が有効である。このような構成とすることで、ＭＰ
Ｕ２０の処理の一部をＧＰＵ２３及びＦＰＧＡ２４に分担することが可能となり、半導体
装置１０Ｂの性能を向上することが可能となる。なお、ＧＰＵ２３は、ディスプレイイン
ターフェースに搭載する構成とすることも可能である。また、ＦＰＧＡ２４は、インター
フェースに搭載する構成とすることも可能である。以上説明したように、本発明の一態様
の半導体装置は、機能デバイスに応じて様々な回路を有し、複数の機能デバイスとインタ
ーフェースを仲介して接続することができる。
セッサとして用いる場合に設ける構成が有効である。このような構成とすることで、ＭＰ
Ｕ２０の処理の一部をＧＰＵ２３及びＦＰＧＡ２４に分担することが可能となり、半導体
装置１０Ｂの性能を向上することが可能となる。なお、ＧＰＵ２３は、ディスプレイイン
ターフェースに搭載する構成とすることも可能である。また、ＦＰＧＡ２４は、インター
フェースに搭載する構成とすることも可能である。以上説明したように、本発明の一態様
の半導体装置は、機能デバイスに応じて様々な回路を有し、複数の機能デバイスとインタ
ーフェースを仲介して接続することができる。
＜アプリケーションプロセッサへの適用例＞
図１（Ａ）で説明した半導体装置１０をアプリケーションプロセッサに適用した場合の
例について、図４から図７までを参照して説明する。
図１（Ａ）で説明した半導体装置１０をアプリケーションプロセッサに適用した場合の
例について、図４から図７までを参照して説明する。
図４は、本発明の一態様であるアプリケーションプロセッサを説明するためのブロック
図である。
図である。
アプリケーションプロセッサ１０Ｃは、ＭＰＵ２０、パワーコントローラ２１、ＳＲＡ
Ｍ２２、ディスプレイインターフェース３０Ｃ（以下、ディスプレイＩ／Ｆ３０Ｃ）、メ
モリインターフェース３０Ｄ（以下、メモリＩ／Ｆ３０Ｄ）、スイッチ３８、およびシス
テムバス５０を有する。ディスプレイＩ／Ｆ３０Ｃは、フレームメモリ２５およびレジス
タ３２を有する。レジスタ３２は、記憶回路３４および記憶回路３６を有する。
Ｍ２２、ディスプレイインターフェース３０Ｃ（以下、ディスプレイＩ／Ｆ３０Ｃ）、メ
モリインターフェース３０Ｄ（以下、メモリＩ／Ｆ３０Ｄ）、スイッチ３８、およびシス
テムバス５０を有する。ディスプレイＩ／Ｆ３０Ｃは、フレームメモリ２５およびレジス
タ３２を有する。レジスタ３２は、記憶回路３４および記憶回路３６を有する。
図４では、アプリケーションプロセッサ１０Ｃの他、ディスプレイデバイス４１および
ＤＲＡＭ４５を図示している。ディスプレイデバイス４１は、ディスプレイコントローラ
４２および表示部４３を有する。表示部４３は画素４４を有する。ディスプレイコントロ
ーラ４２は、ディスプレイＩ／Ｆ３０Ｃが有するフレームメモリ２５との間で画像データ
の送受信を行う。ＤＲＡＭ４５は、メモリＩ／Ｆ３０Ｄとの間で画像データの送受信を行
う。
ＤＲＡＭ４５を図示している。ディスプレイデバイス４１は、ディスプレイコントローラ
４２および表示部４３を有する。表示部４３は画素４４を有する。ディスプレイコントロ
ーラ４２は、ディスプレイＩ／Ｆ３０Ｃが有するフレームメモリ２５との間で画像データ
の送受信を行う。ＤＲＡＭ４５は、メモリＩ／Ｆ３０Ｄとの間で画像データの送受信を行
う。
図４では、機能デバイスとしてディスプレイデバイス４１およびＤＲＡＭ４５、インタ
ーフェースとしてディスプレイＩ／Ｆ３０ＣおよびメモリＩ／Ｆ３０Ｄを挙げて説明する
が、アプリケーションプロセッサ１０Ｃは他のインターフェースを有し、他の機能デバイ
スに接続される構成としてもよい。このような他の機能デバイスとしては、例えば、タッ
チセンサデバイス、センサーデバイス、通信デバイスなどが挙げられる。
ーフェースとしてディスプレイＩ／Ｆ３０ＣおよびメモリＩ／Ｆ３０Ｄを挙げて説明する
が、アプリケーションプロセッサ１０Ｃは他のインターフェースを有し、他の機能デバイ
スに接続される構成としてもよい。このような他の機能デバイスとしては、例えば、タッ
チセンサデバイス、センサーデバイス、通信デバイスなどが挙げられる。
ＭＰＵ２０は、入力されるデータを演算して得られるデータをフレームメモリ２５に記
憶させる。例えばＭＰＵ２０は、ＤＲＡＭ４５から入力される画像データを演算すること
で所定のフォーマットに変換し、フレームメモリ２５に記憶させる。ＭＰＵ２０は、ディ
スプレイデバイス４１の表示の状態、およびディスプレイＩ／Ｆ３０Ｃの状態に応じて、
パワーコントローラ２１、ＳＲＡＭ２２、ディスプレイＩ／Ｆ３０ＣおよびメモリＩ／Ｆ
３０Ｄ等を制御するための信号を生成する。ＭＰＵ２０とアプリケーションプロセッサ１
０Ｃ内の他の回路の信号のやりとりは、システムバス５０を介して行われる。
憶させる。例えばＭＰＵ２０は、ＤＲＡＭ４５から入力される画像データを演算すること
で所定のフォーマットに変換し、フレームメモリ２５に記憶させる。ＭＰＵ２０は、ディ
スプレイデバイス４１の表示の状態、およびディスプレイＩ／Ｆ３０Ｃの状態に応じて、
パワーコントローラ２１、ＳＲＡＭ２２、ディスプレイＩ／Ｆ３０ＣおよびメモリＩ／Ｆ
３０Ｄ等を制御するための信号を生成する。ＭＰＵ２０とアプリケーションプロセッサ１
０Ｃ内の他の回路の信号のやりとりは、システムバス５０を介して行われる。
ディスプレイＩ／Ｆ３０Ｃは、アプリケーションプロセッサ１０Ｃから出力される信号
をディスプレイコントローラ４２に入力できるような信号に変換する機能、あるいは、デ
ィスプレイコントローラ４２から出力される信号をアプリケーションプロセッサ１０Ｃに
入力できるような信号に変換する機能を有する。換言すれば、ディスプレイＩ／Ｆ３０Ｃ
は、ＭＰＵ２０とディスプレイデバイス４１との間で入出力される信号を伝える機能を有
する。スイッチ３８はディスプレイＩ／Ｆ３０Ｃに電源電圧を与える配線間に設けられ、
非導通状態とすることによって電源電圧の供給を遮断できる。
をディスプレイコントローラ４２に入力できるような信号に変換する機能、あるいは、デ
ィスプレイコントローラ４２から出力される信号をアプリケーションプロセッサ１０Ｃに
入力できるような信号に変換する機能を有する。換言すれば、ディスプレイＩ／Ｆ３０Ｃ
は、ＭＰＵ２０とディスプレイデバイス４１との間で入出力される信号を伝える機能を有
する。スイッチ３８はディスプレイＩ／Ｆ３０Ｃに電源電圧を与える配線間に設けられ、
非導通状態とすることによって電源電圧の供給を遮断できる。
ディスプレイＩ／Ｆ３０Ｃの一例としては、ＤＶＩ、ＨＤＭＩ（登録商標）、デジタル
ＲＧＢ、アナログＲＧＢなどがある。
ＲＧＢ、アナログＲＧＢなどがある。
メモリＩ／Ｆ３０Ｄは、インターフェース規格に即した信号に変換する機能を有する。
メモリＩ／Ｆ３０Ｄの一例としては、ＤＤＲ、ＤＤＲ２、ＤＤＲ３などのインターフェー
ス規格に即した信号に変換する機能を有する回路が挙げられる。なお図４では図示を省略
したが、メモリＩ／Ｆ３０Ｄは、ディスプレイＩ／Ｆ３０Ｃと同様に、レジスタ３２を有
する。メモリＩ／Ｆ３０Ｄが有するレジスタ３２は、記憶回路３４，３６を備えていても
よいし、記憶回路３４のみでもよい。
メモリＩ／Ｆ３０Ｄの一例としては、ＤＤＲ、ＤＤＲ２、ＤＤＲ３などのインターフェー
ス規格に即した信号に変換する機能を有する回路が挙げられる。なお図４では図示を省略
したが、メモリＩ／Ｆ３０Ｄは、ディスプレイＩ／Ｆ３０Ｃと同様に、レジスタ３２を有
する。メモリＩ／Ｆ３０Ｄが有するレジスタ３２は、記憶回路３４，３６を備えていても
よいし、記憶回路３４のみでもよい。
ディスプレイＩ／Ｆ３０Ｃが有するレジスタ３２には、ディスプレイＩ／Ｆ３０Ｃの設
定情報が記憶される。設定情報とは、例えば、対象となるディスプレイデバイスの有無、
ディスプレイデバイスの種類、ディスプレイデバイスのスペック、ディスプレイデバイス
の駆動方法等の情報である。
定情報が記憶される。設定情報とは、例えば、対象となるディスプレイデバイスの有無、
ディスプレイデバイスの種類、ディスプレイデバイスのスペック、ディスプレイデバイス
の駆動方法等の情報である。
レジスタ３２が有する記憶回路３４および記憶回路３６は、設定情報を記憶することが
できる。記憶回路３４は、レジスタ３２への電源電圧が供給される状態で設定情報を記憶
可能な記憶回路である。記憶回路３６は、レジスタ３２への電源電圧の供給が遮断される
状態で設定情報を記憶可能な記憶回路である。
できる。記憶回路３４は、レジスタ３２への電源電圧が供給される状態で設定情報を記憶
可能な記憶回路である。記憶回路３６は、レジスタ３２への電源電圧の供給が遮断される
状態で設定情報を記憶可能な記憶回路である。
ディスプレイコントローラ４２は、ディスプレイＩ／Ｆ３０Ｃを介して入力される画像
データをもとに、表示部４３で階調表示を行うための映像信号、および表示部４３を駆動
するためのクロック信号およびスタートパルス等の各種信号を生成する。表示部４３は複
数の画素４４を有する。複数の画素４４は、映像信号に応じて階調表示を行うためのトラ
ンジスタおよび表示素子を有する。
データをもとに、表示部４３で階調表示を行うための映像信号、および表示部４３を駆動
するためのクロック信号およびスタートパルス等の各種信号を生成する。表示部４３は複
数の画素４４を有する。複数の画素４４は、映像信号に応じて階調表示を行うためのトラ
ンジスタおよび表示素子を有する。
レジスタ３２を有するディスプレイＩ／Ｆ３０Ｃは、図１で説明したように、第１～第
４の状態をとることができる。つまり、初期化の動作をしている第１の状態と、通常動作
をしている第２の状態と、電源遮断をしている第３の状態と、電源電圧の供給を再開する
第４の状態をとることができる。当該動作は、ＭＰＵ２０の制御によって行なうことがで
きる。
４の状態をとることができる。つまり、初期化の動作をしている第１の状態と、通常動作
をしている第２の状態と、電源遮断をしている第３の状態と、電源電圧の供給を再開する
第４の状態をとることができる。当該動作は、ＭＰＵ２０の制御によって行なうことがで
きる。
レジスタ３２は、第２～第４の状態を取り得ることにより、電源遮断によってレジスタ
３２内から設定情報が消失することを防ぐことができる。さらには、通常動作に再び戻る
際の初期化の動作を省略することができる。初期化の動作を再び行う必要がないため、初
期化の動作に伴う分の消費電力を削減し、低消費電力化を図ることができる。
３２内から設定情報が消失することを防ぐことができる。さらには、通常動作に再び戻る
際の初期化の動作を省略することができる。初期化の動作を再び行う必要がないため、初
期化の動作に伴う分の消費電力を削減し、低消費電力化を図ることができる。
上述したレジスタ３２における第２～第４の状態は、ディスプレイデバイス４１の状態
に応じて切り替わることが好ましい。ディスプレイデバイス４１は、表示部４３において
、動画表示または静止画表示を行うことができる。ここでディスプレイデバイス４１が取
り得る状態の一例について図５（Ａ）を用いて説明する。
に応じて切り替わることが好ましい。ディスプレイデバイス４１は、表示部４３において
、動画表示または静止画表示を行うことができる。ここでディスプレイデバイス４１が取
り得る状態の一例について図５（Ａ）を用いて説明する。
表示部４３の表示は、図５（Ａ）に示すように２つのモードで切り替わる。一例として
図５（Ａ）では、動画表示モード（図中、Ｖｉｄｅｏ ｍｏｄｅ）、静止画表示モード（
図中、Ｉｍａｇｅ ｍｏｄｅ）を挙げている。動画表示モードを継続するか、動画表示モ
ードから静止画表示モードに切り替えるか、あるいは静止画表示モードを継続するか、静
止画表示モードから動画表示モードに切り替えるかについては、前後のフレーム期間で画
像データを比較することで判定することができる。例えば動画表示モード中に、前後のフ
レーム期間で画像データが同じであれば動画表示モードから静止画表示モードへ切り替え
る。または動画表示モード中に、前後のフレーム期間で画像データが異なれば動画表示モ
ードを継続する。または静止画表示モード中に、前後のフレーム期間で画像データが同じ
であれば静止画表示モードを継続する。または静止画表示モード中に、前後のフレーム期
間で画像データが異なれば静止画表示モードから動画表示モードへ切り替える。
図５（Ａ）では、動画表示モード（図中、Ｖｉｄｅｏ ｍｏｄｅ）、静止画表示モード（
図中、Ｉｍａｇｅ ｍｏｄｅ）を挙げている。動画表示モードを継続するか、動画表示モ
ードから静止画表示モードに切り替えるか、あるいは静止画表示モードを継続するか、静
止画表示モードから動画表示モードに切り替えるかについては、前後のフレーム期間で画
像データを比較することで判定することができる。例えば動画表示モード中に、前後のフ
レーム期間で画像データが同じであれば動画表示モードから静止画表示モードへ切り替え
る。または動画表示モード中に、前後のフレーム期間で画像データが異なれば動画表示モ
ードを継続する。または静止画表示モード中に、前後のフレーム期間で画像データが同じ
であれば静止画表示モードを継続する。または静止画表示モード中に、前後のフレーム期
間で画像データが異なれば静止画表示モードから動画表示モードへ切り替える。
表示部４３の画素４４のトランジスタには、オフ電流の極めて低いＯＳトランジスタを
用いる構成とする。当該構成とすることで、トランジスタを非導通状態にし続けることで
、画素４４に画像データに基づく映像信号を静止画表示モードに長時間保持し続けること
ができる。そのため、静止画表示モードにおいては、ディスプレイＩ／Ｆ３０Ｃを介して
画像データをディスプレイコントローラ４２に出力しなくても表示をし続けることができ
る。そのため、この間のディスプレイＩ／Ｆ３０Ｃの機能を停止し、電源電圧の供給を遮
断しても表示し続けることができる。
用いる構成とする。当該構成とすることで、トランジスタを非導通状態にし続けることで
、画素４４に画像データに基づく映像信号を静止画表示モードに長時間保持し続けること
ができる。そのため、静止画表示モードにおいては、ディスプレイＩ／Ｆ３０Ｃを介して
画像データをディスプレイコントローラ４２に出力しなくても表示をし続けることができ
る。そのため、この間のディスプレイＩ／Ｆ３０Ｃの機能を停止し、電源電圧の供給を遮
断しても表示し続けることができる。
またディスプレイＩ／Ｆ３０Ｃが取り得る状態について図５（Ｂ）を用いて説明する。
図５（Ｂ）に示す第１～第４の状態Ｃ１～Ｃ４は、図１で説明した第１～第４の状態に対
応する。つまり第１の状態Ｃ１は初期化をしている状態（図中、Ｓｅｔ Ｕｐ）、第２の
状態Ｃ２は通常動作をしている状態（図中、Ｎｏｒｍａｌ Ｏｐ．）、第３の状態Ｃ３は
記憶回路３４に記憶した設定情報を記憶回路３６に記憶させて電源遮断している状態（図
中、ＰｏｗｅｒＯＦＦ）、第４の状態Ｃ４は記憶回路３６に記憶させた設定情報を記憶回
路３４に読み出すために電源電圧の供給を再開する状態（図中、ＰｏｗｅｒＯＮ）である
。
図５（Ｂ）に示す第１～第４の状態Ｃ１～Ｃ４は、図１で説明した第１～第４の状態に対
応する。つまり第１の状態Ｃ１は初期化をしている状態（図中、Ｓｅｔ Ｕｐ）、第２の
状態Ｃ２は通常動作をしている状態（図中、Ｎｏｒｍａｌ Ｏｐ．）、第３の状態Ｃ３は
記憶回路３４に記憶した設定情報を記憶回路３６に記憶させて電源遮断している状態（図
中、ＰｏｗｅｒＯＦＦ）、第４の状態Ｃ４は記憶回路３６に記憶させた設定情報を記憶回
路３４に読み出すために電源電圧の供給を再開する状態（図中、ＰｏｗｅｒＯＮ）である
。
例えば、上述したディスプレイデバイス４１が動画表示モードを継続する場合、ディス
プレイＩ／Ｆ３０Ｃは第２の状態、すなわち通常動作を継続する。また、上述したディス
プレイデバイス４１が動画表示モードから静止画表示モードに切り替わる場合、ディスプ
レイＩ／Ｆ３０Ｃは、設定情報を記憶（ストア）して第３の状態とする。また、ディスプ
レイデバイス４１が静止画表示モードを継続する場合、ディスプレイＩ／Ｆ３０Ｃは第３
の状態、すなわち電源遮断する状態を継続する。また、ディスプレイデバイス４１が静止
画表示モードから動画表示モードに切り替わる場合、ディスプレイＩ／Ｆ３０Ｃは、電源
電圧の供給を再開する第４の状態を経て設定情報を読み出し（ロード）、第２の状態とす
る。
プレイＩ／Ｆ３０Ｃは第２の状態、すなわち通常動作を継続する。また、上述したディス
プレイデバイス４１が動画表示モードから静止画表示モードに切り替わる場合、ディスプ
レイＩ／Ｆ３０Ｃは、設定情報を記憶（ストア）して第３の状態とする。また、ディスプ
レイデバイス４１が静止画表示モードを継続する場合、ディスプレイＩ／Ｆ３０Ｃは第３
の状態、すなわち電源遮断する状態を継続する。また、ディスプレイデバイス４１が静止
画表示モードから動画表示モードに切り替わる場合、ディスプレイＩ／Ｆ３０Ｃは、電源
電圧の供給を再開する第４の状態を経て設定情報を読み出し（ロード）、第２の状態とす
る。
次いで図６（Ａ）、（Ｂ）、図７（Ａ）、（Ｂ）では、上述したディスプレイＩ／Ｆ３
０Ｃの第１～第４の状態Ｃ１～Ｃ４に対応する、アプリケーションプロセッサ１０Ｃとデ
ィスプレイデバイス４１における信号の流れを説明する。なお図６（Ａ）、（Ｂ）、図７
（Ａ）、（Ｂ）において、破線矢印は、各ブロック間で入出力される信号の流れを模式的
に表している。
０Ｃの第１～第４の状態Ｃ１～Ｃ４に対応する、アプリケーションプロセッサ１０Ｃとデ
ィスプレイデバイス４１における信号の流れを説明する。なお図６（Ａ）、（Ｂ）、図７
（Ａ）、（Ｂ）において、破線矢印は、各ブロック間で入出力される信号の流れを模式的
に表している。
図６（Ａ）は、上述したディスプレイＩ／Ｆ３０Ｃの第１の状態Ｃ１に対応する、アプ
リケーションプロセッサ１０Ｃとディスプレイデバイス４１における信号の流れを説明す
る図である。図６（Ａ）に示すように第１の状態Ｃ１では、初期化を行うため、ＳＲＡＭ
２２の記憶された設定情報ＤＣＯＮＦをシステムバス５０を介してレジスタ３２内の記憶
回路３４に記憶させる。このとき、スイッチ３８は導通状態となるようパワーコントロー
ラ２１によって制御する。なお、上記動作を実現する構成として、ＤＭＡ（Ｄｉｒｅｃｔ
Ｍｅｍｏｒｙ Ａｃｃｅｓｓ）などの仕組みを利用してＳＲＡＭ２２から直接ディスプ
レイＩ／Ｆ３０Ｃに設定情報ＤＣＯＮＦを送信する構成、ＭＰＵ２０がプログラムで順次
ＳＲＡＭ２２から設定情報ＤＣＯＮＦを読み出してディスプレイＩ／Ｆ３０Ｃに書き込む
構成、が可能である。図６（Ａ）では前者の構成としている。
リケーションプロセッサ１０Ｃとディスプレイデバイス４１における信号の流れを説明す
る図である。図６（Ａ）に示すように第１の状態Ｃ１では、初期化を行うため、ＳＲＡＭ
２２の記憶された設定情報ＤＣＯＮＦをシステムバス５０を介してレジスタ３２内の記憶
回路３４に記憶させる。このとき、スイッチ３８は導通状態となるようパワーコントロー
ラ２１によって制御する。なお、上記動作を実現する構成として、ＤＭＡ（Ｄｉｒｅｃｔ
Ｍｅｍｏｒｙ Ａｃｃｅｓｓ）などの仕組みを利用してＳＲＡＭ２２から直接ディスプ
レイＩ／Ｆ３０Ｃに設定情報ＤＣＯＮＦを送信する構成、ＭＰＵ２０がプログラムで順次
ＳＲＡＭ２２から設定情報ＤＣＯＮＦを読み出してディスプレイＩ／Ｆ３０Ｃに書き込む
構成、が可能である。図６（Ａ）では前者の構成としている。
図６（Ｂ）は、上述したディスプレイＩ／Ｆ３０Ｃの第２の状態Ｃ２に対応する、アプ
リケーションプロセッサ１０Ｃとディスプレイデバイス４１における信号の流れを説明す
る図である。図６（Ｂ）に示すように第２の状態Ｃ２では、通常動作を行うため、ＤＲＡ
Ｍ４５から入力される画像データをＭＰＵ２０で演算することで所定のフォーマットに変
換して得られる画像データを一旦ディスプレイＩ／Ｆ３０Ｃ内のフレームメモリ２５に記
憶する。ディスプレイＩ／Ｆ３０Ｃは、フレームメモリ２５に記憶した画像データＤＳＩ
Ｇをディスプレイコントローラ４２に出力する。ディスプレイコントローラ４２は、画像
データＤＳＩＧに基づいて映像信号ＶＶＩＤＥＯを生成し、表示部４３の画素４４に書き
込む。なおディスプレイＩ／Ｆ３０Ｃは、連続して画像データＤＳＩＧを出力し続けるた
め、スイッチ３８は導通状態である。
リケーションプロセッサ１０Ｃとディスプレイデバイス４１における信号の流れを説明す
る図である。図６（Ｂ）に示すように第２の状態Ｃ２では、通常動作を行うため、ＤＲＡ
Ｍ４５から入力される画像データをＭＰＵ２０で演算することで所定のフォーマットに変
換して得られる画像データを一旦ディスプレイＩ／Ｆ３０Ｃ内のフレームメモリ２５に記
憶する。ディスプレイＩ／Ｆ３０Ｃは、フレームメモリ２５に記憶した画像データＤＳＩ
Ｇをディスプレイコントローラ４２に出力する。ディスプレイコントローラ４２は、画像
データＤＳＩＧに基づいて映像信号ＶＶＩＤＥＯを生成し、表示部４３の画素４４に書き
込む。なおディスプレイＩ／Ｆ３０Ｃは、連続して画像データＤＳＩＧを出力し続けるた
め、スイッチ３８は導通状態である。
図７（Ａ）は、上述したディスプレイＩ／Ｆ３０Ｃの第３の状態Ｃ３に対応する、アプ
リケーションプロセッサ１０Ｃとディスプレイデバイス４１における信号の流れを説明す
る図である。図７（Ａ）に示すように第３の状態Ｃ３では、画素４４に映像信号ＶＶＩＤ
ＥＯが保持された状態となる。この状態では、ディスプレイＩ／Ｆ３０Ｃを介してディス
プレイコントローラ４２への画像データＤＳＩＧの供給をなくすことができる。そのため
パワーコントローラ２１は、スイッチ３８を非導通状態として、ディスプレイＩ／Ｆ３０
Ｃへの電源電圧の供給を遮断することができる。レジスタ３２内の設定情報ＤＣＯＮＦは
、電源電圧の供給を遮断によって消失するため、記憶回路３４から記憶回路３６へストア
しておく。当該構成とすることで、電源電圧の供給を遮断してもレジスタ３２内に設定情
報ＤＣＯＮＦを記憶することができる。
リケーションプロセッサ１０Ｃとディスプレイデバイス４１における信号の流れを説明す
る図である。図７（Ａ）に示すように第３の状態Ｃ３では、画素４４に映像信号ＶＶＩＤ
ＥＯが保持された状態となる。この状態では、ディスプレイＩ／Ｆ３０Ｃを介してディス
プレイコントローラ４２への画像データＤＳＩＧの供給をなくすことができる。そのため
パワーコントローラ２１は、スイッチ３８を非導通状態として、ディスプレイＩ／Ｆ３０
Ｃへの電源電圧の供給を遮断することができる。レジスタ３２内の設定情報ＤＣＯＮＦは
、電源電圧の供給を遮断によって消失するため、記憶回路３４から記憶回路３６へストア
しておく。当該構成とすることで、電源電圧の供給を遮断してもレジスタ３２内に設定情
報ＤＣＯＮＦを記憶することができる。
図７（Ｂ）は、上述したディスプレイＩ／Ｆ３０Ｃの第４の状態Ｃ４に対応する、アプ
リケーションプロセッサ１０Ｃとディスプレイデバイス４１における信号の流れを説明す
る図である。図７（Ｂ）に示すように第４の状態Ｃ４では、画素４４に映像信号ＶＶＩＤ
ＥＯが保持された状態となる。この状態から画素４４に映像信号ＶＶＩＤＥＯを更新する
ため、ディスプレイＩ／Ｆ３０Ｃを介してディスプレイコントローラ４２への画像データ
ＤＳＩＧの供給を再開する必要がある。そのためパワーコントローラ２１は、スイッチ３
８を導通状態として、ディスプレイＩ／Ｆ３０Ｃへの電源電圧の供給を再開する。レジス
タ３２内の設定情報ＤＣＯＮＦは、記憶回路３６から記憶回路３４へロードする。当該構
成とすることで、初期化の動作を行う第１の状態Ｃ１を経ることなく、第２の状態Ｃ２で
ある通常動作に戻ることができる。
リケーションプロセッサ１０Ｃとディスプレイデバイス４１における信号の流れを説明す
る図である。図７（Ｂ）に示すように第４の状態Ｃ４では、画素４４に映像信号ＶＶＩＤ
ＥＯが保持された状態となる。この状態から画素４４に映像信号ＶＶＩＤＥＯを更新する
ため、ディスプレイＩ／Ｆ３０Ｃを介してディスプレイコントローラ４２への画像データ
ＤＳＩＧの供給を再開する必要がある。そのためパワーコントローラ２１は、スイッチ３
８を導通状態として、ディスプレイＩ／Ｆ３０Ｃへの電源電圧の供給を再開する。レジス
タ３２内の設定情報ＤＣＯＮＦは、記憶回路３６から記憶回路３４へロードする。当該構
成とすることで、初期化の動作を行う第１の状態Ｃ１を経ることなく、第２の状態Ｃ２で
ある通常動作に戻ることができる。
なお図７（Ａ）に図示したようにディスプレイＩ／Ｆ３０Ｃへの電源電圧の供給を遮断
している間、フレームメモリ２５では、電源電圧の供給が遮断されても一定時間データの
記憶が可能なメモリセルが好ましい。例えば、ＯＳトランジスタを有するメモリセルとす
ることが好ましい。ＯＳトランジスタは、ソース又はドレインの一方をＳｉトランジスタ
のゲートに接続し、ＯＳトランジスタを非導通状態とすることでＳｉトランジスタのゲー
トの電荷を保持することができる。そのため、電源電圧の供給が遮断した状態でも設定情
報に応じた電荷を保持し続けることができる。
している間、フレームメモリ２５では、電源電圧の供給が遮断されても一定時間データの
記憶が可能なメモリセルが好ましい。例えば、ＯＳトランジスタを有するメモリセルとす
ることが好ましい。ＯＳトランジスタは、ソース又はドレインの一方をＳｉトランジスタ
のゲートに接続し、ＯＳトランジスタを非導通状態とすることでＳｉトランジスタのゲー
トの電荷を保持することができる。そのため、電源電圧の供給が遮断した状態でも設定情
報に応じた電荷を保持し続けることができる。
＜レジスタに適用可能なメモリセル＞
図８（Ａ）、（Ｂ）および図９では、上述したレジスタ３２に適用可能な構成例につい
て説明する。
図８（Ａ）、（Ｂ）および図９では、上述したレジスタ３２に適用可能な構成例につい
て説明する。
レジスタ３２は、電源電圧が供給される状態で設定情報に相当するデータを記憶可能な
記憶回路と、電源電圧の供給が遮断される状態で設定情報に相当するデータを記憶可能な
記憶回路と、を有する。このような記憶回路を有するレジスタとして、図８（Ａ）に示す
、バックアップ機能付きフリップフロップを適用することができる。
記憶回路と、電源電圧の供給が遮断される状態で設定情報に相当するデータを記憶可能な
記憶回路と、を有する。このような記憶回路を有するレジスタとして、図８（Ａ）に示す
、バックアップ機能付きフリップフロップを適用することができる。
図８（Ａ）に図示するバックアップ機能付きフリップフロップ３３は、フリップフロッ
プ３５およびバックアップ回路３７（図中、Ｂ／Ｕと図示）を有する。
プ３５およびバックアップ回路３７（図中、Ｂ／Ｕと図示）を有する。
フリップフロップ３５は、クロック信号ｃｌｋの論理に応じて入力されるデータの記憶
または出力を行う機能を有する。
または出力を行う機能を有する。
バックアップ回路３７は、バックアップデータ書き込み信号ｓｔｏｒｅおよびバックア
ップデータ読み出し信号ｌｏａｄが入力される。バックアップ回路３７は、バックアップ
データ書き込み信号ｓｔｏｒｅに応じて、フリップフロップ３５内のノードＮの電圧、お
よびノードＮの反転した論理を記憶するノードＮＢの電圧が与えられる。バックアップ回
路３７で記憶したノードＮの電圧およびノードＮＢの電圧は、バックアップデータ読み出
し信号ｌｏａｄに応じて、フリップフロップ３５のノードＮおよびノードＮＢに与えられ
る。
ップデータ読み出し信号ｌｏａｄが入力される。バックアップ回路３７は、バックアップ
データ書き込み信号ｓｔｏｒｅに応じて、フリップフロップ３５内のノードＮの電圧、お
よびノードＮの反転した論理を記憶するノードＮＢの電圧が与えられる。バックアップ回
路３７で記憶したノードＮの電圧およびノードＮＢの電圧は、バックアップデータ読み出
し信号ｌｏａｄに応じて、フリップフロップ３５のノードＮおよびノードＮＢに与えられ
る。
なおバックアップ機能付きフリップフロップ３３において、バックアップ回路３７はフ
リップフロップ３５に対して複数設けられていてもよい。当該構成について図８（Ｂ）に
示す。バックアップ回路３７＿１～３７＿ｋ（ｋは自然数）のいずれか一は、バックアッ
プデータ書き込み信号ｓｔｏｒｅ＿１～ｓｔｏｒｅ＿ｋのいずれか一の信号に応じて、フ
リップフロップ３５内のノードＮの電圧、およびノードＮの反転した論理を記憶するノー
ドＮＢの電圧が与えられる。バックアップ回路３７＿１～３７＿ｋのいずれか一、で記憶
したノードＮの電圧およびノードＮＢの電圧は、バックアップデータ読み出し信号ｌｏａ
ｄ＿１～ｌｏａｄ＿ｋのいずれか一に応じて、フリップフロップ３５のノードＮおよびノ
ードＮＢに与えられる。当該構成とすることで、レジスタ３２は、複数の設定情報を記憶
することができる。
リップフロップ３５に対して複数設けられていてもよい。当該構成について図８（Ｂ）に
示す。バックアップ回路３７＿１～３７＿ｋ（ｋは自然数）のいずれか一は、バックアッ
プデータ書き込み信号ｓｔｏｒｅ＿１～ｓｔｏｒｅ＿ｋのいずれか一の信号に応じて、フ
リップフロップ３５内のノードＮの電圧、およびノードＮの反転した論理を記憶するノー
ドＮＢの電圧が与えられる。バックアップ回路３７＿１～３７＿ｋのいずれか一、で記憶
したノードＮの電圧およびノードＮＢの電圧は、バックアップデータ読み出し信号ｌｏａ
ｄ＿１～ｌｏａｄ＿ｋのいずれか一に応じて、フリップフロップ３５のノードＮおよびノ
ードＮＢに与えられる。当該構成とすることで、レジスタ３２は、複数の設定情報を記憶
することができる。
図９は、バックアップ機能付きフリップフロップ３３の構成例を示す。
バックアップ機能付きフリップフロップ３３は、フリップフロップ３５およびバックア
ップ回路３７を有する。フリップフロップ３５は、スイッチ６３、スイッチ６４、インバ
ータ回路６５、インバータ回路６６、インバータ回路６７、インバータ回路６８、スイッ
チ７７、スイッチ７８、インバータ回路７９、インバータ回路８５、インバータ回路８６
およびインバータ回路８７を有する。バックアップ回路３７は、トランジスタ６９、トラ
ンジスタ７０、トランジスタ７１、容量素子７２、トランジスタ７３、トランジスタ７４
、トランジスタ７５、および容量素子７６を有する。
ップ回路３７を有する。フリップフロップ３５は、スイッチ６３、スイッチ６４、インバ
ータ回路６５、インバータ回路６６、インバータ回路６７、インバータ回路６８、スイッ
チ７７、スイッチ７８、インバータ回路７９、インバータ回路８５、インバータ回路８６
およびインバータ回路８７を有する。バックアップ回路３７は、トランジスタ６９、トラ
ンジスタ７０、トランジスタ７１、容量素子７２、トランジスタ７３、トランジスタ７４
、トランジスタ７５、および容量素子７６を有する。
スイッチ６３、スイッチ６４、スイッチ７７およびスイッチ７８とは、クロック信号ｃ
ｌｋによって導通状態が制御される。各スイッチは、例えば、クロック信号ｃｌｋがロー
レベルで導通状態となり、ハイレベルで非導通状態となる。
ｌｋによって導通状態が制御される。各スイッチは、例えば、クロック信号ｃｌｋがロー
レベルで導通状態となり、ハイレベルで非導通状態となる。
フリップフロップ３５は、クロック信号ｃｌｋがローレベルとなり、次いでクロック信
号ｃｌｋがハイレベルとなることで、データＤを取り込む。フリップフロップ３５は、ス
イッチ６４を導通状態とし続けることで取り込んだデータＤを出力信号Ｑとして記憶し続
ける。
号ｃｌｋがハイレベルとなることで、データＤを取り込む。フリップフロップ３５は、ス
イッチ６４を導通状態とし続けることで取り込んだデータＤを出力信号Ｑとして記憶し続
ける。
トランジスタ６９は、ゲートにバックアップデータ書き込み信号ｓｔｏｒｅを供給する
配線とトランジスタ７３のゲートが接続される。トランジスタ６９は、ソースまたはドレ
インの一方に、フリップフロップ３５内のノードＮが接続される。トランジスタ６９は、
ソースまたはドレインの他方にトランジスタ７１のゲートと容量素子７２の一方の電極が
接続される。
配線とトランジスタ７３のゲートが接続される。トランジスタ６９は、ソースまたはドレ
インの一方に、フリップフロップ３５内のノードＮが接続される。トランジスタ６９は、
ソースまたはドレインの他方にトランジスタ７１のゲートと容量素子７２の一方の電極が
接続される。
トランジスタ７０は、ゲートにバックアップデータ読み出し信号ｌｏａｄを供給する配
線とトランジスタ７４のゲートが接続される。トランジスタ７０は、ソースまたはドレイ
ンの一方に、フリップフロップ３５内のノードＮＢが接続される。トランジスタ７０は、
ソースまたはドレインの他方にトランジスタ７１のソースまたはドレインの一方が接続さ
れる。
線とトランジスタ７４のゲートが接続される。トランジスタ７０は、ソースまたはドレイ
ンの一方に、フリップフロップ３５内のノードＮＢが接続される。トランジスタ７０は、
ソースまたはドレインの他方にトランジスタ７１のソースまたはドレインの一方が接続さ
れる。
トランジスタ７１は、ソースまたはドレインの他方に接地電位が与えられる。
容量素子７２は他方の電極に接地電位が与えられる。
トランジスタ７３は、ゲートにバックアップデータ書き込み信号ｓｔｏｒｅを供給する
配線とトランジスタ６９のゲートが接続される。トランジスタ７３は、ソースまたはドレ
インの一方に、フリップフロップ３５内のノードＮＢが接続される。トランジスタ７３は
、ソースまたはドレインの他方にトランジスタ７５のゲートと容量素子７６の一方の電極
が接続される。
配線とトランジスタ６９のゲートが接続される。トランジスタ７３は、ソースまたはドレ
インの一方に、フリップフロップ３５内のノードＮＢが接続される。トランジスタ７３は
、ソースまたはドレインの他方にトランジスタ７５のゲートと容量素子７６の一方の電極
が接続される。
トランジスタ７４は、ゲートにバックアップデータ読み出し信号ｌｏａｄを供給する配
線とトランジスタ７０のゲートが接続される。トランジスタ７４は、ソースまたはドレイ
ンの一方に、フリップフロップ３５内のノードＮが接続される。トランジスタ７４は、ソ
ースまたはドレインの他方にトランジスタ７５のソースまたはドレインの一方が接続され
る。
線とトランジスタ７０のゲートが接続される。トランジスタ７４は、ソースまたはドレイ
ンの一方に、フリップフロップ３５内のノードＮが接続される。トランジスタ７４は、ソ
ースまたはドレインの他方にトランジスタ７５のソースまたはドレインの一方が接続され
る。
トランジスタ７５は、ソースまたはドレインの他方に接地電位が与えられる。
容量素子７６は他方の電極に接地電位が与えられる。
トランジスタ６９およびトランジスタ７３は、非導通状態とした際のリーク電流（オフ
電流）が極めて少ないトランジスタとする。このようなトランジスタとして、ＯＳトラン
ジスタを用いることが好ましい。トランジスタ６９およびトランジスタ７３にＯＳトラン
ジスタを用いることで、当該トランジスタを非導通状態にし続けることで、容量素子７２
および容量素子７６に保持されるデータの電位に応じた電荷を保持することができる。
電流）が極めて少ないトランジスタとする。このようなトランジスタとして、ＯＳトラン
ジスタを用いることが好ましい。トランジスタ６９およびトランジスタ７３にＯＳトラン
ジスタを用いることで、当該トランジスタを非導通状態にし続けることで、容量素子７２
および容量素子７６に保持されるデータの電位に応じた電荷を保持することができる。
フリップフロップ３５からバックアップ回路３７へのデータの書き込みは次のように行
うことができる。まず、バックアップデータ書き込み信号ｓｔｏｒｅをハイレベルとする
ことでトランジスタ６９およびトランジスタ７３を導通状態とする。バックアップ回路３
７における容量素子７２および容量素子７６には、ノードＮおよびノードＮＢの電圧に応
じた電荷が与えられる。バックアップデータ書き込み信号ｓｔｏｒｅをローレベルとする
ことでトランジスタ６９およびトランジスタ７３を非導通状態とする。トランジスタ６９
およびトランジスタ７３を非導通状態にし続けることで、容量素子７２および容量素子７
６に保持されるデータに応じた電荷を保持することができる。
うことができる。まず、バックアップデータ書き込み信号ｓｔｏｒｅをハイレベルとする
ことでトランジスタ６９およびトランジスタ７３を導通状態とする。バックアップ回路３
７における容量素子７２および容量素子７６には、ノードＮおよびノードＮＢの電圧に応
じた電荷が与えられる。バックアップデータ書き込み信号ｓｔｏｒｅをローレベルとする
ことでトランジスタ６９およびトランジスタ７３を非導通状態とする。トランジスタ６９
およびトランジスタ７３を非導通状態にし続けることで、容量素子７２および容量素子７
６に保持されるデータに応じた電荷を保持することができる。
バックアップ回路３７からフリップフロップ３５へのデータの読み出しは次のようにお
こなうことができる。まず、バックアップデータ読み出し信号ｌｏａｄをハイレベルとす
ることで、トランジスタ７０およびトランジスタ７４を導通状態とする。バックアップ回
路３７は、データに応じた電荷によってトランジスタ７１とトランジスタ７５とのチャネ
ル抵抗を異なる状態となっている。この状態で、バックアップ回路３７への電源電圧の供
給を再開することでノードＮおよびノードＮＢに電位差を生じさせることができ、バック
アップ回路３７からフリップフロップ３５へのデータの読み出しをすることができる。
こなうことができる。まず、バックアップデータ読み出し信号ｌｏａｄをハイレベルとす
ることで、トランジスタ７０およびトランジスタ７４を導通状態とする。バックアップ回
路３７は、データに応じた電荷によってトランジスタ７１とトランジスタ７５とのチャネ
ル抵抗を異なる状態となっている。この状態で、バックアップ回路３７への電源電圧の供
給を再開することでノードＮおよびノードＮＢに電位差を生じさせることができ、バック
アップ回路３７からフリップフロップ３５へのデータの読み出しをすることができる。
＜フレームメモリに適用可能なメモリセル＞
図１０（Ａ）～（Ｆ）では、上述したフレームメモリ２５に適用可能な構成例について
説明する。
図１０（Ａ）～（Ｆ）では、上述したフレームメモリ２５に適用可能な構成例について
説明する。
図１０（Ａ）は、フレームメモリ２５の構成例を説明するためのブロック図である。図
１０（Ａ）に示すブロック図では、メモリセルアレイ９０、ワード線駆動回路９１、およ
びビット線駆動回路９２を図示している。
１０（Ａ）に示すブロック図では、メモリセルアレイ９０、ワード線駆動回路９１、およ
びビット線駆動回路９２を図示している。
メモリセルアレイ９０は、ｍ行ｎ列（ｍ、ｎは自然数）のマトリクス状に設けられたメ
モリセルＭＣを有する。メモリセルＭＣは、ワード線ＷＬ＿１～ＷＬ＿ｍおよびビット線
ＢＬ＿１～ＢＬ＿ｎに接続される。メモリセルＭＣは、ビット線およびワード線の他、電
流を流すためのソース線、トランジスタのバックゲートに電圧を印加するための配線、ま
たは容量素子の一方の電極を固定電位にするための容量線等に接続されていてもよい。
モリセルＭＣを有する。メモリセルＭＣは、ワード線ＷＬ＿１～ＷＬ＿ｍおよびビット線
ＢＬ＿１～ＢＬ＿ｎに接続される。メモリセルＭＣは、ビット線およびワード線の他、電
流を流すためのソース線、トランジスタのバックゲートに電圧を印加するための配線、ま
たは容量素子の一方の電極を固定電位にするための容量線等に接続されていてもよい。
ワード線駆動回路９１は、各行におけるメモリセルＭＣを選択するための信号を出力す
る回路である。ワード線ＷＬ＿１～ＷＬ＿ｍは、書き込み用と読み出し用とに別々のワー
ド線とがあってもよい。
る回路である。ワード線ＷＬ＿１～ＷＬ＿ｍは、書き込み用と読み出し用とに別々のワー
ド線とがあってもよい。
ビット線駆動回路９２は、各列におけるメモリセルＭＣへのデータを書き込み、または
メモリセルＭＣからのデータの読み出しを行うための回路である。ビット線ＢＬ＿１～Ｂ
Ｌ＿ｎは、書き込み用と読み出し用とに別々のビット線とがあってもよい。
メモリセルＭＣからのデータの読み出しを行うための回路である。ビット線ＢＬ＿１～Ｂ
Ｌ＿ｎは、書き込み用と読み出し用とに別々のビット線とがあってもよい。
図１０（Ｂ）～（Ｆ）には、図１０（Ａ）で説明したメモリセルＭＣが取り得る回路構
成の一例を示す。
成の一例を示す。
図１０（Ｂ）に示すメモリセルＭＣ＿Ａは、トランジスタＯＳ１および容量素子９３を
有する。トランジスタＯＳ１は、ＯＳトランジスタである。ＯＳトランジスタは、極めて
オフ電流の低い特性を有する。そのため、トランジスタＯＳ１を非導通状態にすることで
、電荷保持ノードＳＮにデータに応じた電荷を保持することができる。そのため、電荷保
持ノードＳＮに保持したデータのリフレッシュレートを小さくすることができる。
有する。トランジスタＯＳ１は、ＯＳトランジスタである。ＯＳトランジスタは、極めて
オフ電流の低い特性を有する。そのため、トランジスタＯＳ１を非導通状態にすることで
、電荷保持ノードＳＮにデータに応じた電荷を保持することができる。そのため、電荷保
持ノードＳＮに保持したデータのリフレッシュレートを小さくすることができる。
図１０（Ｃ）に示すメモリセルＭＣ＿Ｂは、トランジスタＯＳ２および容量素子９３を
有する。トランジスタＯＳ２は、ＯＳトランジスタである。図１０（Ｂ）のトランジスタ
ＯＳ１との違いは、ゲートとバックゲートとを電気的に接続し、双方よりワード線ＷＬの
電圧を印加する点にある。このような構成とすることで、トランジスタＯＳ２を導通状態
とした際にソースとドレインとの間を流れる電流量を増加させることができる。
有する。トランジスタＯＳ２は、ＯＳトランジスタである。図１０（Ｂ）のトランジスタ
ＯＳ１との違いは、ゲートとバックゲートとを電気的に接続し、双方よりワード線ＷＬの
電圧を印加する点にある。このような構成とすることで、トランジスタＯＳ２を導通状態
とした際にソースとドレインとの間を流れる電流量を増加させることができる。
図１０（Ｄ）に示すメモリセルＭＣ＿Ｃは、トランジスタＯＳ３および容量素子９３を
有する。トランジスタＯＳ３は、ＯＳトランジスタである。図１０（Ｂ）のトランジスタ
ＯＳ１との違いは、バックゲートとバックゲート線ＢＧＬとを電気的に接続し、バックゲ
ートにゲートとは異なる電圧を印加する点にある。このような構成とすることで、トラン
ジスタＯＳ３の閾値電圧を制御してソースとドレインとの間を流れる電流量を制御するこ
とができる。
有する。トランジスタＯＳ３は、ＯＳトランジスタである。図１０（Ｂ）のトランジスタ
ＯＳ１との違いは、バックゲートとバックゲート線ＢＧＬとを電気的に接続し、バックゲ
ートにゲートとは異なる電圧を印加する点にある。このような構成とすることで、トラン
ジスタＯＳ３の閾値電圧を制御してソースとドレインとの間を流れる電流量を制御するこ
とができる。
図１０（Ｅ）に示すメモリセルＭＣ＿Ｄは、トランジスタＯＳ１、トランジスタＭ１お
よび容量素子９３を有する。トランジスタＯＳ１のソースまたはドレインの一方は書き込
みビット線ＷＢＬに接続される。トランジスタＯＳ１のソースまたはドレインの他方はト
ランジスタＭ１のゲート、および容量素子９３の一方の電極に接続される。トランジスタ
ＯＳ１のゲートは書き込みワード線ＷＷＬに接続される。容量素子９３の他方の電極は、
読み出しワード線ＲＷＬに接続される。トランジスタＭ１のソース又はドレインの一方は
読み出しビット線ＲＢＬに接続される。トランジスタＭ１のソース又はドレインの他方は
ソース線ＳＬに接続される。トランジスタＭ１は、ｐチャネルトランジスタを図示したが
、ｎチャネル型トランジスタでもよい。トランジスタＯＳ１を非導通状態にすることで、
電荷保持ノードＳＮにデータに応じた電荷を保持することができる。トランジスタＭ１は
、チャネル形成領域にシリコンを有するトランジスタ（Ｓｉトランジスタ）である。なお
トランジスタＯＳ１は、上述したトランジスタＯＳ２、ＯＳ３と同様の構成とすることが
できる。
よび容量素子９３を有する。トランジスタＯＳ１のソースまたはドレインの一方は書き込
みビット線ＷＢＬに接続される。トランジスタＯＳ１のソースまたはドレインの他方はト
ランジスタＭ１のゲート、および容量素子９３の一方の電極に接続される。トランジスタ
ＯＳ１のゲートは書き込みワード線ＷＷＬに接続される。容量素子９３の他方の電極は、
読み出しワード線ＲＷＬに接続される。トランジスタＭ１のソース又はドレインの一方は
読み出しビット線ＲＢＬに接続される。トランジスタＭ１のソース又はドレインの他方は
ソース線ＳＬに接続される。トランジスタＭ１は、ｐチャネルトランジスタを図示したが
、ｎチャネル型トランジスタでもよい。トランジスタＯＳ１を非導通状態にすることで、
電荷保持ノードＳＮにデータに応じた電荷を保持することができる。トランジスタＭ１は
、チャネル形成領域にシリコンを有するトランジスタ（Ｓｉトランジスタ）である。なお
トランジスタＯＳ１は、上述したトランジスタＯＳ２、ＯＳ３と同様の構成とすることが
できる。
図１０（Ｆ）に示すメモリセルＭＣ＿Ｅは、トランジスタＯＳ１、トランジスタＭ１、
トランジスタＭ２および容量素子９３を有する。トランジスタＯＳ１のソースまたはドレ
インの一方は書き込みビット線ＷＢＬに接続される。トランジスタＯＳ１のソースまたは
ドレインの他方はトランジスタＭ１のゲート、および容量素子９３の一方の電極に接続さ
れる。トランジスタＯＳ１のゲートは書き込みワード線ＷＷＬに接続される。容量素子９
３の他方の電極は、容量線ＣＬに接続される。トランジスタＭ１のソース又はドレインの
一方はトランジスタＭ２のソースまたはドレインの一方に接続される。トランジスタＭ１
のソース又はドレインの他方はソース線ＳＬに接続される。トランジスタＭ２のゲートは
読み出しワード線ＲＷＬに接続される。トランジスタＭ２のソース又はドレインの他方は
読み出しビット線ＲＢＬに接続される。トランジスタＭ２は、ｐチャネルトランジスタを
図示したが、ｎチャネル型トランジスタでもよい。トランジスタＯＳ１を非導通状態にす
ることで、電荷保持ノードＳＮにデータに応じた電荷を保持することができる。トランジ
スタＭ２は、Ｓｉトランジスタである。なおトランジスタＯＳ１は、上述したトランジス
タＯＳ２、ＯＳ３と同様の構成とすることができる。
トランジスタＭ２および容量素子９３を有する。トランジスタＯＳ１のソースまたはドレ
インの一方は書き込みビット線ＷＢＬに接続される。トランジスタＯＳ１のソースまたは
ドレインの他方はトランジスタＭ１のゲート、および容量素子９３の一方の電極に接続さ
れる。トランジスタＯＳ１のゲートは書き込みワード線ＷＷＬに接続される。容量素子９
３の他方の電極は、容量線ＣＬに接続される。トランジスタＭ１のソース又はドレインの
一方はトランジスタＭ２のソースまたはドレインの一方に接続される。トランジスタＭ１
のソース又はドレインの他方はソース線ＳＬに接続される。トランジスタＭ２のゲートは
読み出しワード線ＲＷＬに接続される。トランジスタＭ２のソース又はドレインの他方は
読み出しビット線ＲＢＬに接続される。トランジスタＭ２は、ｐチャネルトランジスタを
図示したが、ｎチャネル型トランジスタでもよい。トランジスタＯＳ１を非導通状態にす
ることで、電荷保持ノードＳＮにデータに応じた電荷を保持することができる。トランジ
スタＭ２は、Ｓｉトランジスタである。なおトランジスタＯＳ１は、上述したトランジス
タＯＳ２、ＯＳ３と同様の構成とすることができる。
なお図１０（Ｂ）～（Ｆ）に示すメモリセルの構成は、フレームメモリに記憶する画像
データが増加する場合に特に有効である。フレームメモリのメモリセルをＳＲＡＭ（Ｓｔ
ａｔｉｃ ＲＡＭ）で構成する場合と比べて、メモリセルを１～３つとする構成は、回路
面積の増加を抑制できる。特に図１０（Ｂ）～（Ｄ）に示すメモリセルの構成は回路面積
の増加の抑制に有効である。
データが増加する場合に特に有効である。フレームメモリのメモリセルをＳＲＡＭ（Ｓｔ
ａｔｉｃ ＲＡＭ）で構成する場合と比べて、メモリセルを１～３つとする構成は、回路
面積の増加を抑制できる。特に図１０（Ｂ）～（Ｄ）に示すメモリセルの構成は回路面積
の増加の抑制に有効である。
またフレームメモリ内で、図１０（Ｂ）～（Ｄ）のいずれか一のメモリセルと、図１０
（Ｅ）または（Ｆ）に示すメモリセルとを組み合わせて用いる構成も有効である。図１０
（Ｅ）および（Ｆ）で図示した構成は、ＯＳトランジスタのソースまたはドレインの一方
と、Ｓｉトランジスタのゲートと、を電気的に接続することで、Ｓｉトランジスタのゲー
ト端子に電荷を保持させ、不揮発性メモリとして用いる。当該不揮発性メモリに予めデー
タを記憶しておくことで、例えば不揮発性メモリと、低リフレッシュレートのメモリセル
とをフレームメモリ内に混載させることができ、外部から入力される画像データの復号化
を容易に実現することができる。
（Ｅ）または（Ｆ）に示すメモリセルとを組み合わせて用いる構成も有効である。図１０
（Ｅ）および（Ｆ）で図示した構成は、ＯＳトランジスタのソースまたはドレインの一方
と、Ｓｉトランジスタのゲートと、を電気的に接続することで、Ｓｉトランジスタのゲー
ト端子に電荷を保持させ、不揮発性メモリとして用いる。当該不揮発性メモリに予めデー
タを記憶しておくことで、例えば不揮発性メモリと、低リフレッシュレートのメモリセル
とをフレームメモリ内に混載させることができ、外部から入力される画像データの復号化
を容易に実現することができる。
当該構成は、フレームメモリに記憶する画像データが増加する場合に特に有効である。
フレームメモリのメモリセルをＤＲＡＭ（Ｄｙｎａｍｉｃ ＲＡＭ）で構成する場合、別
途不揮発性メモリを混載する必要があるが、作製工程が複雑になり製造コストが増大する
。ＯＳトランジスタで不揮発性メモリをフレームメモリ内に混載する構成とすることで、
製造コストの増大を招くことなく、画像データの圧縮または解凍を行うことができる。
フレームメモリのメモリセルをＤＲＡＭ（Ｄｙｎａｍｉｃ ＲＡＭ）で構成する場合、別
途不揮発性メモリを混載する必要があるが、作製工程が複雑になり製造コストが増大する
。ＯＳトランジスタで不揮発性メモリをフレームメモリ内に混載する構成とすることで、
製造コストの増大を招くことなく、画像データの圧縮または解凍を行うことができる。
なお、図１０（Ｂ）～（Ｆ）に示す回路構成はあくまで一例であり、本発明の一態様を
実現可能であれば任意の構成とすることができる。
実現可能であれば任意の構成とすることができる。
＜電子部品の作製方法例＞
図１１（Ａ）は、電子部品の作製方法例を示すフローチャートである。電子部品は、半
導体パッケージ、またはＩＣ用パッケージともいう。この電子部品は、端子取り出し方向
や、端子の形状に応じて、複数の規格や名称が存在する。そこで、本実施の形態では、そ
の一例について説明することにする。
図１１（Ａ）は、電子部品の作製方法例を示すフローチャートである。電子部品は、半
導体パッケージ、またはＩＣ用パッケージともいう。この電子部品は、端子取り出し方向
や、端子の形状に応じて、複数の規格や名称が存在する。そこで、本実施の形態では、そ
の一例について説明することにする。
トランジスタで構成される半導体装置は、組み立て工程（後工程）を経て、プリント基
板に脱着可能な部品が複数合わさることで完成する。後工程については、図１１（Ａ）に
示す各工程を経ることで完成させることができる。具体的には、前工程で得られる素子基
板が完成（ステップＳＴ７１）した後、基板の裏面を研削する。この段階で基板を薄膜化
して、前工程での基板の反り等を低減し、部品の小型化を図る。次に、基板を複数のチッ
プに分離するダイシング工程を行う（ステップＳＴ７２）。
板に脱着可能な部品が複数合わさることで完成する。後工程については、図１１（Ａ）に
示す各工程を経ることで完成させることができる。具体的には、前工程で得られる素子基
板が完成（ステップＳＴ７１）した後、基板の裏面を研削する。この段階で基板を薄膜化
して、前工程での基板の反り等を低減し、部品の小型化を図る。次に、基板を複数のチッ
プに分離するダイシング工程を行う（ステップＳＴ７２）。
図１１（Ｂ）は、ダイシング工程が行われる前の半導体ウエハ７１００の上面図である
。図１１（Ｃ）は、図１１（Ｂ）の部分拡大図である。半導体ウエハ７１００には、複数
の回路領域７１０２が設けられている。回路領域７１０２には、本発明の形態に係る半導
体装置が設けられている。
。図１１（Ｃ）は、図１１（Ｂ）の部分拡大図である。半導体ウエハ７１００には、複数
の回路領域７１０２が設けられている。回路領域７１０２には、本発明の形態に係る半導
体装置が設けられている。
複数の回路領域７１０２は、それぞれが分離領域７１０４に囲まれている。分離領域７
１０４と重なる位置に分離線（「ダイシングライン」ともいう。）７１０６が設定される
。ダイシング工程ＳＴ７２では、分離線７１０６に沿って半導体ウエハ７１００切断する
ことで、回路領域７１０２を含むチップ７１１０を半導体ウエハ７１００から切り出す。
図１１（Ｄ）にチップ７１１０の拡大図を示す。
１０４と重なる位置に分離線（「ダイシングライン」ともいう。）７１０６が設定される
。ダイシング工程ＳＴ７２では、分離線７１０６に沿って半導体ウエハ７１００切断する
ことで、回路領域７１０２を含むチップ７１１０を半導体ウエハ７１００から切り出す。
図１１（Ｄ）にチップ７１１０の拡大図を示す。
分離領域７１０４に導電層や半導体層を設けてもよい。分離領域７１０４に導電層や半
導体層を設けることで、ダイシング工程時に生じうるＥＳＤを緩和し、ダイシング工程に
起因する歩留まりの低下を防ぐことができる。また、一般にダイシング工程は、基板の冷
却、削りくずの除去、帯電防止などを目的として、炭酸ガスなどを溶解させて比抵抗を下
げた純水を切削部に供給しながら行なう。分離領域７１０４に導電層や半導体層を設ける
ことで、当該純水の使用量を削減することができる。よって、半導体装置の生産コストを
低減することができる。また、半導体装置の生産性を高めることができる。
導体層を設けることで、ダイシング工程時に生じうるＥＳＤを緩和し、ダイシング工程に
起因する歩留まりの低下を防ぐことができる。また、一般にダイシング工程は、基板の冷
却、削りくずの除去、帯電防止などを目的として、炭酸ガスなどを溶解させて比抵抗を下
げた純水を切削部に供給しながら行なう。分離領域７１０４に導電層や半導体層を設ける
ことで、当該純水の使用量を削減することができる。よって、半導体装置の生産コストを
低減することができる。また、半導体装置の生産性を高めることができる。
ステップＳＴ７２を行った後、分離したチップを個々にピックアップしてリードフレー
ム上に搭載し接合する、ダイボンディング工程を行う（ステップＳＴ７３）。ダイボンデ
ィング工程におけるチップとリードフレームとの接着方法は製品に適した方法を選択すれ
ばよい。例えば、接着は樹脂やテープによって行えばよい。ダイボンディング工程は、イ
ンターポーザ上にチップを搭載し接合してもよい。ワイヤーボンディング工程で、リード
フレームのリードとチップ上の電極とを金属の細線（ワイヤー）で電気的に接続する（ス
テップＳＴ７４）。金属の細線には、銀線や金線を用いることができる。ワイヤーボンデ
ィングは、ボールボンディングとウェッジボンディングの何れでもよい。
ム上に搭載し接合する、ダイボンディング工程を行う（ステップＳＴ７３）。ダイボンデ
ィング工程におけるチップとリードフレームとの接着方法は製品に適した方法を選択すれ
ばよい。例えば、接着は樹脂やテープによって行えばよい。ダイボンディング工程は、イ
ンターポーザ上にチップを搭載し接合してもよい。ワイヤーボンディング工程で、リード
フレームのリードとチップ上の電極とを金属の細線（ワイヤー）で電気的に接続する（ス
テップＳＴ７４）。金属の細線には、銀線や金線を用いることができる。ワイヤーボンデ
ィングは、ボールボンディングとウェッジボンディングの何れでもよい。
ワイヤーボンディングされたチップは、エポキシ樹脂等で封止される、モールド工程が
施される（ステップＳＴ７５）。モールド工程を行うことで電子部品の内部が樹脂で充填
され、機械的な外力による内蔵される回路部やワイヤーに対するダメージを低減すること
ができ、また水分や埃による特性の劣化を低減することができる。リードフレームのリー
ドをメッキ処理する。そしてリードを切断及び成形加工する（ステップＳＴ７６）。めっ
き処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確
実に行うことができる。パッケージの表面に印字処理（マーキング）を施す（ステップＳ
Ｔ７７）。検査工程（ステップＳＴ７８）を経て、電子部品が完成する（ステップＳＴ７
９）。上掲した実施の形態の半導体装置を組み込むことで、低消費電力で、小型な電子部
品を提供することができる。
施される（ステップＳＴ７５）。モールド工程を行うことで電子部品の内部が樹脂で充填
され、機械的な外力による内蔵される回路部やワイヤーに対するダメージを低減すること
ができ、また水分や埃による特性の劣化を低減することができる。リードフレームのリー
ドをメッキ処理する。そしてリードを切断及び成形加工する（ステップＳＴ７６）。めっ
き処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確
実に行うことができる。パッケージの表面に印字処理（マーキング）を施す（ステップＳ
Ｔ７７）。検査工程（ステップＳＴ７８）を経て、電子部品が完成する（ステップＳＴ７
９）。上掲した実施の形態の半導体装置を組み込むことで、低消費電力で、小型な電子部
品を提供することができる。
完成した電子部品の斜視模式図を図１１（Ｅ）に示す。図１１（Ｅ）では、電子部品の
一例として、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）の斜視模式図を示している
。図１１（Ｅ）に示すように、電子部品７０００は、リード７００１及びチップ７１１０
を有する。
一例として、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）の斜視模式図を示している
。図１１（Ｅ）に示すように、電子部品７０００は、リード７００１及びチップ７１１０
を有する。
電子部品７０００は、例えばプリント基板７００２に実装される。このような電子部品
７０００が複数組み合わされて、それぞれがプリント基板７００２上で電気的に接続され
ることで電子機器に搭載することができる。完成した回路基板７００４は、電子機器等の
内部に設けられる。電子部品７０００を搭載することで、電子機器の消費電力を削減する
ことができる。または、電子機器を小型化することが容易になる。
７０００が複数組み合わされて、それぞれがプリント基板７００２上で電気的に接続され
ることで電子機器に搭載することができる。完成した回路基板７００４は、電子機器等の
内部に設けられる。電子部品７０００を搭載することで、電子機器の消費電力を削減する
ことができる。または、電子機器を小型化することが容易になる。
電子部品７０００は、デジタル信号処理、ソフトウェア無線、アビオニクス（通信機器
、航法システム、自動操縦装置、飛行管理システム等の航空に関する電子機器）、ＡＳＩ
Ｃのプロトタイピング、医療用画像処理、音声認識、暗号、バイオインフォマティクス（
生物情報科学）、機械装置のエミュレータ、および電波天文学における電波望遠鏡等、幅
広い分野の電子機器の電子部品（ＩＣチップ）に適用することが可能である。このような
電子機器としては、カメラ（ビデオカメラ、デジタルスチルカメラ等）、表示装置、パー
ソナルコンピュータ（ＰＣ）、携帯電話、携帯型を含むゲーム機、携帯型情報端末（スマ
ートフォン、タブレット型情報端末など）、電子書籍端末、ウエアラブル型情報端末（時
計型、ヘッドマウント型、ゴーグル型、眼鏡型、腕章型、ブレスレット型、ネックレス型
等）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプ
レイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払
い機（ＡＴＭ）、自動販売機、家庭用電化製品などが挙げられる。
、航法システム、自動操縦装置、飛行管理システム等の航空に関する電子機器）、ＡＳＩ
Ｃのプロトタイピング、医療用画像処理、音声認識、暗号、バイオインフォマティクス（
生物情報科学）、機械装置のエミュレータ、および電波天文学における電波望遠鏡等、幅
広い分野の電子機器の電子部品（ＩＣチップ）に適用することが可能である。このような
電子機器としては、カメラ（ビデオカメラ、デジタルスチルカメラ等）、表示装置、パー
ソナルコンピュータ（ＰＣ）、携帯電話、携帯型を含むゲーム機、携帯型情報端末（スマ
ートフォン、タブレット型情報端末など）、電子書籍端末、ウエアラブル型情報端末（時
計型、ヘッドマウント型、ゴーグル型、眼鏡型、腕章型、ブレスレット型、ネックレス型
等）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプ
レイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払
い機（ＡＴＭ）、自動販売機、家庭用電化製品などが挙げられる。
次いで、コンピュータ、携帯情報端末（携帯電話、携帯型ゲーム機、音響再生装置など
も含む）、電子ペーパー、テレビジョン装置（テレビ、又はテレビジョン受信機ともいう
）、デジタルビデオカメラなどの電子機器に、上述の電子部品を適用する場合について説
明する。
も含む）、電子ペーパー、テレビジョン装置（テレビ、又はテレビジョン受信機ともいう
）、デジタルビデオカメラなどの電子機器に、上述の電子部品を適用する場合について説
明する。
図１２（Ａ）は、携帯型の情報端末であり、筐体８０１、筐体８０２、第１の表示部８
０３ａ、第２の表示部８０３ｂなどによって構成されている。筐体８０１と筐体８０２の
少なくとも一部には、先の実施の形態に示す半導体装置が設けられている。そのため、低
消費電力化が図られた携帯型の情報端末が実現される。
０３ａ、第２の表示部８０３ｂなどによって構成されている。筐体８０１と筐体８０２の
少なくとも一部には、先の実施の形態に示す半導体装置が設けられている。そのため、低
消費電力化が図られた携帯型の情報端末が実現される。
なお、第１の表示部８０３ａはタッチ入力機能を有するパネルとなっており、例えば図
１２（Ａ）の左図のように、第１の表示部８０３ａに表示される選択ボタン８０４により
「タッチ入力」を行うか、「キーボード入力」を行うかを選択できる。選択ボタンは様々
な大きさで表示できるため、幅広い世代の人が使いやすさを実感できる。ここで、例えば
「キーボード入力」を選択した場合、図１２（Ａ）の右図のように第１の表示部８０３ａ
にはキーボード８０５が表示される。これにより、従来の情報端末と同様に、キー入力に
よる素早い文字入力などが可能となる。
１２（Ａ）の左図のように、第１の表示部８０３ａに表示される選択ボタン８０４により
「タッチ入力」を行うか、「キーボード入力」を行うかを選択できる。選択ボタンは様々
な大きさで表示できるため、幅広い世代の人が使いやすさを実感できる。ここで、例えば
「キーボード入力」を選択した場合、図１２（Ａ）の右図のように第１の表示部８０３ａ
にはキーボード８０５が表示される。これにより、従来の情報端末と同様に、キー入力に
よる素早い文字入力などが可能となる。
また、図１２（Ａ）に示す携帯型の情報端末は、図１２（Ａ）の右図のように、第１の
表示部８０３ａ及び第２の表示部８０３ｂのうち、一方を取り外すことができる。第２の
表示部８０３ｂもタッチ入力機能を有するパネルとし、持ち運びの際、さらなる軽量化を
図ることができ、一方の手で筐体８０２を持ち、他方の手で操作することができるため便
利である。
表示部８０３ａ及び第２の表示部８０３ｂのうち、一方を取り外すことができる。第２の
表示部８０３ｂもタッチ入力機能を有するパネルとし、持ち運びの際、さらなる軽量化を
図ることができ、一方の手で筐体８０２を持ち、他方の手で操作することができるため便
利である。
図１２（Ａ）に示す携帯型の情報端末は、様々な情報（静止画、動画、テキスト画像な
ど）を表示する機能、カレンダー、日付又は時刻などを表示部に表示する機能、表示部に
表示した情報を操作又は編集する機能、様々なソフトウェア（プログラム）によって処理
を制御する機能、等を有することができる。また、筐体の裏面や側面に、外部接続用端子
（イヤホン端子、ＵＳＢ端子など）、記録媒体挿入部などを備える構成としてもよい。
ど）を表示する機能、カレンダー、日付又は時刻などを表示部に表示する機能、表示部に
表示した情報を操作又は編集する機能、様々なソフトウェア（プログラム）によって処理
を制御する機能、等を有することができる。また、筐体の裏面や側面に、外部接続用端子
（イヤホン端子、ＵＳＢ端子など）、記録媒体挿入部などを備える構成としてもよい。
また、図１２（Ａ）に示す携帯型の情報端末は、無線で情報を送受信できる構成として
もよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロー
ドする構成とすることも可能である。
もよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロー
ドする構成とすることも可能である。
更に、図１２（Ａ）に示す筐体８０２にアンテナやマイク機能や無線機能を持たせ、携
帯電話として用いてもよい。
帯電話として用いてもよい。
図１２（Ｂ）は、電子ペーパーを実装した電子書籍端末８１０であり、筐体８１１と筐
体８１２の２つの筐体で構成されている。筐体８１１及び筐体８１２には、それぞれ表示
部８１３及び表示部８１４が設けられている。筐体８１１と筐体８１２は、軸部８１５に
より接続されており、該軸部８１５を軸として開閉動作を行うことができる。また、筐体
８１１は、電源８１６、操作キー８１７、スピーカー８１８などを備えている。筐体８１
１、筐体８１２の少なくとも一には、先の実施の形態に示す半導体装置が設けられている
。そのため、低消費電力化が図られた電子書籍端末が実現される。
体８１２の２つの筐体で構成されている。筐体８１１及び筐体８１２には、それぞれ表示
部８１３及び表示部８１４が設けられている。筐体８１１と筐体８１２は、軸部８１５に
より接続されており、該軸部８１５を軸として開閉動作を行うことができる。また、筐体
８１１は、電源８１６、操作キー８１７、スピーカー８１８などを備えている。筐体８１
１、筐体８１２の少なくとも一には、先の実施の形態に示す半導体装置が設けられている
。そのため、低消費電力化が図られた電子書籍端末が実現される。
図１２（Ｃ）は、テレビジョン装置であり、筐体８２１、表示部８２２、スタンド８２
３などで構成されている。テレビジョン装置８２０の操作は、筐体８２１が備えるスイッ
チや、リモコン操作機８２４により行うことができる。筐体８２１及びリモコン操作機８
２４には、先の実施の形態に示す半導体装置が設けられている。そのため、低消費電力化
が図られたテレビジョン装置が実現される。
３などで構成されている。テレビジョン装置８２０の操作は、筐体８２１が備えるスイッ
チや、リモコン操作機８２４により行うことができる。筐体８２１及びリモコン操作機８
２４には、先の実施の形態に示す半導体装置が設けられている。そのため、低消費電力化
が図られたテレビジョン装置が実現される。
図１２（Ｄ）は、スマートフォンであり、本体８３０には、表示部８３１と、スピーカ
ー８３２と、マイク８３３と、操作ボタン８３４等が設けられている。本体８３０内には
、先の実施の形態に示す半導体装置が設けられている。そのため誤動作が少なく、低消費
電力化が図られたスマートフォンが実現される。
ー８３２と、マイク８３３と、操作ボタン８３４等が設けられている。本体８３０内には
、先の実施の形態に示す半導体装置が設けられている。そのため誤動作が少なく、低消費
電力化が図られたスマートフォンが実現される。
図１２（Ｅ）は、デジタルカメラであり、本体８４１、表示部８４２、操作スイッチ８
４３などによって構成されている。本体８４１内には、先の実施の形態に示す半導体装置
が設けられている。そのため、低消費電力化が図られたデジタルカメラが実現される。
４３などによって構成されている。本体８４１内には、先の実施の形態に示す半導体装置
が設けられている。そのため、低消費電力化が図られたデジタルカメラが実現される。
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が
設けられている。このため、低消費電力化が図られた電子機器が実現される。
設けられている。このため、低消費電力化が図られた電子機器が実現される。
＜本明細書等の記載に関する付記＞
本明細書等において、「第１」、「第２」、「第３」という序数詞は、構成要素の混同
を避けるために付したものである。従って、構成要素の数を限定するものではない。また
、構成要素の順序を限定するものではない。
本明細書等において、「第１」、「第２」、「第３」という序数詞は、構成要素の混同
を避けるために付したものである。従って、構成要素の数を限定するものではない。また
、構成要素の順序を限定するものではない。
本明細書等において、ブロック図では、構成要素を機能毎に分類し、互いに独立したブ
ロックとして示している。しかしながら実際の回路等においては、構成要素を機能毎に切
り分けることが難しく、一つの回路に複数の機能が係わる場合や、複数の回路にわたって
一つの機能が関わる場合があり得る。そのため、ブロック図のブロックは、明細書で説明
した構成要素に限定されず、状況に応じて適切に言い換えることができる。
ロックとして示している。しかしながら実際の回路等においては、構成要素を機能毎に切
り分けることが難しく、一つの回路に複数の機能が係わる場合や、複数の回路にわたって
一つの機能が関わる場合があり得る。そのため、ブロック図のブロックは、明細書で説明
した構成要素に限定されず、状況に応じて適切に言い換えることができる。
なお図面において、同一の要素または同様な機能を有する要素、同一の材質の要素、あ
るいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は
省略する場合がある。
るいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は
省略する場合がある。
本明細書等において、トランジスタの接続関係を説明する際、ソースとドレインとの一
方を、「ソース又はドレインの一方」（又は第１電極、又は第１端子）と表記し、ソース
とドレインとの他方を「ソース又はドレインの他方」（又は第２電極、又は第２端子）と
表記している。これは、トランジスタのソースとドレインは、トランジスタの構造又は動
作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称につい
ては、ソース（ドレイン）端子や、ソース（ドレイン）電極等、状況に応じて適切に言い
換えることができる。
方を、「ソース又はドレインの一方」（又は第１電極、又は第１端子）と表記し、ソース
とドレインとの他方を「ソース又はドレインの他方」（又は第２電極、又は第２端子）と
表記している。これは、トランジスタのソースとドレインは、トランジスタの構造又は動
作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称につい
ては、ソース（ドレイン）端子や、ソース（ドレイン）電極等、状況に応じて適切に言い
換えることができる。
また、本明細書等において、電圧と電位は、適宜言い換えることができる。電圧は、基
準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位（接地
電位）とすると、電圧を電位に言い換えることができる。グラウンド電位は必ずしも０Ｖ
を意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、
配線等に与える電位を変化させる場合がある。
準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位（接地
電位）とすると、電圧を電位に言い換えることができる。グラウンド電位は必ずしも０Ｖ
を意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、
配線等に与える電位を変化させる場合がある。
本明細書等において、スイッチとは、導通状態（オン状態）、または、非導通状態（オ
フ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。または、
スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。
フ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。または、
スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。
一例としては、電気的スイッチ又は機械的なスイッチなどを用いることができる。つま
り、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。
り、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。
なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」とは、
トランジスタのソースとドレインが電気的に短絡されているとみなせる状態をいう。また
、トランジスタの「非導通状態」とは、トランジスタのソースとドレインが電気的に遮断
されているとみなせる状態をいう。なおトランジスタを単なるスイッチとして動作させる
場合には、トランジスタの極性（導電型）は特に限定されない。
トランジスタのソースとドレインが電気的に短絡されているとみなせる状態をいう。また
、トランジスタの「非導通状態」とは、トランジスタのソースとドレインが電気的に遮断
されているとみなせる状態をいう。なおトランジスタを単なるスイッチとして動作させる
場合には、トランジスタの極性（導電型）は特に限定されない。
本明細書等において、ＡとＢとが接続されている、とは、ＡとＢとが直接接続されてい
るものの他、電気的に接続されているものを含むものとする。ここで、ＡとＢとが電気的
に接続されているとは、ＡとＢとの間で、何らかの電気的作用を有する対象物が存在する
とき、ＡとＢとの電気信号の授受を可能とするものをいう。
るものの他、電気的に接続されているものを含むものとする。ここで、ＡとＢとが電気的
に接続されているとは、ＡとＢとの間で、何らかの電気的作用を有する対象物が存在する
とき、ＡとＢとの電気信号の授受を可能とするものをいう。
１０ 半導体装置
１０Ａ 半導体装置
１０Ｂ 半導体装置
１０Ｃ アプリケーションプロセッサ
１０Ｄ 半導体装置
１０Ｅ アプリケーションプロセッサ
２０ ＭＰＵ
３０ Ｉ／Ｆ
３０Ａ Ｉ／Ｆ
３０Ｂ Ｉ／Ｆ
３０Ｃ ディスプレイＩ／Ｆ
３０Ｄ メモリＩ／Ｆ
３２ レジスタ
３３ フリップフロップ
３４ 記憶回路
３５ フリップフロップ
３６ 記憶回路
３７ バックアップ回路
３８ スイッチ
４０ 機能デバイス
４０Ａ 機能デバイス
４０Ｂ 機能デバイス
４１ ディスプレイデバイス
４２ ディスプレイコントローラ
４３ 表示部
４４ 画素
４５ ＤＲＡＭ
５０ システムバス
６３ スイッチ
６４ スイッチ
６５ インバータ回路
６６ インバータ回路
６７ インバータ回路
６８ インバータ回路
６９ トランジスタ
７０ トランジスタ
７１ トランジスタ
７２ 容量素子
７３ トランジスタ
７４ トランジスタ
７５ トランジスタ
７６ 容量素子
７７ スイッチ
７８ スイッチ
７９ インバータ回路
８５ インバータ回路
８６ インバータ回路
９０ メモリセルアレイ
９１ ワード線駆動回路
９２ ビット線駆動回路
ＭＣ メモリセル
ＭＣ＿Ａ メモリセル
ＭＣ＿Ｂ メモリセル
ＭＣ＿Ｃ メモリセル
ＭＣ＿Ｄ メモリセル
ＭＣ＿Ｅ メモリセル
ＷＬ ワード線
ＢＬ ビット線
ＳＬ ソース線
ＷＷＬ 書き込みワード線
ＲＷＬ 読み出しワード線
ＯＳ１ トランジスタ
９３ 容量素子
Ｍ１ トランジスタ
Ｍ２ トランジスタ
ＳＮ 電荷保持ノード
Ｓ１１ ステップ
Ｓ１２ ステップ
Ｓ１３ ステップ
Ｓ１４ ステップ
Ｓ１５ ステップ
Ｓ１６ ステップ
２１ パワーコントローラ
２２ ＳＲＡＭ
２３ ＧＰＵ
２４ ＦＰＧＡ
２５ フレームメモリ
７０００ 電子部品
７００１ リード
７００２ プリント基板
７００４ 回路基板
７１００ 半導体ウエハ
７１０２ 回路領域
７１０４ 分離領域
７１０６ 分離線
７１１０ チップ
８０１ 筐体
８０２ 筐体
８０３ａ 表示部
８０３ｂ 表示部
８０４ 選択ボタン
８０５ キーボード
８１０ 電子書籍端末
８１１ 筐体
８１２ 筐体
８１３ 表示部
８１４ 表示部
８１５ 軸部
８１６ 電源
８１７ 操作キー
８１８ スピーカー
８２０ テレビジョン装置
８２１ 筐体
８２２ 表示部
８２３ スタンド
８２４ リモコン操作機
８３０ 本体
８３１ 表示部
８３２ スピーカー
８３３ マイク
８３４ 操作ボタン
８４１ 本体
８４２ 表示部
８４３ 操作スイッチ
１０Ａ 半導体装置
１０Ｂ 半導体装置
１０Ｃ アプリケーションプロセッサ
１０Ｄ 半導体装置
１０Ｅ アプリケーションプロセッサ
２０ ＭＰＵ
３０ Ｉ／Ｆ
３０Ａ Ｉ／Ｆ
３０Ｂ Ｉ／Ｆ
３０Ｃ ディスプレイＩ／Ｆ
３０Ｄ メモリＩ／Ｆ
３２ レジスタ
３３ フリップフロップ
３４ 記憶回路
３５ フリップフロップ
３６ 記憶回路
３７ バックアップ回路
３８ スイッチ
４０ 機能デバイス
４０Ａ 機能デバイス
４０Ｂ 機能デバイス
４１ ディスプレイデバイス
４２ ディスプレイコントローラ
４３ 表示部
４４ 画素
４５ ＤＲＡＭ
５０ システムバス
６３ スイッチ
６４ スイッチ
６５ インバータ回路
６６ インバータ回路
６７ インバータ回路
６８ インバータ回路
６９ トランジスタ
７０ トランジスタ
７１ トランジスタ
７２ 容量素子
７３ トランジスタ
７４ トランジスタ
７５ トランジスタ
７６ 容量素子
７７ スイッチ
７８ スイッチ
７９ インバータ回路
８５ インバータ回路
８６ インバータ回路
９０ メモリセルアレイ
９１ ワード線駆動回路
９２ ビット線駆動回路
ＭＣ メモリセル
ＭＣ＿Ａ メモリセル
ＭＣ＿Ｂ メモリセル
ＭＣ＿Ｃ メモリセル
ＭＣ＿Ｄ メモリセル
ＭＣ＿Ｅ メモリセル
ＷＬ ワード線
ＢＬ ビット線
ＳＬ ソース線
ＷＷＬ 書き込みワード線
ＲＷＬ 読み出しワード線
ＯＳ１ トランジスタ
９３ 容量素子
Ｍ１ トランジスタ
Ｍ２ トランジスタ
ＳＮ 電荷保持ノード
Ｓ１１ ステップ
Ｓ１２ ステップ
Ｓ１３ ステップ
Ｓ１４ ステップ
Ｓ１５ ステップ
Ｓ１６ ステップ
２１ パワーコントローラ
２２ ＳＲＡＭ
２３ ＧＰＵ
２４ ＦＰＧＡ
２５ フレームメモリ
７０００ 電子部品
７００１ リード
７００２ プリント基板
７００４ 回路基板
７１００ 半導体ウエハ
７１０２ 回路領域
７１０４ 分離領域
７１０６ 分離線
７１１０ チップ
８０１ 筐体
８０２ 筐体
８０３ａ 表示部
８０３ｂ 表示部
８０４ 選択ボタン
８０５ キーボード
８１０ 電子書籍端末
８１１ 筐体
８１２ 筐体
８１３ 表示部
８１４ 表示部
８１５ 軸部
８１６ 電源
８１７ 操作キー
８１８ スピーカー
８２０ テレビジョン装置
８２１ 筐体
８２２ 表示部
８２３ スタンド
８２４ リモコン操作機
８３０ 本体
８３１ 表示部
８３２ スピーカー
８３３ マイク
８３４ 操作ボタン
８４１ 本体
８４２ 表示部
８４３ 操作スイッチ
Claims (3)
- プロセッサと、パワーコントローラと、インターフェース回路と、電源電圧に接続されたスイッチと、を有する半導体装置であって、
前記インターフェース回路は、ディスプレイデバイスの設定情報を記憶するレジスタとフレームメモリとを有し、
前記インターフェース回路は、前記プロセッサと、ディスプレイデバイスとの間で入出力される信号を伝える機能を有し、
前記ディスプレイデバイスは、ディスプレイコントローラと表示部とを有し、
前記ディスプレイコントローラは、前記フレームメモリとの間で画像データの送受信を行い、
前記パワーコントローラは、前記インターフェース回路へ前記電源電圧を供給させ、または前記電源電圧の供給を遮断させる機能を有し、
前記スイッチは、前記パワーコントローラにより制御され、前記スイッチがオンすることにより、前記インターフェース回路に前記電源電圧が供給され、前記スイッチがオフすることにより、前記インターフェース回路に前記電源電圧の供給が遮断され、
前記プロセッサは、前記パワーコントローラによる前記電源電圧の供給または遮断をされておらず、
前記レジスタは、前記電源電圧が供給される状態で前記設定情報を記憶可能であり、前記電源電圧の供給が遮断される状態で前記設定情報を消失する第１の記憶回路と、前記電源電圧の供給が遮断される状態で前記設定情報を記憶可能な第２の記憶回路と、を有し、
前記インターフェース回路は、
前記第１の記憶回路に前記設定情報に記憶させる第１の状態と、
前記第１の記憶回路に記憶した前記設定情報に基づいて前記ディスプレイデバイスの動作を行う第２の状態と、
前記第１の記憶回路に記憶した前記設定情報を前記第２の記憶回路に記憶させて前記電源電圧の供給が遮断される第３の状態と、
前記電源電圧の供給を再開して前記第２の記憶回路に記憶した前記設定情報を前記第１の記憶回路に記憶させる第４の状態と、が切り替わる機能を有し、
前記ディスプレイデバイスは、前記表示部の画素に書き込まれた映像信号を書き換える動画表示状態と、前記画素に書き込まれた映像信号を書き換えない静止画表示状態と、を切り替えて動作する機能を有し、
前記インターフェース回路は、
前記ディスプレイデバイスが前記動画表示状態時に前記第２の状態に切り替え、
前記ディスプレイデバイスが前記動画表示状態から前記静止画表示状態に移行時に前記第３の状態に切り替え、
前記ディスプレイデバイスが前記静止画表示状態から前記動画表示状態に移行時に前記第４の状態を経て前記第２の状態に切り替わる機能を有する半導体装置。 - 請求項１において、
前記第２の記憶回路は、第１のトランジスタと、第２のトランジスタと、を有し、
前記第１のトランジスタは、チャネル形成領域となる半導体層に酸化物半導体を有し、
前記第１のトランジスタのソースまたはドレインの一方は、前記第２のトランジスタのゲートに電気的に接続され、
前記第１のトランジスタは、前記第１のトランジスタを非導通状態とすることで前記第２のトランジスタのゲートの電荷を保持する機能を有する半導体装置。 - 請求項１または２において、
前記フレームメモリは、第３のトランジスタを有し、
前記第３のトランジスタは、チャネル形成領域となる半導体層に酸化物半導体を有し、
前記第３のトランジスタは、前記第３のトランジスタを非導通状態とすることで前記第３のトランジスタのソースまたはドレインの一方の電荷を保持することができる機能を有する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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Applications Claiming Priority (3)
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|---|---|---|---|
| JP2016081765 | 2016-04-15 | ||
| JP2016081765 | 2016-04-15 | ||
| JP2017075815A JP2017194680A (ja) | 2016-04-15 | 2017-04-06 | 半導体装置、電子部品、および電子機器 |
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|---|---|
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ID=60038841
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2017075815A Withdrawn JP2017194680A (ja) | 2016-04-15 | 2017-04-06 | 半導体装置、電子部品、および電子機器 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2023106725A Pending JP2023153768A (ja) | 2016-04-15 | 2023-06-29 | 半導体装置 |
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| Country | Link |
|---|---|
| US (2) | US10430093B2 (ja) |
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| KR (1) | KR102295315B1 (ja) |
| CN (1) | CN109074296B (ja) |
| TW (1) | TWI757282B (ja) |
| WO (1) | WO2017178923A1 (ja) |
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|---|---|---|---|---|
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| TWI791009B (zh) * | 2018-01-19 | 2023-02-01 | 力智電子股份有限公司 | 半導體元件 |
| KR102632710B1 (ko) * | 2019-12-10 | 2024-02-02 | 엘지디스플레이 주식회사 | 화소 구동 회로를 포함한 전계발광 표시장치 |
| CN111552365B (zh) * | 2020-04-02 | 2022-07-12 | 北京新忆科技有限公司 | 存储器芯片及其控制方法 |
| CN112556988B (zh) * | 2020-12-02 | 2023-09-26 | 海信视像科技股份有限公司 | 显示装置及其检测电路 |
| WO2022118141A1 (ja) * | 2020-12-06 | 2022-06-09 | 株式会社半導体エネルギー研究所 | 表示装置、および表示補正システム |
Citations (5)
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