TW201428478A - 微控制器及其製造方法 - Google Patents
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Abstract
本發明的目的之一是提供一種以低耗電量模式進行工作的微控制器。微控制器包括CPU、記憶體及計時器電路等週邊電路。週邊電路的暫存器設置在與匯流排的介面中。在微控制器中設置有用來控制電源供應的電源閘,除了所有電路處於活動狀態的通常工作模式之外還可以以只使電路的一部分處於活動狀態的低耗電量模式進行工作。在暫存器如CPU的暫存器等中設置有揮發性記憶部及非揮發性記憶部。在遮斷電源供應之前將揮發性記憶部的資料移動到非揮發性記憶部。在恢復到通常模式的情況下,在再次開始供應電源時,非揮發性記憶部的資料寫回到揮發性記憶部。
Description
本發明係關於一種微控制器及其製造方法。注意,微控制器是半導體裝置之一,有時稱為微控制器單元、MCU、μC等。
在本說明書中,半導體裝置指的是能夠藉由利用半導體特性而工作的所有裝置,因此電光裝置、半導體電路及電子裝置都是半導體裝置。
隨著半導體裝置的微型化技術的進步,越來越提高微控制器的積體度。由此,微控制器內部的各種半導體元件(例如,電晶體等)的洩漏電流增加,而微控制器的耗電量大幅度地增加。因此,近年來,微控制器的低耗電量化成為主要的課題之一。
作為用來實現微控制器的低耗電量化的方法之一,有如下技術(參照專利文獻1):將構成微控制器的電路方塊中的在工作時不需要的電路方塊轉移到低耗電量模式。
[專利文獻1]日本專利申請公開平10-301659號公報
在電源被遮斷的電路方塊中,由於在遮斷電源時積體電路內的所有節點的邏輯立即揮發,所以遮斷電源的時序限於所進行的處理完全結束之後。
鑒於上述問題,本發明的一個方式的目的之一是提供一種藉由遮斷對在工作時不需要的電路供應電源來降低耗電量的微控制器。
另外,本發明的一個方式的目的之一是提供一種可靠性高的微控制器。
所公開的發明的一個方式是一種微控制器,包括:輸入電源電位的端子;CPU;非揮發性記憶體;具有測量時間的功能並輸出第一中斷信號的第一週邊電路;用作與外部設備的介面並輸出第二中斷信號的第二週邊電路;對從外部輸入的類比信號進行處理並輸出第三中斷信號的第三週邊電路;判斷所述第一至第三中斷信號的優先度並輸出第四中斷信號的中斷控制器;用於所述第一至第三週邊電路、所述CPU及所述中斷控制器的第一至第五暫存器;對所述第一至第三週邊電路、所述CPU、所述記憶體、所述中斷控制器、所述第一暫存器、所述第四暫存器及所述第五暫存器進行所述電源電位的供應及停止的電源閘;控制所述電源閘的控制器;以及所述控制器用第六
暫存器。
上述方式的微控制器作為工作模式至少具有
第一至第三工作模式。所述第一工作模式是使所述微控制器的所有電路處於活動狀態的模式。所述第二工作模式是使所述控制器、所述第一週邊電路、所述第一暫存器、第二暫存器及第六暫存器處於活動狀態並使其他電路處於非活動狀態的模式。所述第三工作模式是使所述控制器及所述第六暫存器處於活動狀態並使其他電路處於非活動狀態的模式。根據所述CPU的指令開始從所述第一工作模式轉移到所述第二或第三工作模式的處理。另外,藉由將所述第一中斷信號輸入到所述控制器,開始從所述第二工作模式轉移到所述第一工作模式的處理。另外,藉由將中斷信號從外部輸入到所述控制器,開始從所述第三工作模式轉移到所述第一工作模式的處理。
所述第一暫存器、所述第四暫存器及第五暫
存器包括揮發性記憶部和非揮發性記憶部,在所述電源閘遮斷電源供應之前該揮發性記憶部的資料轉移到該非揮發性記憶部,在所述電源閘再次開始電源供應時,轉移到該非揮發性記憶部的資料寫入到該揮發性記憶部。
此外,與第一暫存器等同樣,在其他暫存器
如第三暫存器中也可以設置揮發性記憶部和非揮發性記憶部。在此情況下也在所述電源閘遮斷電源供應之前該揮發性記憶部的資料轉移到該非揮發性記憶部,在所述電源閘再次開始電源供應時,轉移到該非揮發性記憶部的資料寫
入到該揮發性記憶部。
在上述方式中,上述記憶體的記憶單元可以
包括使用氧化物半導體層的電晶體及使用矽的電晶體。此外,暫存器的非揮發性記憶部可以包括使用氧化物半導體層的電晶體及使用矽的電晶體。
此外,在上述方式中,藉由使用將包括氧化
物半導體層的多層膜用於上述記憶體的記憶單元,可以提高可靠性。
另外,使用包括氧化物半導體層的多層膜的
電晶體是一種半導體裝置,該半導體裝置包括:包含第一氧化物層、第二氧化物層以及氧化物半導體層的多層膜;與多層膜接觸地設置的閘極絕緣膜;隔著閘極絕緣膜與多層膜重疊地設置的閘極電極,其中,氧化物半導體層包含銦並與第一氧化物層接觸地設置,第一氧化物層包含銦並是其能隙比氧化物半導體層大的層,氧化物半導體層設置在第一氧化物層與第二氧化物層之間並與其接觸,第二氧化物層包含銦並是其能隙比氧化物半導體層大的層。
為了使在氧化物半導體層中形成通道的電晶
體具有穩定的電特性,降低氧化物半導體層的雜質濃度而實現高純度本質是有效的。實現高純度本質是指使氧化物半導體層實現本質或實際上實現本質。注意,當實際上實現本質時,氧化物半導體層的載子密度低於1×1017/cm3、低於1×1015/cm3或低於1×1013/cm3。在氧化物半導體層中,氫、氮、碳、矽以及除了主成分以外的金屬元素都是
雜質。為了降低氧化物半導體層的雜質濃度,較佳為還降低接近於氧化物半導體層的第一氧化物層和第二氧化物層中的雜質濃度。
例如,在氧化物半導體層中,矽形成雜質能
階。另外,有時該雜質能階成為陷阱,使得電晶體的電特性劣化。具體地,氧化物半導體層的矽濃度低於1×1019atoms/cm3、較佳低於5×1018atoms/cm3,更佳低於1×1018atoms/cm3。另外,作為電晶體的閘極絕緣膜,在很多情況下使用氧化矽、氧氮化矽、氮化矽、氮氧化矽等包含矽的絕緣膜,所以較佳為不使氧化物半導體層與閘極絕緣膜接觸。
另外,在氧化物半導體層中氫及氮形成施體
能階,使得載子密度增大。
另外,當在閘極絕緣膜和氧化物半導體層之
間的介面形成通道時,在該介面產生介面散射,由此電晶體的場效移動率變低。從上述觀點來看,較佳為以不與閘極絕緣膜接觸的方式形成氧化物半導體層而將通道從閘極絕緣膜離開。
因此,藉由將電晶體的通道從閘極絕緣膜離
開,可以實現具有穩定的電特性和高場效移動率的電晶體。因為該電晶體具有穩定的電特性,所以藉由使用該電晶體作為顯示裝置的切換元件,可以實現高可靠性的顯示裝置。另外,該電晶體具有高場效移動率。
為了將電晶體的通道從閘極絕緣膜離開,例
如作為包含氧化物半導體層的多層膜可以採用如下結構。
包含氧化物半導體層的多層膜至少包括氧化
物半導體層(方便起見,稱為第二氧化物層)以及設置在第二氧化物層和閘極絕緣膜之間的第一氧化物層(也稱為阻擋層)。第一氧化物層由構成第二氧化物層的元素中的一種以上構成。另外,第一氧化物層是其導帶底端的能量比起第二氧化物層的導帶底端的能量近於真空能階0.05eV以上、0.07eV以上、0.1eV以上或0.15eV以上的氧化物層,並且,是近於真空能階2eV以下、1eV以下、0.5eV以下或0.4eV以下的氧化物層。另外,第二氧化物層較佳為至少包含銦,因為載子遷移率得到提高。此時,當對閘極電極施加電場時,在包含氧化物半導體層的多層膜中,通道形成在導帶底端的能量較小的第二氧化物層。就是說,藉由在第二氧化物層和閘極絕緣膜之間具有第一氧化物層,可以將電晶體的通道形成在不與閘極絕緣膜接觸的層(在此第二氧化物層)中。另外,由構成第二氧化物層的元素中的一種以上構成第一氧化物層,由此在第一氧化物層和第二氧化物層之間的介面不容易產生介面散射。因此,在該介面不阻礙載子的移動,從而可以提高電晶體的場效移動率。
例如,第一氧化物層包含其原子個數比比第
二氧化物層高的鋁、鈦、矽、鎵、鍺、釔、鋯、錫、鑭、鈰或鉿,即可。具體地,作為第一氧化物層,使用包含其原子個數比與第二氧化物層相比高1.5倍以上、較佳為2
倍以上、更佳為3倍以上的上述元素的氧化物層。上述元素與氧堅固地接合,所以具有抑制氧缺損產生在氧化物層中的功能。就是說,與第二氧化物層相比,第一氧化物層不容易產生氧缺損。
或者,在第二氧化物層和第一氧化物層都是
In-M-Zn氧化物的情況下,當將第一氧化物層設定為In:M:Zn=x1:y1:z1[原子個數比]並且將第二氧化物層設定為In:M:Zn=x2:y2:z2[原子個數比]時,選擇y1/x1比y2/x2大的第一氧化物層及第二氧化物層。注意,元素M是其與氧的接合力比In與氧的接合力大的金屬元素,例如可以舉出Al、Ti、Ga、Y、Zr、Sn、La、Ce、Nd或Hf等。較佳的是,選擇y1/x1比y2/x2大1.5倍以上的第一氧化物層及第二氧化物層。更佳的是,選擇y1/x1比y2/x2大2倍以上的第一氧化物層及第二氧化物層。進一步較佳的是,選擇y1/x1比y2/x2大3倍以上的第一氧化物層及第二氧化物層。此時,在第二氧化物層中,如果y1為x1以上就可以使電晶體具有穩定的電特性,所以是較佳的。但是,如果y1為x1的3倍以上就電晶體的場效移動率變低,所以較佳y1小於x1的3倍。
將第一氧化物層的厚度設定為3nm以上且
100nm以下,較佳為3nm以上且50nm以下。另外,將第二氧化物層的厚度設定為3nm以上且200nm以下,較佳為3nm以上且100nm以下,更佳為3nm以上且50nm以下。
此外,包含氧化物半導體層的多層膜也可以
在與閘極絕緣膜對置的一側包括與絕緣膜及第二氧化物層接觸的第三氧化物層(也稱為阻擋層)。第三氧化物層由構成第二氧化物層的元素中的一種以上構成。另外,第三氧化物層是其導帶底端的能量比起第二氧化物層的導帶底端的能量近於真空能階0.05eV以上、0.07eV以上、0.1eV以上或0.15eV以上的氧化物層,並且,是近於真空能階2eV以下、1eV以下、0.5eV以下或0.4eV以下的氧化物層。另外,第二氧化物層較佳為至少包含銦,因為載子遷移率得到提高。此時,即使對閘極電極施加電場也在第三氧化物層中不形成通道。另外,由構成第二氧化物層的元素中的一種以上構成第三氧化物層,由此在第二氧化物層和第三氧化物層之間的介面不容易形成介面能階。當該介面具有介面能階時,有時形成將該介面作為通道的臨界電壓不同的第二電晶體,使得電晶體的外觀上的臨界電壓發生變動。因此,藉由設置第三氧化物層,可以降低電晶體的臨界電壓等電特性的不均勻。
具體地,作為第三氧化物層,使用包含其原
子個數比與第二氧化物層相比高1.5倍以上、較佳為2倍以上、更佳為3倍以上的上述元素的氧化物層。上述元素與氧堅固地接合,所以具有抑制氧缺損產生在氧化物層中的功能。就是說,與第二氧化物層相比,第三氧化物層不容易產生氧缺損。
或者,在第二氧化物層和第三氧化物層都是
In-M-Zn氧化物的情況下,當將第二氧化物層設定為In:M:Zn=x2:y2:z2[原子個數比]並且將第三氧化物層設定為In:M:Zn=x3:y3:z3[原子個數比]時,選擇y3/x3比y2/x2大的第二氧化物層及第三氧化物層。注意,元素M是其與氧的接合力比In與氧的接合力大的金屬元素,例如可以舉出Al、Ti、Ga、Y、Zr、Sn、La、Ce、Nd或Hf等。較佳的是,選擇y3/x3比y2/x2大1.5倍以上的第二氧化物層及第三氧化物層。更佳的是,選擇y3/x3比y2/x2大2倍以上的第二氧化物層及第三氧化物層。進一步較佳的是,選擇y3/x3比y2/x2大3倍以上的第二氧化物層及第三氧化物層。此時,在第二氧化物層中,如果y2為x2以上就可以使電晶體具有穩定的電特性,所以是較佳的。但是,如果y2為x2的3倍以上就電晶體的場效移動率變低,所以較佳y2小於x2的3倍。
將第三氧化物層的厚度設定為3nm以上且100nm以下,較佳為3nm以上且50nm以下。
另外,當第一氧化物層為In-M-Zn氧化物時,In與M的原子數比率較佳為In小於50atomic%且M為50atomic%以上,更佳為In小於25atomic%且M為75atomic%以上。另外,當第二氧化物層為In-M-Zn氧化物時,In與M的原子數比率較佳為In為25atomic%以上且M小於75atomic%,更佳為In為34atomic%以上且M小於66atomic%。另外,當第三氧化物層為In-M-Zn氧化物時,In與M的原子數比率較佳為In小於50atomic%且
M為50atomic%以上,更佳為In小於25atomic%且M為75atomic%以上。
另外,第一氧化物層或第三氧化物層與電晶
體的源極電極及汲極電極接觸地設置。但是,在以接觸於電晶體的源極電極及汲極電極的方式設置第一氧化物層、第二氧化物層或第三氧化物層時,根據用於該源極電極及汲極電極的材料,有時在第一氧化物層、第二氧化物層或第三氧化物層的接觸於源極電極及汲極電極的區域附近產生氧缺損,而該區域被n型化。由此,n型化的該區域可以用作電晶體的源極或汲極。在作為用於源極電極及汲極電極的材料使用容易地與氧接合的導電材料如鎢等的情況下,當使其接觸於氧化物半導體層時發生氧化物半導體層中的氧向容易地與氧接合的導電材料一側擴散的現象。因為在電晶體的製程中有幾個加熱製程,所以因上述現象而在氧化物半導體層的接觸於源極電極及汲極電極的區域附近產生氧缺損,而該區域被n型化。
根據本發明的一個方式可以對在工作時不需要
的電路進行電源遮斷,由此能夠實現微控制器的低耗電量化。
另外,藉由在當低耗電量模式時進行電源遮
斷的暫存器中設置非揮發性記憶部,可以擴大電源遮斷的時序的自由度,並且可以提供能夠高速回復到電源遮斷之前的狀態的微控制器。
另外,藉由將使用包括氧化物半導體層的多
層膜的電晶體用於微控制器,可以實現高可靠性。
MCLK、TCLK‧‧‧時脈信號
T0IRQ、P0IRQ、C0IRQ、INT、NMI‧‧‧中斷信號
100、190、500‧‧‧微控制器
101至104‧‧‧單元
110‧‧‧CPU
111‧‧‧匯流排橋
112‧‧‧RAM
113‧‧‧記憶體介面
115‧‧‧時脈生成電路
120‧‧‧控制器
121‧‧‧中斷控制器
122、146、152‧‧‧I/O介面
130‧‧‧電源閘單元
131、132‧‧‧開關電路
140‧‧‧時脈生成電路
141‧‧‧水晶振盪電路
142‧‧‧振盪子
143‧‧‧水晶振盪子
145‧‧‧計時器電路
150‧‧‧I/O埠
151‧‧‧比較器
161至163‧‧‧匯流排
164‧‧‧資料匯流排
170至176‧‧‧連接端子
180、183至187‧‧‧暫存器
FN‧‧‧節點
200‧‧‧暫存器
201、202‧‧‧記憶體電路
203、204、207‧‧‧電晶體
205‧‧‧電容元件
206‧‧‧傳輸閘
208‧‧‧反相器
209‧‧‧反相器
BL‧‧‧位元線
RWL‧‧‧字線
WWL‧‧‧字線
400‧‧‧記憶單元
401至403‧‧‧電晶體
404‧‧‧電容元件
405‧‧‧電源供應線
511至515、591、592‧‧‧期間
596至598‧‧‧處理
800‧‧‧半導體基板
801‧‧‧元件分離用絕緣膜
802‧‧‧p阱
803、807‧‧‧雜質區
804、808‧‧‧低濃度雜質區
805、809‧‧‧閘極電極
806、831‧‧‧閘極絕緣膜
810至813、817至820、822、823‧‧‧佈線
816、821、824、844、845‧‧‧絕緣膜
830‧‧‧氧化物半導體層
832、833、846‧‧‧導電膜
834‧‧‧閘極電極
835、836‧‧‧側壁
860至862‧‧‧電晶體
在圖式中:圖1是示出微控制器的結構的一個例子的方塊圖;圖2是示出微控制器的佈局的一個例子的圖;圖3是示出投入電源時的處理的一個例子的流程圖;圖4是示出從Active模式轉移到Noff1模式、Noff2模式的處理的一個例子的流程圖;圖5是示出從Noff1、Noff2模式轉移到Active模式的處理的一個例子的流程圖;圖6是示出暫存器的結構的一個例子的電路圖;圖7是示出RAM的記憶單元的結構的一個例子的電路圖;圖8是示出微控制器的結構的一個例子的剖面圖;圖9是示出微控制器的結構的一個例子的方塊圖;圖10是微控制器的光學顯微鏡照片;圖11是示出包括氧化物半導體層的多層膜的剖面圖;圖12A和圖12B是說明根據本發明的一個方式的多層膜的帶結構的圖;圖13A和圖13B是說明根據本發明的一個方式的多層膜的帶結構的圖;圖14是說明根據本發明的一個方式的多層膜的帶結
構的圖;圖15A和圖15B是示出成膜裝置的一個例子的俯視圖;圖16A和圖16B是示出成膜室的一個例子的剖面圖;圖17是示出加熱處理室的一個例子的剖面圖;圖18A至圖18C是說明根據本發明的一個方式的電晶體的俯視圖及剖面圖;圖19A至圖19C是說明根據本發明的一個方式的電晶體的製造方法的剖面圖;圖20A和圖20B是說明根據本發明的一個方式的電晶體的製造方法的剖面圖;圖21A至圖21C是說明電子裝置的圖;圖22是示出半導體裝置的一個方式的剖面圖;圖23是為了確認CPU的暫存器的工作而檢測出的微控制器的輸入輸出端子的信號波形圖;圖24A和圖24B是圖23的信號波形的放大圖,並且是以Active模式工作的期間的信號波形圖;圖25是示出使用多層膜的電晶體的關態電流的測量結果的圖。
下面,參照圖式詳細說明本發明的實施方式。但是,本發明不侷限於以下說明,所屬技術領域的普
通技術人員可以很容易地理解一個事實,就是本發明的方式及詳細內容可以被變換為各種各樣的形式。因此,本發明不應該被解釋為僅限定於以下所示的實施方式的記載內容中。
參照圖1說明微控制器的結構及工作。圖1是微控制器100的方塊圖。
微控制器100包括:CPU(中央處理器)110;匯流排橋111;RAM(Random Access Memory;隨機存取記憶體)112;記憶體介面113;控制器120;中斷控制器121;I/O介面(輸入輸出介面)122;以及電源閘單元130。
微控制器100還包括:水晶振盪電路141;計時器電路145;I/O介面146;I/O埠150;比較器151;I/O介面152;匯流排161;匯流排162;匯流排163;以及資料匯流排164。再者,微控制器100作為與外部裝置的連接部至少包括連接端子170至176。注意,各連接端子170至176表示一個端子或由多個端子構成的端子群。
圖2示出微控制器100的各電路方塊的佈局的一個例子。圖2的佈局圖使用圖1的一部分的電路方塊的符號。
在圖2的佈局圖中,作為構成各電路的電晶體有使用矽基板製造的電晶體和使用氧化物半導體層製造
的電晶體。將使用矽製造的電晶體的製程技術設定為0.35μm並將使用氧化物半導體層製造的電晶體的製程技術設定為0.8μm而設計圖2的佈局。
CPU110包括暫存器185,並藉由匯流排橋111連接到匯流排161至163及資料匯流排164。
RAM112是用作CPU110的主記憶體的記憶體裝置,作為RAM112使用非揮發性隨機存取記憶體。RAM112是儲存CPU110所執行的指令、在執行指令時需要的資料及由CPU110處理的資料的裝置。根據CPU110的指令對RAM112寫入及讀出資料。
在微控制器100處於低耗電量模式時遮斷對RAM112的電源供應。因此,使用在不供應電源的狀態下也能夠儲存資料的非揮發性記憶體構成RAM112。
記憶體介面113是與外部記憶體裝置的輸入輸出介面。根據由CPU110處理的指令藉由記憶體介面113對連接於連接端子176的外部記憶體裝置進行資料的寫入及讀出。
時脈生成電路115是生成CPU110所使用的時脈信號MCLK(以下稱為MCLK)的電路,包括RC振盪器等。MCLK也輸出到控制器120及中斷控制器121。
控制器120是進行整個微控制器100的控制處理的電路,例如進行微控制器100的電源控制和時脈生成電路115及水晶振盪電路141的控制等。此外,也進行後述的電源閘單元130的控制。控制器120藉由連接端子
170被輸入外部中斷信號INT1。連接端子170是外部中斷信號輸入用端子。再者,來自週邊電路(145、150、151)的中斷信號(T0IRQ、P0IRQ、C0IRQ)不經過匯流排(161至164)地輸入到控制器120。
中斷控制器121藉由I/O介面122連接於匯
流排161及資料匯流排164。中斷控制器121具有判斷中斷要求的優先次序的功能。外部中斷信號INT1及來自週邊電路(145、150、151)的中斷信號(T0IRQ、P0IRQ、C0IRQ)輸入到中斷控制器121。在中斷控制器121檢測出中斷信號時,中斷控制器121判定該中斷要求是否有效。如果是有效的中斷要求,中斷控制器121將內部中斷信號INT2輸出到控制器120。
在外部中斷信號INT1輸入到控制器120時,
控制器120將內部中斷信號INT2輸出到CPU110而使CPU110執行中斷處理。
暫存器180設置在控制器120中,中斷控制
器121的暫存器186設置在I/O介面122中。
以下,說明微控制器100的週邊電路。
CPU110作為週邊電路包括計時器電路145、I/O埠150及比較器151。這些週邊電路只是一個例子,根據使用微控制器100的電子裝置而可以設置所需要的電路。
計時器電路145具有使用時脈信號TCLK(以
下稱為TCLK)測量時間的功能。另外,計時器電路145具有在規定的時間間隔下將中斷信號T0IRQ輸出到控制
器120及中斷控制器121的中斷要求用端子的每一個的功能。計時器電路145藉由I/O介面146連接於匯流排161及資料匯流排164。
此外,計時器電路145所使用的TCLK由時
脈生成電路140生成。TCLK是具有比MCLK低的頻率的時脈信號。例如,將MCLK的頻率設定為幾MHz左右(例如,8MHz),將TCLK設定為幾十kHz左右(例如,32kHz)。時脈生成電路140包括內置在微控制器100中的水晶振盪電路141和連接於連接端子172及連接端子173的振盪子142。作為振盪子142的振子使用水晶振盪子143。另外,藉由使用CR振盪器等構成時脈生成電路140,時脈生成電路140的所有模組可以內置在微控制器100中。
I/O埠150是用來在能夠輸入及輸出資訊的狀
態下使外部設備連接於連接端子174的介面,並是數位信號的輸入輸出介面。I/O埠150根據被輸入的數位信號將中斷信號P0IRQ輸出到控制器120及中斷控制器121的每一個的中斷要求用端子。
作為用來對從連接端子175輸入的類比信號
進行處理的週邊電路,設置有比較器151。比較器151藉由比較從連接端子175輸入的類比信號的電位(或電流)和參考信號的電位(或電流)的大小來產生0或1的值的數位信號。再者,比較器151在該數位信號的值為1時產生中斷信號C0IRQ。中斷信號C0IRQ輸出到控制器120
及中斷控制器121的每一個的中斷要求用端子。
I/O埠150及比較器151藉由共同使用的I/O
介面152連接於匯流排161及資料匯流排164。在此,雖然有在I/O埠150的I/O介面與比較器151的I/O介面之間能夠共同使用的電路所以使用一個I/O介面152構成,但是當然也可以另行設置I/O埠150及比較器151的I/O介面。
此外,週邊電路的暫存器設置在對應的輸入
輸出介面中。計時器電路145的暫存器187設置在I/O介面146中,I/O埠150的暫存器183及比較器151的暫存器184分別設置在I/O介面152中。
微控制器100包括用來遮斷對內部電路供應
電源的電源閘單元130。藉由使用電源閘單元130對在工作時需要的電路供應電源,可以降低微控制器100整體的耗電量。
如圖1所示,由微控制器100的虛線圍繞的
單元101至104的電路藉由電源閘單元130連接於連接端子171。連接端子171是高電源電位VDD(以下稱為VDD)供應用電源端子。
電源閘單元130由控制器120控制。電源閘
單元130包括用來遮斷對單元101至104供應VDD的開關電路131及開關電路132。開關電路131及開關電路132的導通/截止被控制器120控制。明確而言,控制器120根據CPU110的要求、來自外部中斷信號INT1及來
自計時器電路145的中斷信號T0IRQ將開關電路131及開關電路132的控制信號輸出到電源閘單元130。
注意,雖然在圖1中電源閘單元130被設置
有兩個開關電路131及開關電路132,但是設置當遮斷電源時需要的數量的開關電路即可。在本實施方式中,對計時器電路145及I/O介面146(單元101)設置開關電路即可,以與其他電路獨立地能夠控制電源供應。
注意,雖然在圖1中示出共同使用開關電路
132遮斷對單元102至104供應電源的例子,但是不侷限於上述電源供應路徑。例如,藉由另行設置CPU110用開關電路132之外的開關電路,可以控制對RAM112供應電源。此外,在一個電路中可以設置多個開關電路。
另外,平時不藉由電源閘單元130從連接端
子171將VDD供應到控制器120。此外,為了減少雜訊的影響,對時脈生成電路115的振盪電路及水晶振盪電路141分別從與VDD的電源電路不同的外部電源電路供應電源電位。
藉由具備控制器120及電源閘單元130等,
可以以三種工作模式使微控制器100進行工作。第一工作模式是通常工作模式,微控制器100中的所有電路處於活動狀態。將該工作模式稱為“Active模式”。
第二、第三工作模式是低耗電量模式,即使
電路的一部分活動的模式。在一個低耗電量模式中,控制器120、計時器電路145及其相關電路(水晶振盪電路
141及I/O介面146)處於活動狀態。在另一個低耗電量模式中,只有控制器120處於活動狀態。在此,將前者的低耗電量模式稱為“Noff1模式”,將後者的低耗電量模式稱為“Noff2模式”。
在以下的表1中示出各工作模式與活動狀態
的電路的關係。在表1中,將活動狀態的電路記載為“ON”。如表1所示,在Noff1模式中控制器120和週邊電路的一部分(在定時工作時需要的電路)進行工作,在Noff2模式中只有控制器120進行工作。
此外,平時對時脈生成電路115的振盪器及水晶振盪電路141供應電源而與工作模式無關。藉由從控
制器120或外部輸入使能信號(enable signal)並停止時脈生成電路115及水晶振盪電路141的振盪,使時脈生成電路115及水晶振盪電路141處於非活動狀態。
另外,由於在Noff1、Noff2模式時電源閘單
元130遮斷電源供應,所以I/O埠150及I/O介面152成為非活動狀態,但是為了使連接於連接端子174的外部設備正常地工作,電力供應到I/O埠150及I/O介面152的一部分。具體地是I/O埠150的輸出緩衝器及I/O埠150用暫存器183。Noff1模式及Noff2模式的I/O埠150的實際上的功能停止,即與I/O介面152及外部設備的資料的傳輸功能及中斷信號生成功能。此外,與此同樣,I/O介面152的通信功能停止。
注意,在本說明書中,“電路處於非活動狀
態”除了遮斷電源的供應而電路停止的狀態之外還包括在Active模式(通常工作模式)時主要功能停止的狀態或使用比Active模式少的電力進行工作的狀態。
另外,在微控制器100中,為了實現從Noff1
模式及Noff2模式恢復到Active模式的工作的高速化,暫存器185至187還包括備份保持部,其中在遮斷電源時將資料移動到該備份保持部。換言之,暫存器185至187包括揮發性資料保持部和非揮發性資料保持部。在Active模式時暫存器185至187的揮發性記憶部被存取而進行資料的寫入及讀出。
另外,由於比較器151的暫存器184的資料
在遮斷電源時不需要儲存,所以在暫存器184中不設置有非揮發性記憶部。此外,如上所述,在Noff1/Noff2模式時也在I/O埠150中使暫存器183工作而使輸出緩衝器工作,由此在暫存器183中不設置有非揮發性記憶部。
在從Active模式轉移到Noff1/Noff2模式
時,在遮斷電源之前暫存器185至187的揮發性記憶部的資料寫入到非揮發性記憶部而揮發性記憶部的資料重設到初始值。
在從Noff1/Noff2模式恢復到Active模式
時,在再次開始對暫存器185至187供應電源時,首先揮發性記憶部的資料重設到初始值。然後,非揮發性記憶部的資料寫入到揮發性記憶部。
因此,由於當低耗電量模式時也在暫存器185
至187中儲存當微控制器100的處理時需要的資料,所以可以將微控制器100從低耗電量模式迅速恢復到Active模式。
藉由控制CPU110及控制器120切換工作模
式。以下,參照圖3至圖5對工作模式的切換處理進行說明。
圖3是示出對微控制器100投入電源時的控
制器120的處理的流程圖。首先,將電源從外部電源供應到微控制器100的一部分的電路(步驟309、310)。在步驟309中,VDD只供應到控制器120的電源閘單元130的控制部。另外,對時脈生成電路115的振盪器及水晶振
盪電路141也供應電源。在控制器120中,電源閘單元130的控制部被初始化(步驟302)。
控制器120輸出使時脈生成電路115及水晶
振盪電路141開始振盪的使能信號(步驟303)。此外,控制器120對電源閘單元130輸出控制信號而使控制器120中的所有開關電路(131、132)導通(步驟304)。
在步驟303中,時脈生成電路115生成MCLK,時脈生成電路140生成TCLK。另外,在步驟304中,對連接於連接端子171的所有電路供應VDD。然後,開始對控制器120輸入MCLK而控制器120中的所有電路成為活動狀態(步驟305)。
控制器120對微控制器100的各電路進行重
設解除(步驟306)而使微控制器100的各電路開始對CPU110輸入MCLK(步驟307)。藉由輸入MCLK,CPU110開始工作,微控制器100以Active模式進行工作(步驟308)。
根據CPU110的程式的執行而決定從Active模式到低耗電量模式(Noff1、Noff2模式)的轉移。CPU110將從工作模式轉移到低耗電量模式的要求寫入到控制器120的暫存器180的低耗電量模式要求用位址(以下稱為Noff_TRIG)。此外,CPU110對暫存器180的所定位址(以下稱為Noff_MODE)也寫入轉移到Noff1模式或Noff2模式的資料。
在控制器120中,根據寫入到暫存器180的
Noff_TRIG的資料而開始轉移到Noff1模式或Noff2模式的處理。
此外,在暫存器180中,工作模式轉移用資
料記憶部只使用揮發性記憶部構成。由此,由於遮斷電源而Noff_TRIG及Noff_MODE被初始化。在此,Noff_MODE的初始值處於Active模式。藉由採用上述設定,即使在CPU110停止而不對Noff_TRIG進行寫入的狀態下也可以從低耗電量模式恢復到Active模式。
圖4是示出從Active模式轉移到Noff1模
式、Noff2模式的處理的流程圖。在Active模式中,在檢測出寫入到暫存器180的Noff_TRIG(步驟320、321)時,控制器120根據Noff_MODE的值決定轉移的工作模式(步驟322)。在此,雖然以轉移到Noff1模式的情況為例子說明圖4的處理,但是Noff2模式也是同樣的。
在控制器120中,對以Noff1模式遮斷電源
的暫存器185、186輸出要求資料的移動的控制信號(步驟323)。在暫存器185、186接收來自該控制器120的控制信號時,如上所述那樣將揮發性記憶部的資料移動到非揮發性記憶部。
接著,控制器120輸出對以Noff1模式遮斷
電源的電路進行重設的控制信號(步驟324)而停止對CPU110供應MCLK(步驟325)。控制器120對電源閘單元130輸出控制信號而使開關電路132斷開(步驟326)。在步驟326中,對單元102至104供應的電源被
遮斷。然後,控制器120對時脈生成電路115輸出停止振盪的使能信號(步驟327)。藉由上述步驟,轉移到Noff1模式(步驟328)。
另外,在步驟322中,在轉移到Noff2模式
的情況下,在步驟323中,計時器電路145的暫存器187的資料也移動。在步驟326中,開關電路131也處於關態。在步驟327中,停止振盪的賦能信號也輸出到水晶振盪電路141。
在從Noff1模式或Noff2模式轉移到Active
模式的情況下,當控制器120接收中斷信號時執行該處理。在Noff1模式中,外部中斷信號INT1或來自計時器電路145的中斷信號T0IRQ成為觸發信號,在Noff2模式中,外部中斷信號INT1成為觸發信號。
圖5是從Noff1模式或Noff2模式到Active
模式的恢復處理的流程圖。在此,雖然說明從Noff1模式到Active模式的恢復,但是Noff2模式也是同樣的。
在Noff1模式或Noff2模式中,在控制器120
檢測出中斷信號時,將使能信號輸出到時脈生成電路115的振盪器,再次開始振盪,而將MCLK從時脈生成電路115輸出到控制器120(步驟350至353)。
控制器120根據暫存器180的Noff_MODE的
值而決定轉移的工作模式(步驟354)。在Noff1模式或Noff2模式中,由於Noff_MODE的資料重設到初始值,所以Active模式被決定。
控制器120控制電源閘單元130而使開關電
路132打開(步驟355)。然後,控制器120解除再次開始電源供應的單元102至104的重設(步驟356)而再次開始對CPU110供應MCLK(步驟357)。然後,對暫存器185、186輸出控制信號而將在非揮發性記憶部中進行備份的資料再次寫入到揮發性記憶部(步驟358)。藉由上述處理,微控制器100恢復到Active模式(步驟359)。
如上所述,在Noff1模式中,控制器120可
以根據來自計時器電路145的中斷信號T0IRQ而使微控制器100恢復到Active模式。因此,藉由利用計時器電路145的定時功能,可以使微控制器100進行間歇工作(Sampling Action)。就是說,藉由每隔期間輸出中斷信號T0IRQ,可以每隔期間從Noff1模式恢復到Active模式。而且,在Active模式中,當控制器120判定微控制器100的處理的結束時,控制器120進行上述控制處理而使微控制器100處於Noff1模式。
在微控制器100中,為了對從連接端子174、
175輸入的信號進行處理,需要使微控制器100處於Active模式而使CPU110工作,但是在CPU110的運算處理時需要的時間極短。因此,藉由應用本實施方式,除了對外部信號進行處理的期間之外可以以低耗電量模式(Noff1模式)使微控制器100進行工作。
因此,微控制器100非常適合於在間歇控制
下進行工作的裝置如感測裝置或監視裝置等。例如,微控制器100適合於火災警報器、煙霧檢測器或二次電池的管理裝置等控制裝置。尤其是,電源為電池的裝置有長期間工作時的耗電量的問題。由於微控制器100在工作期間的一大半中只有當恢復到Active模式時需要的電路進行工作,所以可以抑制工作時的耗電量。
由此,根據本實施方式可以提供一種能夠進
行導入低耗電量模式時的低耗電量工作和從低耗電量模式到通常工作模式的高速恢復的微控制器。
另外,由於在遮斷電源之前可以將所需的資
料移動到暫存器的非揮發性記憶部,所以在結束CPU處理之前也可以開始用來遮斷電源的處理。由此,可以提高電源遮斷的時序的自由度。
本實施方式可以與其他實施方式適當地組合而實施。
參照圖6說明包括非揮發性和揮發性的兩者的記憶部的暫存器。
圖6是具備非揮發性和揮發性的兩者的記憶部的暫存器的電路圖。圖6示出儲存電容為1位元的暫存器200。暫存器200包括記憶體電路201及記憶體電路202。記憶體電路201是1位元的揮發性記憶部,記憶體電路202是1位元的非揮發性記憶部。此外,在暫存器
200中根據需要可以設置二極體、電阻元件、電感器等其他元件。
記憶體電路201作為電源電位輸入低電源電
位VSS(以下稱為VSS)和高電源電位VDD(以下稱為VDD)。記憶體電路201在作為電源電壓供應VDD與VSS之間的電位差的期間中儲存資料。
記憶體電路202包括電晶體203、電晶體
204、電容元件205、傳輸閘206、電晶體207、反相器208及反相器209。
反映著記憶體電路201的資料的電位藉由傳
輸閘206輸入到記憶體電路202。電晶體203具有控制對節點FN供應該電位的功能。此外,電晶體203具有控制對節點FN供應電位V1的功能。在圖6中,由信號WE1控制電晶體203的導通/截止。此外,電位V1既可以與VSS相同,又可以與VDD相同。
節點FN是記憶體電路202的資料記憶部。由
電晶體203及電容元件205儲存節點FN的電位。由節點FN的電位控制電晶體204的導通/截止。在使電晶體204導通時,電位V1藉由電晶體204供應到記憶體電路201。
由信號WE2控制傳輸閘206的導通/截止。對
傳輸閘206輸入反轉信號WE2的極性的信號和與信號WE2相同的極性的信號。在此,在信號WE2的電位為高位準時傳輸閘206處於關閉狀態,在信號WE2的電位為
低位準時傳輸閘206處於導通狀態。
由信號WE2控制電晶體207的導通/截止。在
此,在信號WE2的電位為高位準時電晶體207處於導通狀態,在信號WE2的電位為低位準時電晶體207處於關閉狀態。另外,可以使用傳輸閘等、電晶體207之外的方式的開關而代替電晶體207。
為了提高記憶體電路202的電荷保持特性,
電晶體203的關態電流較佳顯著小。這是因為在電晶體203的關態電流小時可以抑制從節點FN洩漏的電荷量的緣故。作為與單晶矽的電晶體相比洩漏電流低的電晶體,可以舉出使用比矽帶隙廣且本質載子密度比矽低的氧化物半導體的薄膜形成的電晶體。
在氧化物半導體中,尤其是,藉由減少用作
電子給體(施體)的水分或氫等雜質且減少氧缺損來實現高度純化的氧化物半導體(purified OS)是i型(本質半導體)或無限趨近於i型。因此,在實現高度純化的氧化物半導體層中具有通道形成區的電晶體的關態電流顯著小且可靠性高,因此適合於電晶體203。
以下說明對使用多層膜的電晶體的關態電流進行計算的結果,以說明其通道形成在多層膜中的氧化物半導體膜中的電晶體所具有的“低關態電流”。
首先,說明測量樣本。
首先,在矽基板上形成基底絕緣膜。作為基
底絕緣膜,藉由CVD法形成厚度為300nm的氧氮化矽膜。
接著,在基底絕緣膜上形成第一氧化物膜。
藉由使用In-Ga-Zn氧化物(In:Ga:Zn=1:3:2[原子數比])的靶材並利用濺射法形成5nm的第一氧化物膜。這裡,在如下條件下進行成膜:作為成膜氣體使用30sccm的氬氣體和15sccm的氧氣體;將壓力設定為0.4Pa;將基板溫度設定為200℃;以及施加0.5kW的DC功率。
接著,在第一氧化物膜上形成氧化物半導體
膜。藉由使用In-Ga-Zn氧化物(In:Ga:Zn=1:1:1[原子數比])的靶材並利用濺射法形成15nm的氧化物半導體膜。這裡,在如下條件下進行成膜:作為成膜氣體使用30sccm的氬氣體和15sccm的氧氣體;將壓力設定為0.4Pa;將基板溫度設定為300℃;以及施加0.5kW的DC功率。
接著,在氧化物半導體膜上形成第二氧化物
膜。藉由使用In-Ga-Zn氧化物(In:Ga:Zn=1:3:2[原子數比])的靶材並利用濺射法形成5nm的第二氧化物膜。這裡,在如下條件下進行成膜:作為成膜氣體使用30sccm的氬氣體和15sccm的氧氣體;將壓力設定為0.4Pa;將基板溫度設定為200℃;以及施加0.5kW的DC功率。
接著,藉由進行加熱處理來使氧化物半導體
膜所包含的水、氫等脫離。在此,在氮氛圍下進行450℃、1小時的加熱處理之後,在氧氛圍下進行450℃、1小時的加熱處理。
接著,在基底絕緣膜及第二氧化物膜上形成
導電膜,藉由光微影製程在該導電膜上形成遮罩,使用該遮罩對該導電膜的一部分進行蝕刻,形成源極電極及汲極電極。這裡,作為成為該源極電極及汲極電極的導電膜形成厚度為100nm的鎢膜。
接著,在第二氧化物膜、源極電極及汲極電
極上形成閘極絕緣膜。作為閘極絕緣膜,藉由CVD法形成30nm的氧氮化矽膜。
接著,在閘極絕緣膜上形成閘極電極。藉由
濺射法形成厚度為30nm的氮化鉭膜,在該氮化鉭膜上藉由濺射法形成厚度為135nm的鎢膜。藉由光微影製程在該鎢膜上形成遮罩,使用該遮罩對該氮化鉭膜及該鎢膜的一部分進行蝕刻,來形成閘極電極。
接著,以覆蓋各結構的方式形成層間絕緣
膜。作為層間絕緣膜,利用濺射法形成厚度為70nm的氧化鋁膜,然後在該氧化鋁膜上利用CVD法形成厚度為300nm的氧氮化矽膜。
電晶體的通道長度L=0.73μm,通道寬度
W=1cm,閘極電極與源極電極(或汲極電極)之間的長度Loff為0.67μm。
藉由上述製程製造了樣本的電晶體。
接著,說明所製造的電晶體的洩漏電流的測
量結果。
在Dry氛圍、暗狀態、Vgs=-4V、Vds=1V的
條件下,以85℃及125℃的兩個條件進行測量。
如圖25所示,即使在85℃及125℃的條件下
經過時間也分別示出低關態電流,即1×10-21A/μm以下及1×10-19A/μm以下。
由此可以確認到使用多層膜的電晶體的關態
電流極低。
如上所述,藉由使用其通道形成在多層膜中
的氧化物半導體膜中的電晶體,可以實現關態電流極低的電晶體。另外,在使用該電晶體的暫存器中,能夠提高記憶體電路的電荷保持特性。
接著,對暫存器200的工作的一個例子進行
說明。
為了從Active模式轉移到低耗電量模式,將
資料從記憶體電路201移動到記憶體電路202。在進行資料的移動之前,藉由使傳輸閘206截止,使電晶體207導通,使電晶體203導通,來對節點FN施加電位V1,以對記憶體電路202進行重設。由此,將節點FN的電位設定為初始狀態。
接著,將資料從記憶體電路201移動到記憶
體電路202。藉由使傳輸閘206導通,使電晶體207截止,使電晶體203導通,來將反映了儲存在記憶體電路
201中的電荷量的電位施加到節點FN。就是說,記憶體電路201的資料寫入到記憶體電路202。藉由在寫入資料之後使電晶體203截止,節點FN的電位被儲存。藉由上述工作,記憶體電路201的資料儲存在記憶體電路202中。
然後,遮斷對暫存器200供應電源。作為電
源遮斷處理,對由電源閘單元130的控制施加VDD的節點施加VSS。由於電晶體203的關態電流極小,所以即使在對暫存器200不供應VDD的狀態下也能夠長期間儲儲存存在電容元件205或電晶體204的閘極電容中的電荷。
因此,記憶體電路202在遮斷電源供應的期間也能夠儲存資料。
為了從低耗電量模式恢復到Active模式,首
先在此開始對暫存器200供應VDD。而且,將記憶體電路201重設到初始狀態。藉由使儲存有記憶體電路201的電荷的節點的電位成為VSS來進行復位。
接著,將儲存在記憶體電路202中的資料寫
入到記憶體電路201。在使電晶體204導通時,電位V1施加到記憶體電路201。而且,在記憶體電路201中,藉由施加電位V1,對資料被儲存的節點施加電位VDD。在使電晶體204截止時,記憶體電路201中的資料被儲存的節點的電位處於初始狀態電位。藉由上述工作,記憶體電路202的資料儲存在記憶體電路201中。
藉由使用暫存器200構成以低耗電量模式停
止電源供應的微控制器100的暫存器,在微控制器100的處理執行時可以短時間移動資料。再者,在再次開始電源供應之後能夠短時間恢復到遮斷電源之前的狀態。因此,在微控制器100中,可以停止電源供應長期間如60秒或短期間如毫秒程度。由此,可以提供耗電量低的微控制器。
在暫存器200的記憶體電路202中,根據儲
存在節點FN中的電位而選擇電晶體204的工作狀態(導通或截止),並且根據其工作狀態而讀出0或1的資料。
由此,即使在電源遮斷期間儲存在節點FN中的電荷量多少發生些變動,也可以正確地讀出原來的資料。
另外,在記憶體電路202中,根據儲存在記
憶體電路201中的電荷量而對節點FN施加VDD或VSS。在電晶體204的閘極電壓等於臨界電壓時的節點FN的電位為電位V0的情況下,電位V0是VDD與VSS之間的值,而電晶體204的工作狀態在節點FN的電位成為電位V0時切換。但是,電位V0的值不侷限於VDD與VSS的中央值。例如,在VDD與電位V0之間的電位差大於電位V0與VSS之間的電位差的情況下,與對儲存有VSS的節點FN施加VDD的情況相比,對儲存有VDD的節點FN施加VSS的情況需要很長時間以使節點FN到達電位V0。因此,電晶體204的工作狀態的切換發生遲延。
於是,在暫存器200中,藉由在將記憶體電
路201的資料寫入到記憶體電路202之前將電位V1施加到節點FN,可以將節點FN的電位設定為初始狀態。根據上述工作,藉由將等於電位VSS的電位V1預先施加到節點FN,即使電位V0小於VDD與VSS的中央值也可以縮短在對節點FN施加電位VSS時需要的時間。其結果,能夠高速地對記憶體電路202寫入資料。
此外,具備關態電流顯著小的電晶體203的
暫存器200可以與非揮發性記憶體如MRAM等相比抑制資料的移動工作及恢復工作時的耗電量(開銷(overhead))。作為比較例舉出磁性隨機存取記憶體(MRAM:Magnetoresistive Random Access Memory)。
一般而言,在對MRAM進行寫入時需要的電流為50μA至500μA。另一方面,由於在暫存器200中藉由對電容元件供應電荷來移動資料,所以在寫入資料時需要的電流可以為MRAM的百分之一左右。因此,在暫存器200中,與使用MRAM構成暫存器的情況相比,可以縮短開銷的功率與由於遮斷電源而減小的功率相等的電源的遮斷時間,即損益平衡時間(BET:Break Even Time)。就是說,藉由將暫存器200應用於微控制器100的暫存器,可以抑制改變工作模式時的暫存器的資料移動導致的耗電量。
本實施方式可以與其他實施方式適當地組合
而實施。
參照圖7說明RAM112的記憶單元結構。圖7是RAM112的記憶單元400的電路圖。記憶單元400包括三個電晶體401至403及電容元件404。記憶單元400連接於位元線BL、字線RWL及字線WWL。字線RWL是讀出用字線,字線WWL是寫入用字線。此外,將VSS從電源供應線405供應到記憶單元400。注意,在VSS的電位高於0V的電位時,可以將電源供應線405的電位設定為0V。
位元線BL連接於RAM112的讀出電路及寫入電路。另外,字線RWL、WWL連接於行驅動器。
為了將記憶單元400用作非揮發性記憶體電路,電晶體401較佳為與暫存器200的電晶體203同樣顯著地減小關態電流。這是因為在記憶單元400中作為資料儲存節點FN(電晶體403的閘極)的電荷的緣故。
以下說明讀出工作及寫入工作。為了對記憶單元400寫入資料,將字線RWL的電位設定為低位準,將字線WWL的電位設定為高位準,使只有電晶體401處於導通狀態。根據位元線BL的電位而在節點FN中儲存電荷。在規定期間將字線WWL維持為高位準電位之後,藉由將該電位設定為低位準來結束寫入工作。
為了進行讀出工作,首先使位元線BL的電位成為高位準(預充電)。然後,使字線WWL的電位成為低位準,使字線RWL的電位成為高位準,而使電晶體402導通。在電晶體403的源極-汲極之間根據閘極(節點
FN)的電位而電流流過。根據該電流量而減少位元線BL的電位。在讀出電路中,檢測出該位元線BL的電位的變化量而判定儲存在記憶單元400中的資料為0還是1。
由於在本實施方式的記憶單元400的讀出工作及寫入工作中控制一個電晶體的導通/截止即可,所以可以提供非揮發性且能夠進行高速工作的RAM。
本實施方式可以與其他實施方式適當地組合而實施。
微控制器100的各電路可以製造在同一半導體基板上。圖8示出微控制器100的一部分的剖面結構的一個例子。另外,在圖8中作為構成微控制器100的電路的主要元件示出:在氧化物半導體層中包括通道形成區的電晶體860;以及在矽基板上包括通道形成區的p通道型電晶體861及n通道型電晶體862。
電晶體860應用於RAM112的記憶單元(參照圖7的電晶體401)及暫存器185至187(參照圖6的電晶體203)。電晶體861、862應用於其他電晶體。
如圖8所示,電晶體861及電晶體862形成在半導體基板800上。作為半導體基板800,例如可以使用具有n型或p型導電型的單晶矽基板、化合物半導體基板(GaAs基板、InP基板、GaN基板、SiC基板、ZnSe基板等)等。在圖8中例示使用具有n型導電型的單晶矽
基板的情況。
另外,電晶體861與電晶體862由元件分離
用絕緣膜801彼此電分離。作為元件分離絕緣膜801的形成方法,可以使用矽的局部氧化(LOCOS:Local Oxidation of Silicon)法或溝槽分離法等。此外,作為半導體基板800也可以使用SOI型半導體基板。在此情況下,藉由對半導體層進行蝕刻而分割為各個元件,可以進行元件分離。
藉由將賦予p型導電型的雜質元素選擇性地
引入到其中形成電晶體862的區域中,形成p阱802。
電晶體861包括:雜質區803及低濃度雜質
區804;閘極電極805;以及設置在半導體基板800與閘極電極805之間的閘極絕緣膜806。在閘極電極805的周圍形成有側壁836。
電晶體862包括雜質區807、低濃度雜質區
808、閘極電極809及閘極絕緣膜806。在閘極電極809的周圍形成有側壁835。
在電晶體861及電晶體862上設置有絕緣膜
816。在絕緣膜816中形成有開口部,在上述開口部中以接觸於雜質區803的方式形成有佈線810及佈線811,以接觸於雜質區807的方式形成有佈線812及佈線813。
佈線810連接於形成在絕緣膜816上的佈線
817,佈線811連接於形成在絕緣膜816上的佈線818,佈線812連接於形成在絕緣膜816上的佈線819,佈線
813連接於形成在絕緣膜816上的佈線820。
在佈線817至佈線820上形成有絕緣膜821。
在絕緣膜821中形成有開口部,在絕緣膜821上形成有在上述開口部中連接於佈線820的佈線822及佈線823。此外,在佈線822及佈線823上形成有絕緣膜824。
在絕緣膜824上形成有包括氧化物半導體層
830的電晶體860。電晶體860在氧化物半導體層830上包括用作源極電極或汲極電極的導電膜832及導電膜833、閘極絕緣膜831以及閘極電極834。導電膜832在設置在絕緣膜824中的開口部中連接於佈線822。
佈線823設置在隔著絕緣膜824重疊於氧化
物半導體層830的位置。佈線823用作電晶體860的背閘極。佈線823根據需要被設置。
電晶體860由絕緣膜844及絕緣膜845覆
蓋。作為絕緣膜844較佳為使用具有防止從絕緣膜845釋放的氫侵入到氧化物半導體層830中的功能的絕緣膜。作為上述絕緣膜可以舉出氮化矽膜等。
導電膜846設置在絕緣膜844上。在設置在
絕緣膜844、絕緣膜845及閘極絕緣膜831中的開口部中,導電膜846接觸於導電膜832。
可以將氧化物半導體層830的厚度設定為
2nm以上且40nm以下。此外,由於氧化物半導體層830構成電晶體860的通道形成區,所以具有i型(本質半導體)或無限接近於i型。藉由減少用作電子給體(施體)
的水分或氫等雜質且減少氧缺損的氧化物半導體層是i型(本質半導體)或無限趨近於i型。在此,將上述氧化物半導體層稱為高度純化的氧化物半導體層。使用高度純化的氧化物半導體層製造的電晶體的關態電流極小且具有高可靠性。
為了製造關態電流小的電晶體,氧化物半導
體層830的載子密度較佳為1×1017/cm3以下。更佳的是1×1016/cm3以下、1×1015/cm3以下、1×1014/cm3以下或1×1013/cm3以下。
藉由使用氧化物半導體層830,在室溫(25℃
左右)中可以將關閉狀態的電晶體860的源極-汲極電流設定為1×10-18A以下。室溫(25℃左右)中的關閉狀態的源極-汲極電流較佳為1×10-21A以下,更佳為1×10-24A以下。或者,可以以85℃將上述電流值設定為1×10-15A以下,較佳為設定為1×10-18A以下,更佳為設定為1×10-21A以下。注意,“電晶體處於關閉狀態”是指在n通道型電晶體的閘極電壓充分小於臨界電壓的狀態。明確而言,如果閘極電壓比臨界電壓小1V以上、2V以上或3V以上,則電晶體處於關閉狀態。
明確而言,根據各種實驗可以證明使用氧化
物半導體層的電晶體的關態電流極小。例如,在使用具有1×106μm通道寬度和10μm通道長度的電晶體中可以得到在從1V至10V的源極-汲極之間的電壓(汲極電壓)範圍內關態電流小於或等於半導體參數分析儀的測量極限,
即小於或等於1×10-13A以下的測量資料。在此情況下,根據電晶體的通道寬度被規格化的關態電流為100zA/μm以下。
作為另一個實驗,可以舉出藉由使用如下電
路來測量關態電流的方法,在該電路中將電晶體連接到電容元件且由該電晶體控制注入到電容元件或從電容元件放電的電荷。在此情況下,根據電容元件的每單位時間的電荷量的推移而測量電晶體的關態電流。其結果,確認到在汲極電壓為3V的條件下電晶體的關態電流為幾十yA/μm。由此,使用被高度純化的氧化物半導體層形成通道形成區的電晶體的關態電流比使用具有結晶性的矽的電晶體的關態電流顯著小。
氧化物半導體層830較佳為至少包含銦
(In)或鋅(Zn)。例如,作為氧化物半導體,有氧化銦、氧化鋅、In-Zn類氧化物、In-Ga-Zn類氧化物、In-Al-Zn類氧化物、In-Sn-Zn類氧化物等。
另外,作為氧化物半導體層830的結晶結構
典型地使用單晶、多晶(polycrystal)及非晶。氧化物半導體層830較佳是CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor:c軸配向結晶氧化物半導體)膜。
CAAC-OS膜不是完全的單晶,也不是完全的
非晶。CAAC-OS膜是包括多個c軸配向的結晶部的氧化物半導體膜之一。另外,在CAAC-OS膜的穿透式電子顯微鏡(TEM:Transmission Electron Microscope)影像
中,觀察不到結晶部與結晶部之間的明確的邊界,即晶界(grain boundary)。因此,在CAAC-OS膜中,不容易發生起因於晶界的電子遷移率的降低。此外,由剖面TEM影像及平面TEM影像可知,CAAC-OS膜的結晶部具有配向性。注意,CAAC-OS膜所包含的結晶部幾乎都是可以收容在一個邊長小於100nm的立方體內的尺寸。因此,有時包括在CAAC-OS膜中的結晶部的尺寸為能夠容納於一邊短於10nm、短於5nm或短於3nm的立方體內的尺寸。但是,有時包含在CAAC-OS膜中的多個結晶部聯結,從而形成一個大結晶區域。例如,在平面TEM影像中有時會觀察到2500nm2以上、5μm2以上或1000μm2以上的結晶區域。
在包括在CAAC-OS膜中的結晶部中,c軸在
平行於CAAC-OS膜的被形成面的法線向量或CAAC-OS膜的表面的法線向量的方向上一致,在從垂直於ab面的方向看時形成有三角形或六角形的原子排列,且在從垂直於c軸的方向看時,金屬原子排列為層狀或者金屬原子和氧原子排列為層狀。另外,在不同結晶部之間a軸及b軸的方向可以不同。在本說明書中,當只記載“垂直”時,還包括85°以上且95°以下的範圍。另外,當只記載“平行”時,還包括-5°以上且5°以下的範圍。
另外,在CAAC-OS膜中,結晶部的分佈也可
以不均勻。例如,在CAAC-OS膜的形成過程中,當從氧化物半導體層的表面一側進行結晶生長時,有時與被形成
面附近相比表面附近的結晶部所占的比率高。另外,藉由對CAAC-OS膜添加雜質,有時在該雜質添加區中結晶部被非晶化。
因為包括在CAAC-OS膜中的結晶部的c軸在
平行於CAAC-OS膜的被形成面的法線向量或CAAC-OS膜的表面的法線向量的方向上一致,所以根據CAAC-OS膜的形狀(被形成面的剖面形狀或表面的剖面形狀)有時朝向彼此不同的方向。另外,結晶部的c軸方向是平行於形成CAAC-OS膜時的被形成面的法線向量或CAAC-OS膜的表面的法線向量的方向。結晶部分藉由進行成膜或進行成膜後的加熱處理等的晶化處理來形成。
由於在使用CAAC-OS的電晶體中可以減小起
因於可見光或紫外光的照射的電特性的變動,所以可以提高電晶體的可靠性。
以下說明CAAC-OS膜的成膜方法。例如,作
為成膜方法的一個例子,可以舉出使用多晶的氧化物半導體濺射靶材的濺射法。當離子碰撞到該濺射靶材時,有時包含在濺射靶材中的結晶區域沿著a-b面劈開,即具有平行於a-b面的面的平板狀或顆粒狀的濺射粒子有時剝離。
此時,由於該平板狀的濺射粒子保持結晶狀態到達基板,可以形成CAAC-OS膜。
平板狀濺射粒子例如平行於a-b面的面的當量
圓直徑為3nm以上且10nm以下,厚度(垂直於a-b面的方向的長度)為0.7nm以上且小於1nm。此外,平板狀濺
射粒子也可以是平行於a-b面的面的形狀為正三角形或正六角形。在此,面的當量圓直徑是指等於面的面積的正圓的直徑。
另外,為了形成CAAC-OS膜,較佳為應用如
下條件。
藉由增高成膜時的基板溫度使濺射粒子在到
達基板之後發生遷移。明確而言,在將基板溫度設定為100℃以上且740℃以下,較佳為200℃以上且500℃以下的狀態下進行成膜。藉由增高成膜時的基板溫度,使平板狀的濺射粒子在到達基板時在基板上發生遷移,於是濺射粒子的平坦的面附著到基板。此時,在濺射粒子帶正電時濺射粒子互相排斥而附著到基板上,由此濺射粒子不會不均勻地重疊,從而可以形成厚度均勻的CAAC-OS膜。
藉由減少成膜時的雜質的混入,可以抑制雜
質所導致的結晶狀態的破損。例如,可以降低存在於成膜室內的雜質(氫、水、二氧化碳及氮等)的濃度。另外,可以降低成膜氣體中的雜質濃度。明確而言,使用露點為-80℃以下,較佳為-100℃以下的成膜氣體。
另外,較佳的是,藉由增高成膜氣體中的氧
比例並對電力進行最優化,來減輕成膜時的電漿損傷。將成膜氣體中的氧比例設定為30vol.%以上,較佳為100vol.%。
在形成CAAC-OS膜之後也可以進行加熱處
理。將加熱處理的溫度設定為100℃以上且740℃以下,
較佳為設定為200℃以上且500℃以下。另外,將加熱處理的時間設定為1分鐘以上且24小時以下,較佳為設定為6分鐘以上且4小時以下。此外,加熱處理可以在惰性氛圍或氧化氛圍下進行。較佳的是,在惰性氛圍下進行加熱處理之後,在氧化氛圍下進行加熱處理。藉由在惰性氛圍下進行加熱處理,可以短時間降低CAAC-OS膜的雜質濃度。另一方面,當在惰性氛圍下進行加熱處理時,氧缺損有時生成在CAAC-OS膜中。在此情況下,藉由在氧化氛圍下進行加熱處理,可以降低該氧缺損。此外,藉由進行加熱處理,可以進一步提高CAAC-OS膜的結晶性。另外,加熱處理也可以在1000Pa以下、100Pa以下、10Pa以下或1Pa以下的減壓下進行。在減壓下,可以更短的時間降低CAAC-OS膜的雜質濃度。
以下,作為濺射用靶材的一個例子示出In-
Ga-Zn氧化物靶材。
藉由將InOx粉末、GaOY粉末及ZnOZ粉末以
規定的莫耳數混合,並進行加壓處理,然後在1000℃以上且1500℃以下的溫度下進行加熱處理,來得到多晶的In-Ga-Zn氧化物靶材。另外,X、Y及Z為任意正數。在此,InOX粉末、GaOY粉末及ZnOZ粉末的規定的莫耳數比例如為2:2:1、8:4:3、3:1:1、1:1:1、1:3:2、1:6:4、4:2:3或3:1:2。另外,粉末的種類及其混合的莫耳數比可以根據所製造的濺射靶材適當地改變。
或者,藉由利用多次沉積膜的方法可以形成
CAAC-OS膜。以下示出這樣方法的一個例子。
首先,以1nm以上且小於10nm的厚度形成
第一氧化物半導體層。第一氧化物半導體層藉由濺射法形成。明確而言,將基板溫度設定為100℃以上且500℃以下,較佳為設定為150℃以上且450℃以下,將成膜氣體中的氧比率設定為30vol.%以上,較佳為設定為100vol.%,來形成第一氧化物半導體層。
接著,藉由進行加熱處理來形成結晶性高的
第一CAAC-OS膜。將加熱處理的溫度設定為350℃以上且740℃以下,較佳為設定為450℃以上且650℃以下。另外,將加熱處理的時間設定為1分鐘以上且24小時以下,較佳為設定為6分鐘以上且4小時以下。此外,加熱處理可以在惰性氛圍或氧化氛圍下進行。較佳的是,在惰性氛圍下進行加熱處理之後,在氧化氛圍下進行加熱處理。藉由在惰性氛圍下進行加熱處理,可以短時間降低第一氧化物半導體層的雜質濃度。另一方面,當在惰性氛圍下進行加熱處理時,氧缺損有時生成在第一氧化物半導體層中。在此情況下,藉由在氧化氛圍下進行加熱處理,可以降低該氧缺損。另外,加熱處理也可以在1000Pa以下、100Pa以下、10Pa以下或1Pa以下的減壓下進行。在減壓下,可以更短的時間降低第一氧化物半導體層的雜質濃度。
由於第一氧化物半導體層的厚度為1nm以上
且小於10nm,所以可以與厚度為10nm以上的情況相比藉由加熱處理容易地實現晶化。
接著,以10nm以上且50nm以下的厚度形成
具有與第一氧化物半導體層相同的組成的第二氧化物半導體層。第二氧化物半導體層藉由濺射法形成。明確而言,將基板溫度設定為100℃以上且500℃以下,較佳為設定為150℃以上且450℃以下,將成膜氣體中的氧比率設定為30vol.%以上,較佳為設定為100vol.%,來形成第二氧化物半導體層。
接著,藉由進行加熱處理,使第二氧化物半
導體層從第一CAAC-OS膜進行固相生長,來形成結晶性高的第二CAAC-OS膜。將加熱處理的溫度設定為350℃以上且740℃以下,較佳為設定為450℃以上且650℃以下。另外,將加熱處理的時間設定為1分鐘以上且24小時以下,較佳為設定為6分鐘以上且4小時以下。此外,加熱處理可以在惰性氛圍或氧化氛圍下進行。較佳的是,在惰性氛圍下進行加熱處理之後,在氧化氛圍下進行加熱處理。藉由在惰性氛圍下進行加熱處理,可以短時間降低第二氧化物半導體層的雜質濃度。另一方面,當在惰性氛圍下進行加熱處理時,氧缺損有時生成在第二氧化物半導體層中。在此情況下,藉由在氧化氛圍下進行加熱處理,可以降低該氧缺損。另外,加熱處理也可以在1000Pa以下、100Pa以下、10Pa以下或1Pa以下的減壓下進行。在減壓下,可以更短的時間降低第二氧化物半導體層的雜質
濃度。
雖然上述實施方式所公開的氧化物半導體層
可以利用濺射法或電漿CVD(Chemical Vapor Deposition:化學氣相沉積)法形成,但是也可以利用熱CVD法等其他方法形成。作為熱CVD法的例子,可以舉出MOCVD(Metal Organic Chemical Vapor Deposition:有機金屬化學氣相沉積)法或ALD(Atomic Layer Deposition:原子層沉積)法。
由於熱CVD法是不使用電漿的成膜方法,因
此具有不產生因電漿損傷所引起的缺陷的優點。
可以以如下方法進行利用熱CVD法的成膜:
將處理室內的壓力設定為大氣壓或減壓,將原料氣體及氧化劑同時供應到處理室內,使其在基板附近或在基板上發生反應。
另外,可以以如下方法進行利用ALD法的成
膜:將處理室內的壓力設定為大氣壓或減壓,將用於反應的原料氣體依次引入處理室,並且按該順序反復地引入氣體。例如,藉由切換各開關閥(也稱為高速閥)來將兩種以上的原料氣體依次供應到處理室內。為了防止多種原料氣體混合,例如,在引入第一原料氣體的同時或之後引入惰性氣體(氬或氮等)等,然後引入第二原料氣體。注意,當同時引入第一原料氣體及惰性氣體時,惰性氣體用作載子氣體,另外,可以在引入第二原料氣體的同時引入惰性氣體。另外,也可以利用真空抽氣將第一原料氣體排
出來代替引入惰性氣體,然後引入第二原料氣體。第一原料氣體附著到基板表面形成第一單原子層,之後引入的第二原料氣體與該第一單原子層起反應,由此第二單原子層層疊在第一單原子層上而形成薄膜。藉由按該順序反復多次地引入氣體直到獲得所希望的厚度為止,可以形成步階覆蓋性良好的薄膜。由於薄膜的厚度可以根據按順序反復引入氣體的次數來進行調節,因此,ALD法可以準確地調節厚度而適用於形成微型FET。
利用MOCVD法或ALD法等熱CVD法可以
形成構成以上所示的實施方式所公開的元件的金屬膜、半導體膜、無機絕緣膜等各種膜,例如,當形成InGaZnOX(X>0)膜時,使用三甲基銦、三甲基鎵及二乙基鋅。另外,三甲基銦的化學式為(CH3)3In。另外,三甲基鎵的化學式為(CH3)3Ga。另外,二乙基鋅的化學式為(CH3)2Zn。另外,不侷限於上述組合,也可以使用三乙基鎵(化學式為(C2H5)3Ga)代替三甲基鎵,並使用二甲基鋅(化學式為(C2H5)2Zn)代替二乙基鋅。
例如,在形成氧化鉿膜時,使用如下兩種氣
體:藉由使包含溶劑和鉿前體化合物的液體(鉿醇鹽溶液,典型為四二甲基醯胺鉿(TDMAH))氣化而得到的原料氣體;以及用作氧化劑的臭氧(O3)。注意,四二甲基醯胺鉿的化學式為Hf[N(CH3)2]4。另外,作為其他材料液有四(乙基甲基醯胺)鉿等。
例如,在形成氧化鋁膜時,使用如下兩種氣
體:藉由使包含溶劑和鋁前體化合物的液體(TMA等)氣化而得到的原料氣體;以及用作氧化劑的H2O。注意,三甲基鋁的化學式為Al(CH3)3。另外,作為其他材料液有三(二甲基醯胺)鋁、三異丁基鋁、鋁三(2,2,6,6-四甲基-3,5-庚二酮)等。
例如,在形成氧化矽膜時,使六二氯矽烷吸
附在被成膜面上,去除吸附物所包含的氯,供應氧化氣體(O2、一氧化二氮)的自由基使其與吸附物起反應。
例如,在使用利用ALD的成膜裝置形成鎢膜
時,依次反復引入WF6氣體和B2H6氣體形成初始鎢膜,然後同時引入WF6氣體和H2氣體形成鎢膜。注意,也可以使用SiH4氣體代替B2H6氣體。
例如,在使用利用ALD的成膜裝置形成氧化
物半導體膜如InGaZnOX(X>0)膜時,依次反復引入In(CH3)3氣體和O3氣體形成InO2層,然後同時引入Ga(CH3)3氣體和O3氣體形成GaO層,之後同時引入Zn(CH3)2氣體和O3氣體形成ZnO層。注意,這些層的順序不侷限於上述例子。此外,也可以混合這些氣體來形成混合化合物層如InGaO2層、InZnO2層、GaInO層、ZnInO層、GaZnO層等。注意,雖然也可以使用利用Ar等惰性氣體進行鼓泡而得到的H2O氣體代替O3氣體,但是較佳為使用不包含H的O3氣體。另外,也可以使用In(C2H5)3氣體代替In(CH3)3氣體。此外,也可以使用Ga(C2H5)3氣體代替Ga(CH3)3氣體。還可以使用In
(C2H5)3氣體代替In(CH3)3氣體。另外,也可以使用Zn(CH3)2氣體。
本實施方式可以與其他實施方式適當地組合而實施。
在本實施方式中說明微控制器的其他結構例。
圖9是微控制器190的方塊圖。
與圖1的微控制器100同樣,微控制器190包括:CPU110;匯流排橋111;RAM112;記憶體介面113;控制器120;中斷控制器121;I/O介面(輸入輸出介面)122;以及電源閘單元130。
微控制器190還包括:水晶振盪電路141;計時器電路145;I/O介面146;I/O埠150;比較器151;I/O介面152;匯流排161;匯流排162;匯流排163;以及資料匯流排164。再者,微控制器190作為與外部裝置的連接部至少包括連接端子170至176。此外,包括水晶振盪子143的振盪子142藉由連接端子172及連接端子173連接到微控制器190。
微控制器190的各方塊具有與圖1的微控制器100的方塊同樣的功能。表2示出微控制器100及微控制器190的各電路的作用。此外,與微控制器100同樣,微控制器190也根據圖3至圖5所示的流程圖而切換工作模式。
微控制器190的中斷要求的信號系統與微控制器100部分不同。以下說明不同之處。
對用來輸入外部中斷信號的端子的連接端子170輸入外部中斷信號INT1及外部中斷信號NMI1。外部中斷信號NMI1是不可遮罩中斷(Non Maskable Interrupt)信號。
藉由連接端子170輸入的外部中斷信號NMI1輸入到控制器120。在對控制器120輸入外部中斷信號NMI1時,控制器120迅速對CPU110輸出內部中斷信號NMI2而使CPU110執行中斷處理。
外部中斷信號INT1藉由連接端子170輸入到中斷控制器121。來自週邊電路(145、150、151)的中
斷信號(T0IRQ、P0IRQ、C0IRQ)不經過匯流排(161至164)輸入到中斷控制器121。
在外部中斷信號INT1輸入到控制器120時,
控制器120將內部中斷信號INT2輸出到CPU110而使CPU110執行中斷處理。
此外,中斷信號T0IRQ有時不藉由中斷控制
器121直接輸入到控制器120。在中斷信號T0IRQ輸入到控制器120時,控制器120將內部中斷信號NMI2輸出到CPU110而使CPU110執行中斷處理。
與微控制器100同樣,微控制器190的電源
閘單元130由控制器120控制。如上所述,控制器120根據CPU110的要求而輸出使電源閘單元130所包括的開關電路的一部或全部處於關閉狀態的信號(電源供應的停止)。此外,控制器120以外部中斷信號NMI1或來自計時器電路145的中斷信號T0IRQ為觸發信號而輸出使電源閘單元130所包括的開關電路132處於導通狀態的信號(電源供應的開始)。
此外,藉由具備控制器120及電源閘單元130
等,與微控制器100同樣,微控制器190也可以以三種工作模式(Active模式、Noff1模式及Noff2模式)工作。
另外,各工作模式中的活動電路和非活動電路與微控制器100相同(參照表1)。此外,與微控制器100同樣,微控制器190的工作模式的切換也由控制器120的控制進行。控制器120根據圖3至圖5所示的流程圖而切換工作
模式。
另外,在微控制器190中,為了實現從Noff1
模式及Noff2模式恢復到Active模式的工作的高速化,暫存器185至187還包括揮發性資料記憶部和在遮斷電源時將資料移動而進行資料的備份的非揮發性資料記憶部。再者,微控制器190具有比較器151的暫存器184與暫存器185至187同樣包括揮發性資料記憶部和非揮發性資料記憶部的結構。
注意,雖然在微控制器100中暫存器184不
設置有非揮發性記憶部,但是在微控制器100中也可以與暫存器185至187同樣地在暫存器184中設置非揮發性記憶部。
在從Active模式轉移到Noff1/Noff2模式
時,在遮斷電源之前暫存器184至187的揮發性記憶部的資料寫入到非揮發性記憶部而揮發性記憶部的資料重設到初始值。然後,對暫存器184至187遮斷電源。
在從Noff1/Noff2模式恢復到Active模式
時,在再次開始對暫存器184至187供應電源時,首先揮發性記憶部的資料重設到初始值。然後,非揮發性記憶部的資料寫入到揮發性記憶部。
因此,由於當低耗電量模式時也在暫存器184
至187中儲存當微控制器190的處理時需要的資料,所以可以將微控制器190從低耗電量模式迅速恢復到Active模式。
由此,根據本實施方式可以提供一種能夠進
行導入低耗電量模式時的低耗電量工作和從低耗電量模式到通常工作模式的高速恢復的微控制器。
因此,微控制器190非常適合於在間歇控制
下進行工作的裝置如感測裝置或監視裝置等。例如,微控制器100及微控制器190適合於火災警報器、煙霧檢測器或二次電池的管理裝置等控制裝置。尤其是,電源為電池的裝置有長期間工作時的耗電量的問題。由於與微控制器100同樣微控制器190在工作期間的一大半中以Noff1模式進行工作,所以只有當恢復到Active模式時需要的電路進行工作,從而可以抑制工作時的耗電量。
使用圖11至圖14說明可以用於電晶體的包括氧化物半導體層的多層膜的結構。
圖11所示的多層膜706包括:氧化物層
706a;氧化物層706a上的氧化物半導體層706b;以及氧化物半導體層706b上的氧化物層706c。注意,下面說明多層膜706是三層的情況,但是多層膜706也可以是兩層或四層以上。例如,多層膜706包括:氧化物層706a;以及氧化物層706a上的氧化物半導體層706b。或者,多層膜706包括:氧化物半導體層706b;以及氧化物半導體層706b上的氧化物層706c。
在此,使用圖12A至圖13B對多層膜706的
帶結構進行說明。
這裡,作為氧化物層706a使用能隙為3.15eV
的In-Ga-Zn氧化物,作為氧化物半導體層706b使用能隙為2.8eV的In-Ga-Zn氧化物,作為氧化物層706c使用具有與氧化物層706a同樣的物理性質的氧化物層。此外,將氧化物層706a與氧化物半導體層706b的介面附近的能隙設定為3eV,將氧化物層706c與氧化物半導體層706b的介面附近的能隙設定為3eV。使用光譜橢圓偏光計(HORIBA JOBIN YVON公司UT-300)測定能隙。另外,將氧化物層706a的厚度設定為10nm,氧化物半導體層706b的厚度設定為10nm,氧化物層706c的厚度設定為10nm。
在從多層膜706中的氧化物層706c開始進行
蝕刻的同時,測定各層的真空能階和價電子帶上端的能量差,圖12A是示出該能量差的圖。利用紫外線光電子能譜(UPS:Ultraviolet Photoelectron Spectroscopy)裝置(ULVAC-PHI公司VersaProbe)來測定真空能階和價電子帶上端的能量差。
圖12B示出從真空能階和價電子帶上端的能
量差扣除各層的能隙而計算出的真空能階和價電子帶下端的能量差。
圖13A示出將圖12B示意性地表示的帶結構
的一部分。在圖13A中,說明以接觸氧化物層706a及氧化物層706c的方式設置氧化矽膜的情況。在此,EcI1表
示氧化矽膜的導帶底的能量,EcS1表示氧化物層706a的導帶底的能量,EcS2表示氧化物半導體層706b的導帶底的能量,EcS3表示氧化物層706c的導帶底的能量,EcI2表示氧化矽膜的導帶底的能量。
如圖13A所示,在氧化物層706a、氧化物半
導體層706b以及氧化物層706c中,導帶底的能量連續地變化。這是因為在氧化物層706a、氧化物半導體層706b以及氧化物層706c之間,氧相互擴散。
如此,將主成分相同的被層疊的氧化物半導
體層的多層膜不以只將各層層疊的方式,而以形成連續接合(在此,尤其是指導帶底的能量在各層之間連續地變化的U字型阱)的方式製造。也就是說,以在各層的介面上不存在形成捕獲中心或再結合中心等的缺陷能階或阻礙載子流動的屏障的有可能成為氧化物半導體的雜質的物質的方式形成疊層結構。如果雜質混入到被層疊的氧化物半導體層之間,能帶將會失去連續性,因此載子在介面被捕獲或被再結合而消失。
為了形成連續接合,較佳為使用具備有裝載
閉鎖室的多室方式的成膜裝置(濺射裝置)並將各層以不接觸大氣的方式連續地層疊。濺射裝置中的各處理室為了盡可能地除去成為氧化物半導體的雜質的水分等,較佳為使用如低溫泵的捕集真空泵進行高真空抽氣(1×10-4Pa至5×10-7Pa左右的水準)。或者,較佳為組合渦輪分子泵和冷阱而不使包含碳或水分等的氣體從排氣系統倒流到處理
室中。
為了得到被高度純化的本質氧化物半導體,不僅需要將處理室高真空抽氣,還需要將濺射氣體提純。作為用作濺射氣體的氧氣體和氬氣體,藉由使用被提純到露點為-40℃以下,較佳為-80℃以下,更佳為-100℃以下的氣體,可以盡可能地防止水分等進入到氧化物半導體膜中。
另外,圖13A示出氧化物層706a及氧化物層706c具有相同的物理性質的情況,但是氧化物層706a及氧化物層706c較佳為具有不同的物理性質。例如,EcS1較佳為具有比EcS3高的能量,在此情況下帶結構的一部分為如圖13B所示。在圖13B所示的帶結構中,例如,當假設EcI2是閘極絕緣膜並且在EcI2的左側有閘極電極的結構時,帶結構較佳是如圖13B所示的具有EcS1>EcS3的導帶底能量的結構。這是因為,電流主要在閘極電極一側的EcS3附近的EcS2流動。
另外,在夾著氧化矽膜配置氧化物層706c和閘極電極時,氧化矽膜用作閘極絕緣膜,可以藉由氧化物層706c防止氧化物半導體層706b所含的銦擴散到閘極絕緣膜中。為了藉由氧化物層706c防止銦的擴散,較佳氧化物層706c所含的銦的量比氧化物半導體層706b少。
藉由圖12A至圖13B,可知多層膜706的氧化物半導體層706b成為阱(well),在使用多層膜706的電晶體中,通道形成在氧化物半導體層706b中。另
外,由於多層膜706的導帶底的能量連續變化,因此也可以將該阱稱為U字型阱(U Shape Well)。
另外,如圖14所示,在氧化物層706a及氧
化物層706c與氧化矽膜等絕緣膜的介面附近,可能會形成起因於雜質或缺陷的陷阱能階。藉由氧化物層706a及氧化物層706c,可以使氧化物半導體層706b和該陷阱能階彼此遠離。然而,當EcS1或EcS3與EcS2之間的能量差小時,有時氧化物半導體層706b的電子越過該能量差到達陷阱能階。因電子在陷阱能階中被捕獲,電子成為負的固定電荷,導致電晶體的臨界電壓向正方向漂移。
因此,將EcS1及EcS3與EcS2之間的能量差
分別設定為0.1eV以上,較佳為0.15eV以上,可以減少電晶體的臨界電壓的變動,而使電特性穩定,所以是較佳的。
接著,對具有高結晶性的氧化物半導體層
706b的製造方法進行說明。
藉由使用包含具有高配向性的多晶氧化物半
導體的靶材並利用濺射法,可以製造c軸一致的結晶。藉由沉積得到的氧化物半導體層具有均勻的厚度以及一致的晶體配向。而且,氧化物半導體層706b成為CAAC-OS膜。
藉由降低多層膜706中的局部能階密度,可
以使使用多層膜706的電晶體具有穩定的電特性。可以利用恆定光電流法(CPM:Constant Photocurrent Method)
對多層膜706中的局部能階進行評價。
另外,為了使電晶體具有穩定的電特性,將
由利用CPM測定獲得的多層膜706中的局部能階的吸收係數設定為小於1×10-3cm-1,較佳為小於3×10-4cm-1,即可。
接下來,參照圖15A至圖17說明用來形成具
有高結晶性的氧化物半導體層706b的成膜裝置。此外,對使用該成膜裝置的氧化物半導體層的成膜方法進行說明。
首先,參照圖15A和圖15B說明成膜時膜中
的雜質混入少的成膜裝置的結構。
圖15A示意性地示出多室的成膜裝置的俯視
圖。該成膜裝置包括:具有三個用於收納基板的盒式介面74的基板供應室71、裝載閉鎖室72a及卸載閉鎖室72b、傳送室73、傳送室73a、傳送室73b、基板加熱室75、成膜室70a以及成膜室70b。基板供應室71與裝載閉鎖室72a及卸載閉鎖室72b連接。裝載閉鎖室72a及卸載閉鎖室72b藉由傳送室73a及傳送室73b與傳送室73連接。基板加熱室75、成膜室70a、成膜室70b只與傳送室73連接。
另外,在各室的連接部設置有閘閥(圖中斜
線的陰影),可以使除了基板供應室71以外的各室獨立地保持為真空狀態。另外,基板供應室71及傳送室73具有一個以上的基板傳送機器人76,可以傳送玻璃基板。
在此,基板加熱室75較佳為兼作電漿處理室。由於單晶片多室成膜裝置可以在處理與處理之間以不暴露於大氣的方式傳送基板,因此可以抑制雜質吸附到基板上。另外,可以自由地決定成膜、加熱處理等的順序。另外,傳送室、成膜室、裝載閉鎖室、卸載閉鎖室以及基板加熱室的數目不侷限於上述數目,可以根據設置空間或製程適當地決定。
圖15B是結構與圖15A不同的多室的成膜裝
置。該成膜裝置包括:具有盒式介面84的基板供應室81、裝/卸載閉鎖室82、傳送室83、基板加熱室85、成膜室80a、成膜室80b、成膜室80c以及成膜室80d。裝/卸載閉鎖室82、基板加熱室85、成膜室80a、成膜室80b、成膜室80c以及成膜室80d藉由傳送室83彼此連接。
另外,在各室的連接部設置有閘閥(圖中斜
線的陰影),可以使除了基板供應室81以外的各室獨立地保持為真空狀態。另外,基板供應室81及傳送室83具有一個以上的基板傳送機器人86,可以傳送玻璃基板。
在此,參照圖16A和圖16B說明圖15B所示
的成膜室(濺射室)的詳細結構。圖16A所示的成膜室80b包括靶材87、防著板88、基板載物台90。另外,這裡在基板載物台90上設置有玻璃基板89。雖然未圖示,但是基板載物台90也可以具備保持玻璃基板89的基板保持機構或從背面對玻璃基板89進行加熱的背面加熱器等。另外,防著板88可以抑制被濺射的粒子從靶材87沉
積在不希望進行濺射的區域。
另外,圖16A所示的成膜室80b藉由閘閥與
傳送室83連接,而傳送室83藉由閘閥與裝/卸載閉鎖室82連接。在傳送室83中設置有基板傳送機器人86,可以在成膜室80b與裝/卸載閉鎖室82之間傳送/接收玻璃基板。此外,裝/卸載閉鎖室82在一個真空處理室中上下分開,可以將其中一個閉鎖室用作裝載室,而另一個用作卸載室。藉由採用上述結構,可以縮小濺射裝置的設置面積,所以是較佳的。
另外,圖16A所示的成膜室80b藉由質量流
量控制器97與精製器94連接。注意,雖然根據氣體種類的數目設置精製器94及質量流量控制器97,但是為了方便起見只示出一個。作為向成膜室80b導入的氣體,使用露點為-80℃以下,較佳為-100℃以下的氣體。藉由使用露點低的氧氣體、稀有氣體(氬氣體等)等,可以減少成膜時混入的水分。
另外,圖16A所示的成膜室80b藉由閥與低
溫泵95a連接,傳送室83藉由閥與低溫泵95b連接,裝/卸載閉鎖室82藉由閥與真空泵96連接。另外,裝/卸載閉鎖室82也可以是裝載閉鎖室、卸載閉鎖室分別獨立地與真空泵連接的結構。此外,成膜室80b及傳送室83分別藉由閥與真空泵96連接。
另外,真空泵96例如可以使用乾燥泵與機械
增壓泵串聯連接的泵。藉由採用該結構,成膜室80b及傳
送室83在大氣壓至低真空(0.1Pa至10Pa左右)的情況下使用真空泵96進行排氣,而在進行閥切換後低真空至高真空(1×10-4Pa至1×10-7Pa)的情況下使用低溫泵95a或低溫泵95b進行排氣。
接著,參照圖16B說明圖15B所示的成膜室
的與圖16A不同的例子。
圖16B所示的成膜室80b藉由閘閥與傳送室
83連接,而傳送室83藉由閘閥與裝/卸載閉鎖室82連接。
圖16B所示的成膜室80b藉由氣體加熱機構
98與質量流量控制器97連接,氣體加熱機構98藉由質量流量控制器97與精製器94連接。利用氣體加熱機構98可以將導入成膜室80b中的氣體加熱到40℃以上且400℃以下,較佳為50℃以上且200℃以下。注意,雖然根據氣體種類的數目設置氣體加熱機構98、精製器94及質量流量控制器97,但是為了方便起見只示出一個。
圖16B所示的成膜室80b藉由閥與渦輪分子
泵95c以及真空泵96b連接。另外,渦輪分子泵95c藉由閥設置有作為輔助泵的真空泵96a。真空泵96a及真空泵96b可以採用與真空泵96同樣的結構。
另外,在圖16B所示的成膜室80b中設置低溫冷阱99。
渦輪分子泵95c能夠對大分子(或原子)穩定地進行排氣且維修頻率低,因此在生產率上佔有優勢,
但是排氫、排水的能力較低。於是,將低溫冷阱99連接於成膜室80b,低溫冷阱99對水等相對來說熔點較高的分子(或原子)的排氣能力強。低溫冷阱99的製冷機的溫度為100K以下,較佳為80K以下。另外,當低溫冷阱99具有多個製冷機時,較佳各個製冷機的溫度不同,這樣可以高效率地進行排氣。例如,可以將第一階段的製冷機的溫度設定為100K以下,將第二階段的製冷機的溫度設定為20K以下。
另外,圖16B所示的傳送室83分別藉由閥與
真空泵96b、低溫泵95d及低溫泵95e連接。當只有1台低溫泵時,在低溫泵進行再生時無法進行排氣,但是當並聯連接2台以上的低溫泵時,即使1台進行再生,也可以利用其他的低溫泵進行排氣。注意,上述的低溫泵的再生是指釋放低溫泵中積存的分子(或原子)的處理。當低溫泵積存過多分子(或原子)時其排氣能力降低,由此定期進行再生。
圖16B所示的裝/卸載閉鎖室82分別藉由閥
與低溫泵95f及真空泵96c連接。另外,真空泵96c可以採用與真空泵96同樣的結構。
接著,參照圖17對圖15B所示的基板加熱室
85的詳細結構進行說明。
圖17所示的基板預熱室85藉由閘閥與傳送
室83連接。另外,傳送室83藉由閘閥與裝/卸載閉鎖室82連接。另外,裝/卸載閉鎖室82的排氣可以採用與圖
16A或圖16B同樣的結構。
圖17所示的基板加熱室85藉由質量流量控
制器97與精製器94連接。注意,雖然根據氣體種類的數目設置精製器94及質量流量控制器97,但是為了方便起見只示出一個。另外,基板加熱室85藉由閥與真空泵96b連接。
另外,基板加熱室85包括基板載物台92。作
為基板載物台92,設置至少一個基板即可,也可以是能夠設置多個基板的基板載物台。另外,基板加熱室85包括加熱機構93。作為加熱機構93,例如可以是使用電阻發熱體等加熱的加熱機構。或者,還可以是利用來自被加熱的氣體等介質的熱傳導或熱輻射來進行加熱的加熱機構。例如,可以使用GRTA(Gas Rapid Thermal Anneal:氣體快速熱退火)裝置、LRTA(Lamp Rapid Thermal Anneal:燈快速熱退火)裝置等RTA(Rapid Thermal Anneal:快速熱退火)裝置。LRTA裝置是藉由鹵素燈、金屬鹵化物燈、氙弧燈、碳弧燈、高壓鈉燈或者高壓汞燈等燈發射的光(電磁波)輻射來加熱被處理物的裝置。
GRTA裝置是利用高溫氣體進行加熱處理的裝置。作為氣體使用惰性氣體。
另外,成膜室80b及基板加熱室85的背壓為
1×10-4Pa以下,較佳為3×10-5Pa以下,更佳為1×10-5Pa以下。
另外,在成膜室80b及基板加熱室85中,質
量電荷比(m/z)為18的氣體分子(原子)的分壓為3×10-5Pa以下,較佳為1×10-5Pa以下,更佳為3×10-6Pa以下。
另外,在成膜室80b及基板加熱室85中,
m/z為28的氣體分子(原子)的分壓為3×10-5Pa以下,較佳為1×10-5Pa以下,更佳為3×10-6Pa以下。
另外,在成膜室80b及基板加熱室85中,
m/z為44的氣體分子(原子)的分壓為3×10-5Pa以下,較佳為1×10-5Pa以下,更佳為3×10-6Pa以下。
另外,成膜室80b及基板加熱室85的洩漏率
為3×10-6Pa.m3/s以下,較佳為1×10-6Pa.m3/s以下。
另外,在成膜室80b及基板加熱室85中,
m/z為18的氣體分子(原子)的洩漏率為1×10-7Pa.m3/s以下,較佳為3×10-8Pa.m3/s以下。
另外,在成膜室80b及基板加熱室85中,
m/z為28的氣體分子(原子)的洩漏率為1×10-5Pa.m3/s以下,較佳為1×10-6Pa.m3/s以下。
另外,在成膜室80b及基板加熱室85中,
m/z為44的氣體分子(原子)的洩漏率為3×10-6Pa.m3/s以下,較佳為1×10-6Pa.m3/s以下。
另外,真空處理室內的全壓及分壓可以使用質量分析器測量。例如,使用ULVAC-PHI公司製造的四極質量分析器(也稱為Q-mass)Qulee CGM-051即可。另外,洩漏率可以根據利用上述質量分析器測量出的全壓
及分壓算出。
洩漏率依賴於外部洩漏及內部洩漏。外部洩
漏是指由於微小的孔或密封不良等而導致的氣體從真空系統外部流入的現象。內部洩漏起因於來自真空系統中的閥等隔板的洩漏或內部構件的氣體釋放。為了將洩漏率設定為上述數值以下,需要從外部洩漏及內部洩漏的兩個方面採取措施。
例如,較佳為使用金屬墊片對成膜室的開閉
部分進行密封。金屬墊片較佳為使用由氟化鐵、氧化鋁或氧化鉻覆蓋的金屬。金屬墊片的密合性比O形環高,因此可以降低外部洩漏。此外,藉由利用鈍態的由氟化鐵、氧化鋁、氧化鉻等覆蓋的金屬,可以抑制從金屬墊片釋放的包含雜質的釋放氣體,由此可以降低內部洩漏。
作為構成成膜裝置的構件,使用包含雜質的
釋放氣體少的鋁、鉻、鈦、鋯、鎳或釩。另外,也可以使用上述構件覆蓋含有鐵、鉻及鎳等的合金。含有鐵、鉻及鎳等合金具有剛性,耐熱且適於加工。在此,藉由進行拋光處理等減少表面的凹凸以縮小表面積,可以減少釋放氣體。
或者,也可以使用氟化鐵、氧化鋁、氧化鉻
等覆蓋上述成膜裝置的構件。
較佳成膜裝置的構件儘量只由金屬構成,例
如當設置由石英等構成的觀察窗(viewing window)等時,為了抑制釋放氣體,較佳為由較薄的氟化鐵、氧化鋁
或氧化鉻等覆蓋該觀察窗的表面。
另外,當在成膜氣體導入成膜室的直前位置
處設置精製器時,將精製器到成膜室的管道的長度設定為10m以下,較佳為5m以下,更佳為1m以下。藉由將管道的長度設定為10m以下、5m以下或1m以下,可以對應於管道長度減少來自管道的釋放氣體的影響。
另外,成膜氣體的管道較佳為使用內部由氟
化鐵、氧化鋁或氧化鉻等覆蓋的金屬管道。例如與SUS316L-EP管道相比,上述管道釋放的包含雜質的氣體的量少,而可以減少混入到成膜氣體中的雜質。另外,作為管道的接頭,較佳為使用高性能超小型金屬墊片接頭(UPG接頭)。此外,藉由使用金屬構成所有管道,與使用樹脂等構成管道的情況相比,可以降低所產生的釋放氣體及外部洩漏的影響,所以是較佳的。
雖然存在於成膜室內的吸附物吸附於內壁等
而不影響成膜室的壓力,但是其是對成膜室進行排氣時產生的氣體釋放的原因。所以,雖然洩漏率與排氣速度不相關,但是使用排氣能力高的泵儘量地使存在於成膜室內的吸附物脫離預先進行排氣是十分重要的。另外,為了促進吸附物的脫離,也可以對成膜室進行烘烤。藉由進行烘烤,可以將吸附物的脫離速度提高到10倍左右。烘烤處理以100℃以上且450℃以下的溫度進行即可。此時,一邊將惰性氣體導入成膜室一邊去除吸附物,這樣可以提高僅藉由排氣不容易脫離的水等的脫離速度。另外,藉由對
導入的惰性氣體以與烘烤溫度相同程度的溫度進行加熱,可以進一步提高吸附物的脫離速度。這裡,作為惰性氣體較佳為使用稀有氣體。另外,根據成膜的膜的種類,也可以使用氧等代替惰性氣體。例如,當進行氧化物半導體層的成膜時,有時較佳為使用作為氧化物的主要成分的氧。
或者,較佳為藉由導入被加熱的稀有氣體等
惰性氣體或氧等提高成膜室內的壓力,並在經過一定時間之後再次對成膜室進行排氣處理。藉由導入被加熱的氣體可以使成膜室內的吸附物脫離,由此減少存在於成膜室內的雜質。另外,較有效的是將該處理反復進行2次以上且30次以下,較佳為5次以上且15次以下。具體地,藉由導入溫度為40℃以上且400℃以下,較佳為50℃以上且500℃以下的惰性氣體或氧等來使成膜室內的壓力為0.1Pa以上且10kPa以下,較佳為1Pa以上且1kPa以下,更佳為5Pa以上且100Pa以下,並將保持壓力的期間設定為1分鐘以上且300分鐘以下,較佳為5分鐘以上且120分鐘以下,即可。然後,對成膜室進行5分鐘以上且300分鐘以下,較佳為10分鐘以上且120分鐘以下的排氣。
另外,藉由進行偽成膜也可以進一步提高吸
附物的脫離速度。偽成膜是指藉由濺射法等對偽基板進行成膜以在偽基板上及成膜室內壁沉積膜,由此將成膜室內的雜質及成膜室內壁的吸附物密封於膜中。偽基板較佳為使用釋放氣體少的基板。藉由進行偽成膜可以降低後面形成的膜中的雜質濃度。另外,可以與烘烤同時進行偽成
膜。
藉由利用上述成膜裝置形成氧化物半導體
層,可以抑制雜質混入氧化物半導體層。並且,藉由利用上述成膜裝置形成接觸於該氧化物半導體層的膜,可以抑制雜質從接觸於氧化物半導體層的膜混入氧化物半導體層。
接著,說明利用上述成膜裝置的CAAC-OS的
成膜方法。
將靶材的表面溫度設定為100℃以下,較佳為50℃以下,更佳為室溫程度(典型的是20℃或25℃)。對應於大面積基板的濺射裝置大多使用大面積的靶材。但是,沒有接縫地製造具有對應於大面積的尺寸的靶材十分困難。在實際製造時,將多個靶材以儘量沒有間隙的方式排列成較大的形狀,但是無論怎樣總會有微小的間隙。當靶材的表面溫度升高時,有時Zn等從該微小的間隙揮發而導致間隙漸漸變大。當間隙變大時,有時用於底板或黏合的金屬也被濺射,這成為導致雜質濃度變高的原因。因此,較佳充分冷卻靶材。
具體地,作為底板使用具有高導電性及高放熱性的金屬(具體來說使用Cu)。另外,藉由在底板內形成水路並使充分量的冷卻水流過水路,可以高效率地冷卻靶材。在此,充分的量的冷卻水根據靶材的大小而不同,例如當採用直徑為300mm的圓形的靶材時,可以將冷卻水量設定為3L/min以上、5L/min以上或10L/min以
上。
將基板加熱溫度設定為100℃以上且600℃以
下,較佳為150℃以上且550℃以下,更佳為200℃以上且500℃以下,並在氧氣體氛圍下形成CAAC-OS膜。
CAAC-OS膜的厚度為1nm以上且40nm以下,較佳為3nm以上且20nm以下。成膜時的加熱溫度越高得到的CAAC-OS膜的雜質濃度越低。另外,由於在被成膜面容易發生濺射粒子的遷移,原子排列有序且實現高密度化而容易形成結晶性高的CAAC-OS膜。並且,藉由在氧氣體氛圍下進行成膜,電漿損傷減輕,並由於不含有稀有氣體等多餘的原子而容易形成結晶性高的CAAC-OS膜。注意,也可以採用氧氣體與稀有氣體的混合氛圍,在該情況下將氧氣體的比例設定為30vol.%以上,較佳為50vol.%以上,更佳為80vol.%以上,進一步較佳為100vol.%以上。
另外,當靶材含有Zn時,藉由在氧氣體氛圍
下進行成膜,電漿損傷減輕,由此可以獲得不容易發生Zn揮發的CAAC-OS膜。
在成膜壓力為0.8Pa以下,較佳為0.4Pa以
下,靶材與基板之間的距離為40mm以下,較佳為25mm以下的條件下形成CAAC-OS膜。藉由在該條件下形成CAAC-OS膜,可以降低濺射粒子與其它的濺射粒子、氣體分子或離子發生碰撞的頻率。即,藉由根據成膜壓力使靶材與基板之間的距離小於濺射粒子、氣體分子或離子的
平均自由徑,可以降低膜中的雜質濃度。
例如,在壓力為0.4Pa、溫度為25℃(絕對溫
度為298K)下的平均自由徑為:氫原子(H2)為48.7mm、氦原子(He)為57.9mm、水分子(H2O)為31.3mm、甲烷分子(CH4)為13.2mm、氖原子(Ne)為42.3mm、氮分子(N2)為23.2mm、一氧化碳分子(CO)為16.0mm、氧分子(O2)為26.4mm、氬原子(Ar)為28.3mm、二氧化碳分子(CO2)為10.9mm、氪原子(Kr)為13.4mm、氙原子(Xe)為9.6mm。另外,當壓力變為2倍時平均自由徑變為2分之1,當絕對溫度變為2倍時平均自由徑變為2倍。
平均自由徑由壓力、溫度及分子(原子)的
直徑決定。當將壓力及溫度設定為固定時,分子(原子)的直徑越大平均自由徑越短。另外,各分子(原子)的直徑為:H2為0.218nm、He為0.200nm、H2O為0.272nm、CH4為0.419nm、Ne為0.234nm、N2為0.316nm、CO為0.380nm、O2為0.296nm、Ar為0.286nm、CO2為0.460nm、Kr為0.415nm、Xe為0.491nm。
因此,分子(原子)的直徑越大平均自由徑
越短,並且當被包含於膜中時,由於分子(原子)的直徑大而會降低晶化度。為此,例如,可以說具有Ar以上的直徑的分子(原子)容易成為雜質。
接著,進行加熱處理。加熱處理在減壓、惰
性氛圍或氧化氛圍下進行。利用加熱處理可以降低
CAAC-OS膜中的雜質濃度。
作為加熱處理,較佳為在減壓或惰性氛圍下
進行加熱處理之後,在保持溫度的情況下將氛圍切換為氧化氛圍再進行加熱處理。這是因為如下緣故:當在減壓氛圍或惰性氛圍下進行加熱處理時,雖然可以降低CAAC-OS膜中的雜質濃度,但是在同時產生氧缺損。藉由在氧化氛圍下進行加熱處理,可以減少此時產生的氧缺損。
除了進行成膜時的基板加熱之外,藉由對
CAAC-OS膜進行加熱處理,可以降低CAAC-OS膜中的雜質濃度。
具體地,可以使利用SIMS測量的CAAC-OS
膜中的氫濃度為2×1020atoms/cm3以下,較佳為5×1019atoms/cm3以下,更佳為1×1019atoms/cm3以下,進一步較佳為5×1018atoms/cm3以下。
另外,可以使利用SIMS測量的CAAC-OS膜
中的氮濃度小於5×1019atoms/cm3,較佳為5×1018atoms/cm3以下,更佳為1×1018atoms/cm3以下,進一步較佳為5×1017atoms/cm3以下。
另外,可以使利用SIMS測量的氧化物半導體
層中的碳濃度小於5×1019atoms/cm3,較佳為5×1018atoms/cm3以下,更佳為1×1018atoms/cm3以下,進一步較佳為5×1017atoms/cm3以下。
另外,可以使CAAC-OS膜中的根據TDS分
析(Thermal Desorption Spectroscopy:熱脫附譜分析)的
m/z=2(氫分子等)的氣體分子(原子)、m/z=18的氣體分子(原子)、m/z=28的氣體分子(原子)及m/z=44的氣體分子(原子)的釋放量分別為1×1019個/cm3以下,較佳為1×1018個/cm3以下。
另外,關於利用TDS分析測量釋放量的方法,參照後面說明的氧原子的釋放量的測量方法的記載。
藉由上述步驟,可以形成結晶性高的CAAC-OS膜。
接著,參照圖18A至圖18C對作為頂閘極型電晶體的一種的頂閘極頂接觸結構(TGTC結構)的電晶體進行說明。
圖18A至圖18C示出TGTC結構的電晶體的俯視圖和剖面圖。圖18A示出電晶體的俯視圖。圖18B示出對應於圖18A中的點劃線B1-B2的剖面圖。此外,圖18C示出對應於圖18A中的點劃線B3-B4的剖面圖。
圖18B所示的電晶體包括:半導體基板600上的基底絕緣膜602;包括基底絕緣膜602上的氧化物層606a、氧化物層606a上的氧化物半導體層606b及氧化物半導體層606b上的氧化物層606c的多層膜606;基底絕緣膜602及多層膜606上的源極電極616a及汲極電極616b;以及多層膜606、源極電極616a及汲極電極616b上的閘極絕緣膜612;閘極絕緣膜612上的閘極電極604;以及閘極絕緣膜612及閘極電極604上的保護絕緣膜618。注意,電晶體也可以不包括基底絕緣膜602或/及
保護絕緣膜618。
另外,源極電極616a及汲極電極616b以接
觸於氧化物半導體層606b的側邊緣的方式設置。
另外,如圖18B所示,根據用於源極電極
616a及汲極電極616b的導電膜的種類,有時從氧化物層606c的一部分奪取氧,形成n型化區,來形成源極區及汲極區。此外,n型化區是氧化物層中的氧缺陷多的區域,並且,作為源極電極616a的成分,例如作為源極電極616a使用鎢膜時,鎢的元素混入到n型化區中。此外,雖然未圖示,但是有可能氧化物層中的氧進入源極電極616a的接觸於氧化物層的區域中,而形成混合層。此外,在氧化物層的汲極電極616b一側也形成上述n型化區。在圖18B中,使用虛線表示n型化區的邊界。
在圖18A中的與閘極電極604重疊的區域
中,將源極電極616a與汲極電極616b之間的間隔稱為通道長度。注意,當電晶體包含源極區及汲極區時,在與閘極電極604重疊的區域中,也可以將源極區及汲極區之間的間隔稱為通道長度。
另外,通道形成區是指在多層膜606中,與
閘極電極604重疊並被源極電極616a與汲極電極616b夾著的區域。此外,通道是指在通道形成區中的電流主要流動的區域。這裡,通道是通道形成區中的氧化物半導體層606b部分。
多層膜606參照關於圖11所示的多層膜706
的記載。明確地說,氧化物層606a參照關於氧化物層706c的記載,氧化物半導體層606b參照關於氧化物半導體層706b的記載,氧化物層606c參照關於氧化物層706a的記載。
氧化物層606c由構成氧化物半導體層606b
的元素的一種或兩種以上構成,導帶底的能量比氧化物半導體層606b更靠近真空能階0.05eV以上、0.07eV以上、0.1eV以上或0.15eV以上且2eV以下、1eV以下、0.5eV以下或0.4eV以下的氧化物層。另外,氧化物半導體層606b較佳為至少包含銦,因為載子遷移率得到提高。此時,如果對閘極電極604施加電場,會在多層膜606中導帶底的能量小的氧化物半導體層606b中形成通道。也就是說,藉由在氧化物半導體層606b與閘極絕緣膜612之間設置有氧化物層606c,可以將電晶體的通道形成在不與閘極絕緣膜612接觸的氧化物半導體層606b中。另外,由於氧化物層606c由構成氧化物半導體層606b的元素的一種或兩種以上構成,因此在氧化物半導體層606b與氧化物層606c之間的介面中不容易產生介面散射。於是,由於在該介面中載子的移動不被阻礙,因此電晶體的場效移動率很高。
將氧化物層606c的厚度設定為3nm以上且
100nm以下,較佳為3nm以上且50nm以下。此外,將氧化物半導體層606b的厚度設定為3nm以上且200nm以下,較佳為3nm以上且100nm以下,更佳為3nm以上且
15nm以下。將氧化物層606a的厚度設定為3nm以上且100nm以下,較佳為3nm以上且50nm以下。
另外,氧化物層606a由構成氧化物半導體層
606b的元素的一種或兩種以上構成,導帶底的能量比氧化物半導體層606b更靠近真空能階0.05eV以上、0.07eV以上、0.1eV以上或0.15eV以上且2eV以下、1eV以下、0.5eV以下或0.4eV以下的氧化物層。由於氧化物層606a由構成氧化物半導體層606b的元素的一種或兩種以上構成,因此在氧化物半導體層606b與氧化物層606a之間的介面中不容易形成介面能階。當該介面具有介面能階時,將該介面作為通道的臨界電壓不同的第二電晶體被形成,因此電晶體的外觀上的臨界電壓有時會變動。因此,藉由設置氧化物層606a,可以減少電晶體的臨界電壓等電特性的不均勻。
例如,氧化物層606a及氧化物層606c是以
與氧化物半導體層606b相同的元素(銦、鎵、鋅)為主成分,並包含比氧化物半導體層606b高的原子數比的鎵的氧化物層。明確地說,作為氧化物層606a及氧化物層606c,使用包含比氧化物半導體層606b的原子數比高1.5倍以上,較佳為2倍以上,更佳為3倍以上的鎵的氧化物層。由於鎵與氧堅固地接合,因此鎵具有抑制氧缺陷產生在氧化物層中的功能。也就是說,氧化物層606a及氧化物層606c是與氧化物半導體層606b相比不容易產生氧缺陷的氧化物層。
另外,氧化物層606a、氧化物半導體層606b
及氧化物層606c為非晶或結晶。較佳的是,氧化物層606a為非晶或結晶,氧化物半導體層606b為結晶,氧化物層606c為非晶。藉由使形成有通道的氧化物半導體層606b為結晶,可以賦予電晶體穩定的電特性。
下面說明電晶體的其他結構。
關於半導體基板600,參照關於半導體基板
800的記載。
作為源極電極616a及汲極電極616b,將包含
鋁、鈦、鉻、鈷、鎳、銅、釔、鋯、鉬、釕、銀、鉭以及鎢中的一種以上的導電膜以單層或疊層形成,即可。注意,源極電極616a及汲極電極616b可以是相同的組成,也可以是不同的組成。例如使用鎢膜和氮化鉭膜的疊層。
注意,雖然在圖18A中多層膜606形成到閘
極電極604外側,但是也可以在閘極電極604內側形成多層膜606以抑制因光而在多層膜606中生成載子。
作為基底絕緣膜602,使用選自包含氧化鋁、
氧化鎂、氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿以及氧化鉭中的一種以上的絕緣膜,並以單層或疊層形成,即可。
作為基底絕緣膜602,例如,可以形成如下多
層膜:作為第一層設置氮化矽層,作為第二層設置氧化矽層。在上述的情況下,氧化矽層也可以為氧氮化矽層。此
外,氮化矽層也可以為氮氧化矽層。氧化矽層較佳為使用缺陷密度小的氧化矽層。明確而言,使用如下氧化矽層:當進行ESR(Electron Spin Resonance,電子自旋共振法)時,來源於g值為2.001的信號的自旋的自旋密度為3×1017spins/cm3以下,較佳為5×1016spins/cm3以下。氮化矽層使用氫及氨的釋放量少的氮化矽層。氫及氨的釋放量可以利用TDS分析來測量。另外,氮化矽層使用氧不透過或氧幾乎不透過的氮化矽層。
或者,作為基底絕緣膜602,例如,可以形成
如下多層膜:作為第一層設置第一氮化矽層,作為第二層設置第一氧化矽層,作為第三層設置第二氧化矽層。在上述的情況下,第一氧化矽層或/及第二氧化矽層也可以為氧氮化矽層。此外,氮化矽層也可以為氮氧化矽層。第一氧化矽層較佳為使用缺陷密度小的氧化矽層。明確而言,使用如下氧化矽層:當進行ESR時,來源於g值為2.001的信號的自旋的自旋密度為3×1017spins/cm3以下,較佳為5×1016spins/cm3以下。第二氧化矽層使用包含過剩氧的氧化矽層。氮化矽層使用氫及氨的釋放量少的氮化矽層。另外,氮化矽層使用使氧不透過或幾乎不透過的氮化矽層。
包含過剩氧的氧化矽層是指藉由加熱處理等
可以釋放氧的氧化矽層。在將氧化矽層應用於絕緣膜時,具有過剩氧的絕緣膜是具有藉由加熱處理釋放氧的功能的絕緣膜。
在此,藉由加熱處理釋放氧的膜利用TDS分
析有時釋放1×1018atoms/cm3以上、1×1019atoms/cm3以上或1×1020atoms/cm3以上的氧(換算為氧原子數)。
在此,下面說明利用TDS分析的氧釋放量的
測量方法。
對測量樣本進行TDS分析時的氣體的總釋放
量與釋放氣體的離子強度的積分值成正比。而且,根據該積分值與標準樣本的比較,可以算出氣體的總釋放量。
例如,根據作為標準樣本的含有既定密度的
氫的矽晶片的TDS分析結果以及測量樣本的TDS分析結果,可以藉由算式1求出測量樣本的氧分子的釋放量(NO2)。這裡,假定以藉由TDS分析得到的檢測出質量數32的氣體都來源於氧分子。作為質量數32的物質,還有CH3OH,但是CH3OH存在的可能性很低,所以這裡不作考慮。此外,包含作為氧原子的同位素的質量數17的氧原子及質量數18的氧原子的氧分子也在自然界的存在比率極微量,所以也不考慮該氧分子。
NH2是以密度換算從標準樣本脫離的氫分子的
值。SH2是對標準樣本進行TDS分析而得到的離子強度的積分值。在此,將標準樣本的基準值設定為NH2/SH2。SO2
是當對測量樣本進行TDS分析時的離子強度的積分值。α是在TDS分析中影響到離子強度的係數。算式1的詳細內容參照日本專利申請公開平6-275697號公報。注意,使用由電子科學公司製造的熱脫附裝置EMD-WA1000S/W,並將包含1×1016atoms/cm3的氫原子的矽晶片用作標準樣本,來對上述氧的釋放量進行測量。
此外,在TDS分析中,氧的一部分作為氧原子被檢測出。氧分子與氧原子的比率可以從氧分子的離子化率算出。另外,因為上述的α包括氧分子的離子化率,所以藉由對氧分子的放出量進行評價,還能夠估計氧原子的放出量。
另外,NO2是氧分子的放出量。換算為氧原子時的氧的釋放量為氧分子的釋放量的2倍。
或者,藉由加熱處理釋放氧的膜有時包含過氧化自由基。明確而言,上述情況是指起因於過氧化自由基的自旋密度為5×1017spins/cm3以上。另外,包含過氧化自由基的膜有時在ESR中當g值為2.01近旁時具有非對稱性的信號。
或者,包含過剩氧的絕緣膜也可以是氧過剩的氧化矽(SiOX(X>2))。在氧過剩的氧化矽(SiOX(X>2))中,每單位體積中含有的氧原子數多於矽原子數的2倍。每單位體積的矽原子數及氧原子數為藉由RBS(Rutherford Backscattering Spectrometry:拉塞福背散射光譜學法)測定的值。
當閘極絕緣膜612及基底絕緣膜602中的至
少一個為包括包含過剩氧的絕緣膜時,可以減少氧化物半導體層606b的氧缺損。
此外,作為保護絕緣膜618,使用包含氧化
鋁、氧化鎂、氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿以及氧化鉭中的一種以上的絕緣膜的單層或疊層,即可。
藉由上述步驟形成的電晶體由於在多層膜606
的氧化物半導體層606b中形成通道,從而具有穩定的電特性和高場效移動率。
在此,參照圖19A至圖20B說明電晶體的製
造方法。
首先,準備形成有基底絕緣膜602的半導體
基板600。作為基底絕緣膜602,使用濺射裝置形成包含過剩氧的氧化矽層。
接著,形成用作氧化物層606a的氧化物層。
作為氧化物層606a使用厚度為20nm的IGZO(In:Ga:Zn=1:3:2)膜。另外,IGZO(In:Ga:Zn=1:3:2)膜的成膜條件是如下:利用濺射裝置;基板溫度為200℃;Ar/O2=30/15sccm;成膜壓力為0.4Pa;成膜功率(DC)為0.5kW;以及基板-靶材間距離(T-S間距離)為60mm。
接著,形成用作氧化物半導體層606b的氧化
物半導體層。作為氧化物半導體層606b使用厚度為15nm的IGZO(In:Ga:Zn=1:1:1)膜。此外,IGZO(In:Ga:Zn=1:1:1)膜的成膜條件是如下:使用濺射裝置;基板溫度為300℃;Ar/O2=30/15sccm;成膜壓力為0.4Pa;成膜功率(DC)為0.5kW;以及基板-靶材間距離(T-S間距離)為60mm。
接著,形成用作氧化物層606c的氧化物層。
作為氧化物層606c使用厚度為5nm的IGZO(In:Ga:Zn=1:3:2)膜。此外,IGZO(In:Ga:Zn=1:3:2)膜的成膜條件是如下:使用濺射裝置;基板溫度為200℃;Ar/O2=30/15sccm;成膜壓力為0.4Pa;成膜功率(DC)為0.5kW;基板-靶材間距離(T-S間距離)為60mm。
接著,較佳為進行第一加熱處理。第一加熱
處理也可以以250℃以上且650℃以下的溫度,較佳為以300℃以上且500℃以下的溫度進行即可。第一加熱處理在惰性氣體氛圍下、包含10ppm以上,較佳為包含1%以上,更佳為包含10%以上的氧化氣體氛圍下、或者減壓狀態下進行。或者,在惰性氣體氛圍下進行加熱處理,然後為了在填補脫離了的氧包含10ppm以上、1%以上或10%以上的氧化氣體氛圍下,來進行第一加熱處理,即可。藉由進行第一加熱處理,可以提高用作氧化物半導體層606b的氧化物半導體層的結晶性,還可以從基底絕緣膜602、用作氧化物層606a的氧化物層、用作氧化物半導體
層606b的氧化物半導體層或/及用作氧化物層606c的氧化物層去除氫及水等雜質。
接著,對用作氧化物層606a的氧化物層、用
作氧化物半導體層606b的氧化物半導體層以及用作氧化物層606c的氧化物層的一部分進行蝕刻,來形成包含氧化物層606a、氧化物半導體層606b以及氧化物層606c的多層膜606(參照圖19A)。
接著,形成用作源極電極616a及汲極電極
616b的導電膜。
接著,對用作源極電極616a及汲極電極616b
的導電膜的一部分進行蝕刻,形成源極電極616a及汲極電極616b(參照圖19B)。
接著,較佳為進行第二加熱處理。關於第二
加熱處理,參照第一加熱處理的說明進行即可。藉由進行第二加熱處理,可以從多層膜606去除氫或水等雜質。
接著,形成閘極絕緣膜612(參照圖19C)。
作為閘極絕緣膜612,例如,可以形成如下多層膜:作為第一層設置第一氧化矽層,作為第二層設置第二氧化矽層,作為第三層設置氮化矽層。在上述的情況下,第一氧化矽層或/和第二氧化矽層也可以為氧氮化矽層。此外,氮化矽層也可以為氮氧化矽層。第一氧化矽層較佳為使用缺陷密度小的氧化矽層。明確而言,使用如下氧化矽層:當進行ESR時,來源於g值為2.001的信號的自旋的自旋密度為3×1017spins/cm3以下,較佳為5×1016spins/cm3以
下。第二氧化矽層較佳為使用具有過剩氧的氧化矽層。氮化矽層使用氫及氨的釋放量少的氮化矽層。另外,氮化矽層使用使氧不透過或幾乎不透過的氮化矽層。
接著,形成用作閘極電極604的導電膜。
接著,將用作閘極電極604的導電膜的一部分蝕刻,形成閘極電極604(參照圖20A)。
接著,形成保護絕緣膜618(參照圖20B)。
藉由上述步驟,可以製造圖18A至圖18C所示的電晶體。
由於多層膜606的氧化物半導體層606b的氧缺陷減少,因此該電晶體具有穩定的電特性。
本說明書所公開的微控制器可以應用於各種電子裝置(也包括遊戲機)。作為電子裝置,可以舉出電視機、顯示器等顯示裝置、照明設備、臺式或膝上型個人電腦、文字處理機、再現儲存在DVD(Digital Versatile Disc:數位影音光碟)等儲存介質中的靜態影像或動態影像的影像再現裝置、可攜式CD播放器、收音機、磁帶答錄機、頭戴式耳機音響、音響、無繩電話子機、步話機、行動電話機、車載電話、可攜式遊戲機、計算器、可攜式資訊終端、電子筆記本、電子書閱讀器、電子翻譯器、聲音輸入器、攝影機、數位靜態照相機、電動剃鬚刀、IC晶片、微波爐等高頻加熱裝置、電鍋、洗衣機、吸塵器、空調器
等空調設備、洗碗機、烘碗機、乾衣機、烘被機、電冰箱、電冷凍箱、電冷藏冷凍箱、DNA保存用冰凍器、輻射計數器(radiation counters)、透析裝置等醫療設備等。另外,作為電子裝置,也可以舉出煙霧檢測器、氣體警報裝置、防犯警報器等警報裝置。再者,還可以舉出工業設備諸如引導燈、信號機、傳送帶、自動扶梯、電梯、工業機器人、蓄電系統等。另外,利用使用石油的引擎或來自非水類二次電池的電力藉由電動機推進的移動體等也包括在電子裝置的範疇內。作為上述移動體,例如可以舉出電動汽車(EV)、兼具內燃機和電動機的混合動力汽車(HEV)、插電式混合動力汽車(PHEV)、使用履帶代替這些的車輪的履帶式車輛、包括電動輔助自行車的電動自行車、摩托車、電動輪椅、高爾夫球車、小型或大型船舶、潛水艇、直升機、飛機、火箭、人造衛星、太空探測器、行星探測器、太空船。圖21A至圖21C示出這些電子裝置的具體例子。
在圖21A中,警報裝置8100是一種住宅用火
災警報器,該警報裝置具有檢測部以及使用氧化物半導體的微型電腦8101。
在圖21A中,具有室內機8200和室外機
8204的空調器是利用使用氧化物半導體的微型電腦的電子裝置的一個例子。明確而言,室內機8200具有外殼8201、送風口8202、微型電腦8203等。在圖21A中,例示出微型電腦8203設置在室內機8200中的情況,但是微
型電腦8203也可以設置在室外機8204中。或者,在室內機8200和室外機8204的兩者中設置有微型電腦8203。
藉由將在上述實施方式中示出的微型電腦用於空調器的微型電腦,可以實現低功耗化。
在圖21A中,電冷藏冷凍箱8300是具備使用
氧化物半導體的微型電腦的電子裝置的一個例子。明確而言,電冷藏冷凍箱8300包括外殼8301、冷藏室門8302、冷凍室門8303及微型電腦8304等。在圖21A中,微型電腦8304設置在外殼8301的內部。藉由將在上述實施方式中示出的電晶體用於電冷藏冷凍箱8300的微型電腦8304,可以實現低功耗化。
在圖21B中示出電子裝置的一個例子的電動
汽車的例子。電動汽車9700安裝有二次電池9701。二次電池9701的電力由控制電路9702調整輸出而供應到驅動裝置9703。控制電路9702由具有未圖示的ROM、RAM、CPU等的微型電腦9704控制。藉由將使用氧化物半導體的微型電腦用於電動汽車9700的微型電腦9704,可以實現低功耗化。
驅動裝置9703包括直流電動機或交流電動
機,或者將電動機和內燃機組合而構成。微型電腦9704根據電動汽車9700的駕駛員的操作資訊(加速、減速、停止等)、行車資訊(爬坡、下坡等,或者行車中的車輪受到的負載等)等的輸入資訊,向控制電路9702輸出控制信號。控制電路9702利用微型電腦9704的控制信號調
整從二次電池9701供應的電能控制驅動裝置9703的輸出。當安裝交流電動機時,雖然未圖示,但是還安裝有將直流轉換為交流的逆變器。
在本實施方式中,參照圖22對如下情況的剖面結構的例子及其製造方法的例子進行說明。該情況為:在之前的實施方式中說明的微型電腦的開關中,在第一電晶體902中作為通道形成區使用氧化物半導體,在第二電晶體901中作為通道形成區使用單晶矽晶片。
但是,作為開關所具有的第二電晶體901,除
了單晶矽之外,還可以使用鍺、矽鍺、碳化矽等半導體材料。另外,例如,使用矽的電晶體可以使用利用SOI法製造的矽薄膜、利用氣相生長法製造的矽薄膜等。
另外,雖然在本實施方式中僅示出開關的部
分結構的剖面,但是也可以使用該疊層結構製造邏輯元件等的其他的電路結構。
使用含有半導體材料的基板900製造的第二
電晶體901可以使用n通道型電晶體(NMOSFET)和p通道型電晶體(PMOSFET)中的任一種。在圖22所示的例子中,第二電晶體901用STI(Shallow Trench Isolation:淺溝槽隔離)905與其他的元件絕緣分離。藉由使用STI905,可以抑制因LOCOS元件分離法而發生的元件分離部的“鳥嘴”,由此可以縮小元件分離部等。另
一方面,對於不要求結構的微型化的半導體裝置不需要必須形成STI905,而可以使用LOCOS等的元件分離法。形成有第二電晶體901的基板900中形成有添加有硼、磷、砷等的賦予導電性的雜質的阱904。
圖22中的第二電晶體901包括:設置在基板
900中的通道形成區;以夾著通道形成區的方式設置的雜質區906(也稱為源極區及汲極區);設置在通道形成區上的閘極絕緣膜907;在閘極絕緣膜907上以與通道形成區重疊的方式設置的閘極電極層908。閘極電極層可以採用如下疊層結構:由用來提高加工精度的第一材料構成的閘極電極層與作為佈線的由用來實現低電阻化的第二材料構成的閘極電極層的疊層。例如,可以舉出添加了賦予導電性的磷等雜質的結晶矽與矽化鎳的疊層結構等。但是,並不侷限於該結構,可以根據要求的樣式適當地調整材料、疊層數以及形狀等。
另外,設置於基板900中的雜質區906連接
有接觸插頭913、915。這裡,接觸插頭913、915還用作連接的第二電晶體901的源極電極及汲極電極。另外,雜質區906與通道區之間也可以設置有與雜質區906不同的雜質區。該雜質區根據引入的雜質的濃度成為LDD區或擴展區來控制通道形成區附近的電場分佈。在閘極電極層908的側壁上隔著絕緣膜設置有側壁絕緣膜909。藉由使用該絕緣膜及該側壁絕緣膜909,可以形成LDD區或擴展區。
另外,第二電晶體901被絕緣膜910覆蓋。
絕緣膜910可以用作保護膜,來防止雜質從外部進入通道形成區。另外,藉由作為絕緣膜910採用利用PE-CVD法形成的氮化矽等材料,當作為通道形成區使用單晶矽時可以藉由加熱處理進行氫化。另外,藉由作為絕緣膜910使用具有拉應力或壓應力的絕緣膜,可以使構成通道形成區的半導體材料彎曲。當採用n通道型電晶體時對構成通道形成區的矽材料施加拉應力,當採用p通道型電晶體時對構成通道形成區的矽材料施加壓應力,由此可以提高各電晶體的場效移動率。
並且,在絕緣膜910上設置有絕緣膜911,並
利用CMP對其表面進行了平坦化處理。由此,可以高精度地在含有第二電晶體901的層上層疊元件層。
在含有第二電晶體901的層更上的層中形成
含有將氧化物半導體膜用於通道形成區的第一電晶體902及電容元件903的層。
第一電晶體902是具有頂閘極結構的電晶
體,包括:多層膜926;源極電極層927;汲極電極層928;閘極絕緣膜929;以及閘極電極層930。由於第一電晶體902可以採用與上述實施方式的圖20A和20B所示的電晶體相同的結構,所以可以參照上述記載而形成。因此,以下說明其他結構。
絕緣膜924較佳為使用藉由加熱處理釋放氧的氧釋放型氧化物絕緣膜。
由於該氧化物絕緣膜的氧的一部分藉由加熱
脫離,因此可以使氧擴散到在後面形成的多層膜926中的氧化物半導體膜中。例如,當作為絕緣膜924使用氧化矽膜時,採用SiO2+α(注意,α>0)。藉由使用這樣的絕緣膜924,可以將氧供應到氧化物半導體膜。藉由將氧供應到氧化物半導體膜,可以補充氧化物半導體膜中的氧缺損。
另外,絕緣膜924可以藉由濺射法、PE-CVD
法等形成。例如,在藉由PE-CVD法形成絕緣膜924的情況下,來源於原料氣體的氫或水有時混入到絕緣膜924中。因此,較佳為在藉由PE-CVD法形成絕緣膜924之後進行用於脫氫化或脫水化的加熱處理。作為該加熱處理的溫度較佳為從絕緣膜924釋放氫或水的溫度。此外,該加熱處理可以使用電爐、RTA裝置等。藉由使用RTA裝置,只在短時間內可以以基板的應變點以上的溫度進行加熱處理。因此,可以縮短從絕緣膜924釋放氫或水的時間。
藉由上述加熱處理,可以進行絕緣膜924的脫氫化或脫水化,而可以抑制氫或水擴散到後面形成的多層膜926中的氧化物半導體膜中。
再者,藉由對絕緣膜924引入氧,可以增加藉由加熱脫離的氧量。作為對絕緣膜924導入氧的方法,可以舉出離子植入法、離子摻雜法、電漿處理等。
作為多層膜926採用如下結構:以接觸於絕
緣膜924一側的方式形成第一氧化物層,以接觸於第一氧化物層的方式形成氧化物半導體層,以接觸於氧化物半導體層的方式形成第二氧化物層。
另外,將閘極電極層930及上部電極層931
設定為10nm至400nm,較佳為100nm至300nm。在本實施方式中,在利用濺射法在膜厚度為30nm的氮化鉭上層疊膜厚度為135nm的鎢來形成閘極用的導電膜之後,藉由對該導電膜進行蝕刻來將其加工(構圖)為所希望的形狀,來形成閘極電極層930及上部電極層931。另外,也可以使用噴墨法形成光阻遮罩。因為當利用噴墨法形成光阻遮罩時不使用光遮罩,所以可以降低製造成本。
另外,第一電晶體902設置有背閘極電極層
923。當設置有背閘極電極層923時,可以更容易地實現第一電晶體902的常關閉化。例如,藉由將背閘極電極層923的電位設定為GND或固定電位,可以使第一電晶體902的臨界電壓進一步漂移成正值,由此可以形成進一步實現常關閉化的電晶體。此外,第一電晶體902也可以採用具有多個通道形成區的多閘結構的電晶體。
為了使上述第二電晶體901、第一電晶體902
及電容元件903電連接來形成電路,在各層間以及上層中層疊用於連接的佈線層的單層或多個層。
在圖22中,第二電晶體901的源極和汲極中
的一方藉由接觸插頭913與佈線層914電連接。佈線層914與邏輯元件的輸出端子電連接。另一方面,第二電晶
體901的源極和汲極中的另一方藉由接觸插頭915與佈線層916電連接。
佈線層916與其它的邏輯元件的輸入端子電
連接。另外,第二電晶體901的閘極藉由接觸插頭917、佈線層918、接觸插頭921、佈線層922、接觸插頭925與第一電晶體902的汲極電極層928電連接。
該汲極電極層928在圖22中沿右方向延伸而
用作電容元件903的下部電極層。在汲極電極層928上設置有第一電晶體902的閘極絕緣膜929。該閘極絕緣膜929在形成電容元件903的區域中用作電容元件903的電極間介電膜。該電極間介電膜上設置有上部電極層931,上部電極層931藉由接觸插頭935與佈線層936電連接。
佈線層914、916、918、922、936及背閘極電極層923埋入絕緣膜中。這些佈線層等較佳為使用例如銅、鋁等低電阻的導電性材料。另外,也可以將利用PE-CVD法形成的石墨烯作為導電性材料來形成佈線層。石墨烯是指具有sp2鍵的1原子層的碳分子片或者2層至100層的碳分子片的疊層。作為該石墨烯的製造方法,可以舉出:在金屬催化劑上形成石墨烯的熱CVD法;藉由照射紫外光在局部生成電漿,不使用催化劑而由甲烷形成石墨烯的PE-CVD法;等等。
藉由採用上述低電阻的導電性材料,可以降低藉由佈線層傳播的信號的RC延遲。當作為佈線層使用銅時,為了防止銅向通道形成區擴散,形成障壁膜。作為
障壁膜,例如可以採用由氮化鉭、氮化鉭與鉭的疊層、氮化鈦、氮化鈦與鈦的疊層等形成的膜,但是只要確保佈線材料的擴散防止功能以及與佈線材料及下層等的密著性,就不侷限於由上述材料構成的膜。障壁膜和佈線層也可以是兩個不同的層,可以將形成障壁膜的材料包含於佈線材料中,藉由加熱處理使其析出於設置在絕緣膜中的開口的內壁來形成障壁膜。
作為絕緣膜911、912、919、920、933、
934,可以使用氧化矽、氧氮化矽、氮氧化矽、BPSG(Boron Phosphorus Silicate Glass:硼磷矽玻璃)、PSG(Phosphorus Silicate Glass:磷矽玻璃)、添加有碳的氧化矽(SiOC)、添加有氟的氧化矽(SiOF)、作為以Si(OC2H5)4為原料的氧化矽的TEOS(Tetraethyl orthosilicate:四乙氧基矽烷)、HSQ(Hydrogen Silsesquioxane:氫矽倍半環氧乙烷)、MSQ(Methyl Silsesquioxane:甲基矽倍半環氧乙烷)、OSG(Organo Silicate Glass:有機矽酸鹽玻璃)、有機聚合物類材料等的絕緣體。尤其是,當進行半導體裝置的微型化時,由於佈線之間的寄生電容變為明顯而信號延遲增大,所以氧化矽的相對介電常數(k=4.0至4.5)高,因此較佳為使用k為3.0以下的材料。另外,由於在將佈線埋入該絕緣膜之後進行CMP處理,所以要求絕緣膜具有機械強度。只要確保該機械強度,就可以使它們多孔(porous)化而實現低介電常數化。絕緣膜藉由濺射法、CVD法、包括旋塗
法(Spin On Glass:旋塗玻璃,也稱為SOG)的塗敷法等形成。
在絕緣膜911、912、919、920、933、934
上,也可以在將佈線材料埋入上述絕緣膜中之後,另外設置用作利用CMP等進行平坦化處理時的蝕刻停止膜的絕緣膜。
佈線層914、916、918、922、936以及背閘極電極層923上設置有障壁膜,障壁膜上設置有保護膜。障壁膜是用來防止銅等的佈線材料的擴散的膜。障壁膜可以使用氮化矽或SiC、SiBON等的絕緣材料形成。但是,當障壁膜的厚度較厚時會增大佈線間電容,因此較佳為選擇具有阻擋性且低介電常數的材料。
接觸插頭913、915、917、921、925、935是藉由在絕緣膜中形成高寬高比的開口(輔助孔)並埋入鎢等導電材料而形成的。較佳為進行各向異性高的乾蝕刻來形成開口。尤其是,較佳為使用反應離子蝕刻法(RIE法)。開口的內壁形成有由鈦膜、氮化鈦膜或上述膜的疊層膜等形成的障壁膜(擴散防止膜),障壁膜的內部被填充有摻雜了鎢或磷等的多晶矽等材料。例如,可以藉由包層CVD(blanket CVD)法在輔助孔內埋入鎢,並利用CMP使接觸插頭的上表面平坦化。
另外,最上層設置有保護絕緣膜937,用來防止來自外部的水分或污染物侵入半導體裝置。保護絕緣膜937可以使用氮化矽、氧氮化矽、氮氧化矽等材料形成的
單層或疊層。
藉由採用上述半導體裝置的結構,將使用具有高速工作性能的第一半導體材料的電晶體與使用關態電流極小的第二半導體材料的電晶體組合,從而可以製造具有能夠實現低耗電量化的微型電腦。
本實施方式可以與其他實施方式適當地組合而實施。
圖10是使用矽基板製造的微控制器500的光學顯微鏡照片。微控制器500的電路方塊的結構及功能與參照圖9說明的微控制器190相同。注意,在圖10中,表示對應於圖示在圖9中的電路方塊的符號的一部分。
注意,在圖10的微控制器500的製程技術中,與圖2的微控制器100同樣,使用矽製造的電晶體為0.35μm,使用氧化物半導體層製造的電晶體為0.8μm。另外,微控制器500的尺寸為11.0mm×12.0mm。
使微控制器500進行工作來確認到即使將Active模式切換為遮斷電源供應的Noff2模式也儲存CPU110的暫存器185內的資料。使用圖23、圖24A及圖24B的信號波形圖說明其結果。
在Active模式時將資料儲存在暫存器185的揮發性記憶部的HL暫存器中,經過停止電源供應的Noff2模式再次恢復到Active模式,然後讀出HL暫存器
的資料,而對資料的儲存進行確認。
圖23、圖24A及圖24B示出:將藉由
Tektronix公司製造的碼型發生器(Pattern Generator)TLA7PG2生成的信號輸入到微控制器500,並且對此時產生在微控制器500的輸入輸出端子(連接端子)中的信號利用同公司製造的邏輯分析儀TLA7AA2測量的結果。圖23、圖24A及圖24B所示的“ADDR”、“DATA”、“CPU_VDD”、“MREQ_B”、“RD_B”、“WR_B”及“NMI_B”是藉由上述邏輯分析儀測量的輸入輸出端子的名稱。
可以從“ADDR”端子檢測出CPU110進行計
數的步驟數(根據處理數而改變的值)或CPU110所存取的位址。此外,可以從“DATA”端子檢測出微控制器500內的CPU110所執行的指令碼或微控制器500所輸入輸出的資料。此外,可以從“CPU_VDD”端子檢測出供應到CPU110的VDD的電位。
此外,可以從“MREQ_B”端子檢測出決定是
否對外部記憶體進行存取的信號,在“MREQ_B”端子為Low電位時被許可對外部記憶體進行存取,在“MREQ_B”端子為High電位時被拒絕對外部記憶體進行存取。另外,在“MREQ_B”端子為Low電位且“RD_B”端子為Low電位時被許可從外部記憶體讀出資料,並且在“MREQ_B”端子為Low電位且“WR_B”端子為Low電位時被許可對外部記憶體寫入資料。
此外,可以從“NMI_B”端子檢測出不可遮
罩中斷信號。通常在對“NMI_B”端子供應High電位,但是對“NMI_B”端子供應Low電位時執行中斷處理。
注意,High電位是指高於參考電位的電位,
Low電位是指低於參考電位的電位。在參考電位為0V時,可以將High電位稱為正電位,將Low電位稱為負電位。此外,也可以使High電位和Low電位中的任一個成為與參考電位相同的電位。
此外,圖23所示的期間511及期間515是微
控制器500以Active模式進行工作的期間。此外,期間512是微控制器500從Active模式轉移到Noff2模式之前的將資料從各暫存器內的揮發性記憶部移動到非揮發性記憶部的移動處理期間。另外,期間513是微控制器500以Noff2模式進行工作的期間。此外,期間514是微控制器500從Noff2模式轉移到Active模式之前的將資料從各暫存器內的非揮發性記憶部恢復到揮發性記憶部的恢復處理期間。
此外,放大在以Active模式進行工作的期間
511中進行測量的信號的一部分,作為期間591的信號示出在圖24A中。另外,放大在以Active模式進行工作的期間515中測量的信號的一部分,作為期間592的信號示出在圖24B中。
在期間511(Active模式期間)中進行使暫存器185的一部分的HL暫存器儲存資料“AA55”的處理。
將該處理稱為處理596(參照圖24A)。在處理596中,當“ADDR”端子為“0007”時檢測出在“DATA”端子中的“21”是用來在HL暫存器中儲存資料的指令碼。另外,之後在“DATA”端子中被檢測出的“55”、“AA”示出儲存在HL暫存器中的資料。注意,由於微控制器500按每個位元組處理資料,所以首先下位1位元組的“55”被檢測出,接著上位1位元組的“AA”被檢測出(參照圖23及圖24A)。
接著,說明圖4所示的從Active模式轉移到Noff2模式的處理時的微控制器500的工作確認。
為了進行該工作確認,對微控制器500輸入將工作模式切換為Noff2模式的信號。在切換為Noff2模式的信號輸入到微控制器500時,微控制器500將暫存器(184至187)內的儲存在揮發性記憶部中的資料中的在停止電源供應之後也需要儲存的資料傳送到非揮發性記憶部,而儲存在非揮發性記憶部中(期間512)。此時,儲存在作為揮發性記憶部的HL暫存器中的資料“AA55”也傳送到非揮發性記憶部,而儲存在非揮發性記憶部中。
在微控制器500中,在對非揮發性記憶部的資料的傳送及儲存結束之後,使電源閘單元130工作,遮斷對各電路方塊供應電源,而成為Noff2模式(期間513)。在圖23中的期間513中示出停止對“CPU_VDD”端子供應電源。
接著,說明圖5所示的從Noff2模式轉移到
Active模式的處理時的微控制器500的工作確認。
從Noff2模式到Active模式的恢復藉由對“NMI_B”端子供應Low電位來開始。在對“NMI_B”端子供應Low電位時,電源閘單元130進行工作,再次開始對各電路方塊供應電源。接著,將儲存在非揮發性記憶部中的資料傳送到揮發性記憶部而儲存在揮發性記憶部中。此時,儲存在非揮發性記憶部中的資料“AA55”也傳送到HL暫存器,而再次儲存在HL暫存器中(期間514)。
在從非揮發性記憶部到揮發性記憶部的資料的恢復結束之後,微控制器500根據恢復的資料再次開始Active模式的工作(期間515)。
接著,在期間515中進行處理597及處理598而對恢復到HL暫存器的資料進行確認。
在處理597中,當“ADDR”端子為“0023”時檢測出在“DATA”端子中的“22”是用來將儲存在HL暫存器中的資料傳送到外部記憶體的指令碼。另外,之後在“DATA”端子中被檢測出的“FD”、“7F”示出資料的傳送去處的外部記憶體的位址“7FFD”(參照圖23及圖24B)。
微控制器500藉由處理597之後的處理598將HL暫存器內的資料傳送到外部記憶體。注意,如上所述,微控制器500按每個位元組對資料進行處理。此外,外部記憶體在一個位址中儲存1位元組的資料。由此,接
收處理597的指令的微控制器500在處理598中首先將HL暫存器內的下位1位元組的資料傳送到外部記憶體的位址“7FFD”,接著將上位1位元組的資料傳送到外部記憶體的位址“7FFE”。
由圖24B可知,在處理598時,微控制器
500首先對“ADDR”端子輸出“7FFD”,作為HL暫存器內的下位1位元組的資料對“DATA”端子輸出“55”。此時,藉由對“MREQ_B”端子和“WR_B”端子供應Low電位,對外部記憶體的位址“7FFD”寫入“55”。
另外,由圖24B可知,微控制器500對“ADDR”端子輸出“7FFE”,作為HL暫存器內的上位1位元組的資料對“DATA”端子輸出“AA”。此時,藉由對“MREQ_B”端子和“WR_B”端子供應Low電位,對外部記憶體的位址“7FFE”寫入“AA”。
從處理597及處理598中的“ADDR”端子及“DATA”端子的測量結果可知,在期間515中資料“AA55”儲存在HL暫存器中。由此,可以確認到即使微控制器500將Active模式切換為遮斷電源供應的Noff2模式也儲存暫存器185內的資料。此外,可以確認到微控制器500在從Noff2模式恢復到Active模式之後也正常地進行工作。
此外,確認到在遮斷電源之前將所需要的資料移動到暫存器的非揮發性記憶部。就是說,由於微控制
器500在CPU的處理結束之前也可以開始用來遮斷電源的處理,所以電源遮斷的時序的自由度很高。確認到可以提供能夠從低耗電量模式高速地恢復到通常工作模式的微控制器。
MCLK、TCLK‧‧‧時脈信號
T0IRQ、P0IRQ、C0IRQ、INT‧‧‧中斷信號
100‧‧‧微控制器
101至104‧‧‧單元
110‧‧‧CPU
111‧‧‧匯流排橋
112‧‧‧RAM
113‧‧‧記憶體介面
115‧‧‧時脈生成電路
120‧‧‧控制器
121‧‧‧中斷控制器
122、146、152‧‧‧I/O介面
130‧‧‧電源閘單元
131、132‧‧‧開關電路
140‧‧‧時脈生成電路
141‧‧‧水晶振盪電路
142‧‧‧振盪子
143‧‧‧水晶振盪子
145‧‧‧計時器電路
150‧‧‧I/O埠
151‧‧‧比較器
161至163‧‧‧匯流排
164‧‧‧資料匯流排
170至176‧‧‧連接端子
180、183至187‧‧‧暫存器
Claims (20)
- 一種微控制器,包括:CPU;控制器;計時器電路;該CPU中的第一暫存器;電連接到該計時器電路的第二暫存器;以及對該CPU、該計時器電路、該第一暫存器及該第二暫存器供應電源的電源閘,其中,該微控制器可以處於工作模式,該工作模式至少包括:該CPU、該計時器電路、該第一暫存器、該第二暫存器及該控制器進行工作的第一模式;該計時器電路、該第二暫存器及該控制器進行工作的第二模式;以及該控制器進行工作的第三模式,該微控制器配置為根據該CPU的指令從該第一模式轉移到該第二模式和該第三模式中的一個,該微控制器配置為根據從該計時器電路供應的第一信號藉由該控制器從該第二模式轉移到該第一模式,該微控制器配置為根據供應到該控制器的第二信號藉由該控制器從該第三模式轉移到該第一模式,並且,該第一暫存器及該第二暫存器都包括:第一揮發性記憶體;以及 包括第一電晶體的第一非揮發性記憶體,該第一電晶體的通道形成區包括第一多層氧化物半導體膜。
- 根據申請專利範圍第1項之微控制器,其中,該CPU及該第一暫存器在該第二模式中不工作,並且,該CPU、該第一暫存器、該計時器電路及該第二暫存器在該第三模式中不工作。
- 根據申請專利範圍第1項之微控制器,還包括:I/O埠;電連接到該I/O埠的第三暫存器;比較器;以及電連接到該比較器的第四暫存器,其中,該I/O埠、該第三暫存器、該比較器及該第四暫存器在該第一模式中工作且在該第二和該第三模式中不工作。
- 根據申請專利範圍第1項之微控制器,還包括:中斷控制器;以及電連接到該中斷控制器的第五暫存器,其中,該中斷控制器及該第五暫存器在該第一模式中工作且在該第二和該第三模式中不工作。
- 根據申請專利範圍第1項之微控制器,還包括:中斷控制器;以及電連接到該中斷控制器的第五暫存器,其中,該中斷控制器及該第五暫存器在該第一模式中 工作且在該第二和該第三模式中不工作,並且,該第五暫存器包括:第二揮發性記憶體;以及包括第二電晶體的第二非揮發性記憶體,該第二電晶體的通道形成區包括第二多層氧化物半導體膜。
- 根據申請專利範圍第1項之微控制器,還包括:電連接到該CPU的RAM,其中,該RAM包括第三電晶體,並且,該第三電晶體的通道形成區包括第三多層氧化物半導體膜。
- 根據申請專利範圍第1項之微控制器,其中,該計時器電路配置為以所定間隔輸出該第一信號。
- 根據申請專利範圍第1項之微控制器,其中,該第一非揮發性記憶體配置為在該電源閘停止電源供應之前備份儲存在該第一揮發性記憶體中的資料,並且,在該電源閘再次開始電源供應的情況下,備份在該第一非揮發性記憶體中的該資料寫入到該第一揮發性記憶體。
- 根據申請專利範圍第1項之微控制器,其中,該第一多層氧化物半導體膜包含銦、鎵及鋅。
- 根據申請專利範圍第1項之微控制器,其中,該第一多層氧化物半導體膜具有依次層疊有第一、第二及第三氧化物半導體層的結構, 並且,該第一氧化物半導體層或該第三氧化物半導體層的銦的含量為夾在該第一氧化物半導體層與該第三氧化物半導體層之間的該第二氧化物半導體層的銦的含量的1.5倍以上。
- 一種微控制器,包括:CPU;控制器;計時器電路;該CPU中的第一暫存器;電連接到該計時器電路的第二暫存器;以及對該CPU、該計時器電路、該第一暫存器及該第二暫存器供應電源的電源閘,其中,該微控制器可以處於工作模式,該工作模式至少包括:該CPU、該計時器電路、該第一暫存器、該第二暫存器及該控制器進行工作的第一模式;該計時器電路、該第二暫存器及該控制器進行工作的第二模式;以及該控制器進行工作的第三模式,該微控制器配置為根據該CPU的指令從該第一模式轉移到該第二模式和該第三模式中的一個,該微控制器配置為根據從該計時器電路供應的第一信號藉由該控制器從該第二模式轉移到該第一模式,該微控制器配置為根據供應到該控制器的第二信號藉 由該控制器從該第三模式轉移到該第一模式,並且,該第一暫存器及該第二暫存器都包括:第一揮發性記憶體;以及包括第一電晶體及第四電晶體的第一非揮發性記憶體,該第一電晶體的通道形成區包括第一多層氧化物半導體膜,該第四電晶體的通道形成區包含單晶矽。
- 根據申請專利範圍第11項之微控制器,其中,該CPU及該第一暫存器在該第二模式中不工作,並且,該CPU、該第一暫存器、該計時器電路及該第二暫存器在該第三模式中不工作。
- 根據申請專利範圍第11項之微控制器,還包括:I/O埠;電連接到該I/O埠的第三暫存器;比較器;以及電連接到該比較器的第四暫存器,其中,該I/O埠、該第三暫存器、該比較器及該第四暫存器在該第一模式中工作且在該第二和該第三模式中不工作。
- 根據申請專利範圍第11項之微控制器,還包括:中斷控制器;以及電連接到該中斷控制器的第五暫存器, 其中,該中斷控制器及該第五暫存器在該第一模式中工作且在該第二和該第三模式中不工作。
- 根據申請專利範圍第11項之微控制器,還包括:中斷控制器;以及電連接到該中斷控制器的第五暫存器,其中,該中斷控制器及該第五暫存器在該第一模式中工作且在該第二和該第三模式中不工作,並且,該第五暫存器包括:第二揮發性記憶體;以及包括第二電晶體的第二非揮發性記憶體,該第二電晶體的通道形成區包括第二多層氧化物半導體膜。
- 根據申請專利範圍第11項之微控制器,還包括:電連接到該CPU的RAM,其中,該RAM包括第三電晶體,並且,該第三電晶體的通道形成區包括第三多層氧化物半導體膜。
- 根據申請專利範圍第11項之微控制器,其中,該計時器電路配置為以所定間隔輸出該第一信號。
- 根據申請專利範圍第11項之微控制器,其中,該第一非揮發性記憶體配置為在該電源閘停止電源供應之前備份儲存在該第一揮發性記憶體中的資料, 並且,在該電源閘再次開始電源供應的情況下,備份在該第一非揮發性記憶體中的該資料寫入到該第一揮發性記憶體。
- 根據申請專利範圍第11項之微控制器,其中,該第一多層氧化物半導體膜包含銦、鎵及鋅。
- 根據申請專利範圍第11項之微控制器,其中,該第一多層氧化物半導體膜具有依次層疊有第一、第二及第三氧化物半導體層的結構,並且,該第一氧化物半導體層或該第三氧化物半導體層的銦的含量為夾在該第一氧化物半導體層與該第三氧化物半導體層之間的該第二氧化物半導體層的銦的含量的1.5倍以上。
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