JP7354391B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP7354391B2
JP7354391B2 JP2022166159A JP2022166159A JP7354391B2 JP 7354391 B2 JP7354391 B2 JP 7354391B2 JP 2022166159 A JP2022166159 A JP 2022166159A JP 2022166159 A JP2022166159 A JP 2022166159A JP 7354391 B2 JP7354391 B2 JP 7354391B2
Authority
JP
Japan
Prior art keywords
film
transistor
oxide semiconductor
insulating film
oxygen
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2022166159A
Other languages
English (en)
Other versions
JP2022185151A (ja
Inventor
健一 岡崎
俊成 佐々木
周平 横山
貴士 羽持
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of JP2022185151A publication Critical patent/JP2022185151A/ja
Priority to JP2023152061A priority Critical patent/JP2023164639A/ja
Application granted granted Critical
Publication of JP7354391B2 publication Critical patent/JP7354391B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/38—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions
    • H01L21/385—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Composite Materials (AREA)
  • Materials Engineering (AREA)
  • Thin Film Transistor (AREA)
  • Formation Of Insulating Films (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Chemical Vapour Deposition (AREA)
  • Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
  • Physical Vapour Deposition (AREA)

Description

本発明は、絶縁膜及び電界効果トランジスタを有する半導体装置の作製方法に関する。
液晶表示装置や発光表示装置に代表されるフラットパネルディスプレイの多くに用いられ
ているトランジスタは、ガラス基板上に形成されたアモルファスシリコン、単結晶シリコ
ンまたは多結晶シリコンなどのシリコン半導体によって構成されている。また、該シリコ
さン半導体を用いたトランジスタは、集積回路（ＩＣ）などにも利用されている。
近年、シリコン半導体に代わって、半導体特性を示す金属酸化物をトランジスタに用いる
技術が注目されている。なお、本明細書中では、半導体特性を示す金属酸化物を酸化物半
導体とよぶことにする。
例えば、酸化物半導体として、酸化亜鉛、またはＩｎ－Ｇａ－Ｚｎ系酸化物を用いたトラ
ンジスタを作製し、該トランジスタを表示装置の画素のスイッチング素子などに用いる技
術が開示されている（特許文献１及び特許文献２参照）。
特開２００７－１２３８６１号公報 特開２００７－９６０５５号公報
酸化物半導体を用いたトランジスタにおいて、酸化物半導体膜に含まれる酸素欠損は、ト
ランジスタの電気特性の不良に繋がる。例えば、膜中に酸素欠損が含まれている酸化物半
導体を用いたトランジスタは、しきい値電圧がマイナス方向に変動しやすく、ノーマリー
オン特性となりやすい。これは、酸化物半導体に含まれる酸素欠損に起因して電荷が生じ
てしまい、低抵抗化するためである。
また、酸化物半導体膜に酸素欠陥が含まれると、経時変化や光ゲートＢＴ（Ｂｉａｓ－Ｔ
ｅｍｐｅｒａｔｕｒｅ）ストレス試験により、トランジスタの電気特性、代表的にはしき
い値電圧が変動してしまうという問題がある。
そこで、本発明の一態様は、酸化物半導体を用いた半導体装置において、酸素欠損の含有
量を低減することを課題の一とする。また、本発明の一態様は、酸化物半導体を用いた半
導体装置において、電気特性を向上させることを課題の一とする。
本発明の一態様は、プラズマＣＶＤ法を用いて化学量論的組成を満たす酸素よりも多くの
酸素を含む酸化絶縁膜を形成することを特徴とする。
また、本発明の一態様は、酸化物半導体膜を有するトランジスタと、当該トランジスタ上
に形成される保護膜とを有する半導体装置において、当該保護膜として、プラズマＣＶＤ
法を用いて化学量論的組成を満たす酸素よりも多くの酸素を含む酸化絶縁膜を形成するこ
とを特徴とする。
また、本発明の一態様は、酸化物半導体膜を有するトランジスタと、当該トランジスタ上
に形成される保護膜とを有する半導体装置において、真空排気された処理室内に載置され
た基板を１８０℃以上２６０℃以下に保持し、処理室に原料ガスを導入して処理室内にお
ける圧力を１００Ｐａ以上２５０Ｐａ以下とし、処理室内に設けられる電極に０．１７Ｗ
／ｃｍ２以上０．５Ｗ／ｃｍ２以下の高周波電力を供給する条件により、上記保護膜とし
て化学量論的組成を満たす酸素よりも多くの酸素を含む酸化絶縁膜を形成することを特徴
とする。
また、本発明の一態様は、酸化物半導体膜を有するトランジスタと、当該トランジスタ上
に形成される保護膜とを有する半導体装置において、真空排気された処理室内に載置され
た基板を１８０℃以上２６０℃以下に保持し、処理室に原料ガスを導入して処理室内にお
ける圧力を１００Ｐａ以上２５０Ｐａ以下とし、処理室内に設けられる電極に０．１７Ｗ
／ｃｍ２以上０．５Ｗ／ｃｍ２以下の高周波電力を供給する条件により、上記保護膜とし
て化学量論的組成を満たす酸素よりも多くの酸素を含む酸化絶縁膜を形成した後、加熱処
理を行い、保護膜に含まれる酸素を酸化物半導体膜に拡散させることを特徴とする。
また、本発明の一態様は、ゲート電極と、ゲート電極の一部とゲート絶縁膜を介して重な
る酸化物半導体膜と、酸化物半導体膜に接する一対の電極とを有するトランジスタと、酸
化物半導体膜上に設けられる保護膜と、を有し、保護膜は、電子スピン共鳴測定によるｇ
＝２．００１に現れる信号のスピン密度が１．５×１０１８ｓｐｉｎｓ／ｃｍ３未満であ
る酸化絶縁膜である。
なお、一対の電極は、ゲート絶縁膜及び酸化物半導体膜の間に設けられる。または、一対
の電極は、酸化物半導体膜及び保護膜の間に設けられる。
また、本発明の一態様は、酸化物半導体膜と、酸化物半導体膜に接する一対の電極と、酸
化物半導体膜上に設けられるゲート絶縁膜と、酸化物半導体膜の一部とゲート絶縁膜を介
して重なるゲート電極とを有するトランジスタと、ゲート絶縁膜及びゲート電極を覆う保
護膜と、を有し、保護膜は、電子スピン共鳴測定によるｇ＝２．００１に現れる信号のス
ピン密度が１．５×１０１８ｓｐｉｎｓ／ｃｍ３未満である酸化絶縁膜であることを特徴
とする半導体装置である。
酸化物半導体を有するトランジスタにおいて、トランジスタ上に形成される保護膜として
化学量論的組成を満たす酸素よりも多くの酸素を含む酸化絶縁膜を形成することで、更に
は当該保護膜から酸化物半導体膜に酸素を拡散させることで、酸化物半導体膜に含まれる
酸素欠損量を低減することができる。このため、本発明の一態様により、優れた電気特性
を有する半導体装置を作製することができる。
トランジスタの一形態を説明する上面図及び断面図である。 トランジスタの作製方法の一形態を説明する断面図である。 トランジスタの一形態を説明する断面図である。 トランジスタの作製方法の一形態を説明する断面図である。 トランジスタの一形態を説明する上面図及び断面図である。 トランジスタの作製方法の一形態を説明する断面図である。 トランジスタの一形態を説明する上面図及び断面図である。 トランジスタの一形態を説明する上面図及び断面図である。 トランジスタの一形態を説明する断面図である。 トランジスタの一形態を説明する断面図である。 トランジスタの一形態を説明する断面図である。 トランジスタの一形態を説明する断面図である。 半導体装置の一形態を説明する断面図である。 半導体装置の一形態を示す回路図である。 半導体装置の一形態を示すブロック図である。 半導体装置の一形態を示すブロック図である。 半導体装置の一形態を示すブロック図である。 作製した試料のＴＤＳ分析結果を示す図である。 作製した試料の酸素分子脱離量を示す図である。 作製した試料のＴＤＳ分析結果を示す図である。 作製した試料における電力と、単位面積あたりのスピン数の関係を示す図である。 作製した試料におけるシラン流量と、単位面積あたりのスピン数の関係を示す図である。 作製した試料のＣＰＭ測定結果を示す図である。 作製した試料の電流－電圧特性の初期特性を示す図である。 作製した試料の電流－電圧特性の初期特性を示す図である。 Ｃ－Ｖ測定用のＭＯＳ構造素子を示す図である。 作製した試料のＣ－Ｖ測定結果を示す図である。 作製した試料のＥＳＲ測定結果を示す図である。 作製した試料の欠陥密度とヒステリシス量の関係を示す図である。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は
以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び
詳細を様々に変更し得ることは、当業者であれば容易に理解される。従って、本発明は、
以下に示す実施の形態の記載内容に限定して解釈されるものではない。また、以下に説明
する実施の形態及び実施例において、同一部分または同様の機能を有する部分には、同一
の符号または同一のハッチパターンを異なる図面間で共通して用い、その繰り返しの説明
は省略する。
なお、本明細書で説明する各図において、各構成の大きさ、膜の厚さ、または領域は、明
瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない
。
また、本明細書にて用いる第１、第２、第３などの用語は、構成要素の混同を避けるため
に付したものであり、数的に限定するものではない。そのため、例えば、「第１の」を「
第２の」または「第３の」などと適宜置き換えて説明することができる。
「ソース」や「ドレイン」の機能は、回路動作において電流の方向が変化する場合などに
は入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の
用語は、入れ替えて用いることができるものとする。
本明細書において、フォトリソグラフィ工程を行った後にエッチング工程を行う場合は、
フォトリソグラフィ工程で形成したマスクはエッチング工程後に除去するものとする。
（実施の形態１）
本実施の形態では、本発明の一態様である半導体装置、及び当該半導体装置の作製方法に
ついて図面を参照して説明する。
図１（Ａ）乃至図１（Ｃ）に、半導体装置が有するトランジスタ１０の上面図及び断面図
を示す。図１（Ａ）はトランジスタ１０の上面図であり、図１（Ｂ）は、図１（Ａ）の一
点鎖線Ａ－Ｂ間の断面図であり、図１（Ｃ）は、図１（Ａ）の一点鎖線Ｃ－Ｄ間の断面図
である。なお、図１（Ａ）では、明瞭化のため、トランジスタ１０の構成要素の一部（例
えば、基板１１、下地絶縁膜１３、ゲート絶縁膜１７）、保護膜２３などを省略している
。
図１（Ｂ）及び図１（Ｃ）に示すトランジスタ１０は、下地絶縁膜１３上に形成されるゲ
ート電極１５と、下地絶縁膜１３及びゲート電極１５上に形成されるゲート絶縁膜１７と
、ゲート絶縁膜１７を介して、ゲート電極１５と重なる酸化物半導体膜１９と、酸化物半
導体膜１９に接する一対の電極２１と、を有する。また、ゲート絶縁膜１７、酸化物半導
体膜１９、及び一対の電極２１を覆う保護膜２３を有する。
本実施の形態に示すトランジスタ１０は、保護膜２３が、化学量論的組成を満たす酸素よ
りも多くの酸素を含む酸化絶縁膜である。さらに好ましくは、保護膜２３は、酸化物半導
体膜１９に含まれる酸素欠損量以上の酸素を含む。化学量論的組成を満たす酸素よりも多
くの酸素を含む酸化絶縁膜は、加熱により酸素の一部が脱離する酸化絶縁膜である。この
ため、加熱により酸素の一部が脱離する酸化絶縁膜を保護膜２３として設けることで、加
熱処理により酸化物半導体膜１９に酸素を拡散させ、酸化物半導体膜１９に含まれる酸素
欠損を補填することが可能である。この結果、酸化物半導体膜１９に含まれる酸素欠損量
が低減され、しきい値電圧のマイナスシフトを抑制したトランジスタとなる。また、経時
変化や光ゲートＢＴストレスによって、しきい値電圧の変動が少なく、優れた電気特性を
有するトランジスタとなる。
なお、トランジスタ１０においては、保護膜２３に含まれる酸素は、直接、酸化物半導体
膜１９に移動すると共に、ゲート絶縁膜１７及び保護膜２３が接する領域からゲート絶縁
膜１７を介して、酸化物半導体膜１９に移動する。
また、保護膜２３において、電子スピン共鳴測定によるｇ＝２．００１に現れる信号のス
ピン密度が１．５×１０１８ｓｐｉｎｓ／ｃｍ３未満、さらには１．０×１０１８ｓｐｉ
ｎｓ／ｃｍ３以下であることが好ましい。保護膜２３のスピン密度が上記範囲を満たすこ
とで、酸化物半導体膜１９及び保護膜２３の界面、並びに保護膜２３における欠陥を低減
することが可能であり、当該領域における電子のトラップを低減することができる。この
結果、トランジスタの電気特性において、異なるドレイン電圧におけるオン電流の立ち上
がり電圧が略同一となる。即ち、優れた電気特性を有するトランジスタを作製することが
できる。なお、保護膜２３の上記スピン密度は加熱処理後の値である。
保護膜２３としては、厚さが３０ｎｍ以上５００ｎｍ以下、好ましくは１００ｎｍ以上４
００ｎｍ以下の酸化シリコン膜、酸化窒化シリコン膜等を用いることができる。
以下に、トランジスタ１０の他の構成の詳細について説明する。
基板１１の材質などに大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐
熱性を有している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サファ
イア基板等を、基板１１として用いてもよい。また、シリコンや炭化シリコンなどの単結
晶半導体基板、多結晶半導体基板、シリコンゲルマニウム等の化合物半導体基板、ＳＯＩ
基板等を適用することも可能であり、これらの基板上に半導体素子が設けられたものを、
基板１１として用いてもよい。
また、基板１１として、可撓性基板を用い、可撓性基板上に直接、下地絶縁膜１３及びト
ランジスタ１０を形成してもよい。または、基板１１と下地絶縁膜１３の間に剥離層を設
けてもよい。剥離層は、その上に半導体装置を一部あるいは全部完成させた後、基板１１
より分離し、他の基板に転載するのに用いることができる。その際、トランジスタ１０は
耐熱性の劣る基板や可撓性の基板にも転載できる。
下地絶縁膜１３としては、酸化シリコン、酸化窒化シリコン、窒化シリコン、窒化酸化シ
リコン、酸化ガリウム、酸化ハフニウム、酸化イットリウム、酸化アルミニウム、酸化窒
化アルミニウム等がある。なお、下地絶縁膜１３として、窒化シリコン、酸化ガリウム、
酸化ハフニウム、酸化イットリウム、酸化アルミニウム等を用いることで、基板１１から
酸化物半導体膜１９へ、アルカリ金属、水、水素等の不純物が拡散することを抑制できる
。
ゲート電極１５は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タング
ステンから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金
属元素を組み合わせた合金等を用いて形成することができる。また、マンガン、ジルコニ
ウムのいずれか一または複数から選択された金属元素を用いてもよい。また、ゲート電極
１５は、単層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを含むアル
ミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、窒化チタン膜
上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造
、窒化タンタル膜または窒化タングステン膜上にタングステン膜を積層する二層構造、チ
タン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成す
る三層構造等がある。また、アルミニウムに、チタン、タンタル、タングステン、モリブ
デン、クロム、ネオジム、スカンジウムから選ばれた元素の膜、または複数組み合わせた
合金膜、もしくは窒化膜を用いてもよい。
また、ゲート電極１５は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化
物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物
、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコンを添加し
たインジウム錫酸化物等の透光性を有する導電性材料を適用することもできる。また、上
記透光性を有する導電性材料と、上記金属元素の積層構造とすることもできる。
また、ゲート電極１５とゲート絶縁膜１７との間に、Ｉｎ－Ｇａ－Ｚｎ系酸窒化物半導体
膜、Ｉｎ－Ｓｎ系酸窒化物半導体膜、Ｉｎ－Ｇａ系酸窒化物半導体膜、Ｉｎ－Ｚｎ系酸窒
化物半導体膜、Ｓｎ系酸窒化物半導体膜、Ｉｎ系酸窒化物半導体膜、金属窒化膜（ＩｎＮ
、ＺｎＮ等）等を設けることが好ましい。これらの膜は５ｅＶ以上、好ましくは５．５ｅ
Ｖ以上の仕事関数を有し、酸化物半導体の電子親和力よりも大きい値であるため、酸化物
半導体を用いたトランジスタのしきい値電圧をプラスにすることができ、所謂ノーマリー
オフ特性のスイッチング素子を実現できる。例えば、Ｉｎ－Ｇａ－Ｚｎ系酸窒化物半導体
膜を用いる場合、少なくとも酸化物半導体膜１９より高い窒素濃度、具体的には７原子％
以上のＩｎ－Ｇａ－Ｚｎ系酸窒化物半導体膜を用いる。
ゲート絶縁膜１７としては、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン
、窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化ガリウムまたはＧａ－Ｚｎ系
金属酸化物、などを用いればよく、積層または単層で設ける。また、ゲート絶縁膜１７に
おいて酸化物半導体膜１９に接する側に、加熱により酸素が脱離する酸化絶縁膜を用いて
もよい。ゲート絶縁膜１７に加熱により酸素が脱離する膜を用いることで、酸化物半導体
膜１９及びゲート絶縁膜１７の界面における界面準位を低減することが可能であり、電気
特性の劣化の少ないトランジスタを得ることができる。また、ゲート絶縁膜１７のゲート
電極側に、酸素、水素、水等のブロッキング効果を有する絶縁膜を設けることで、酸化物
半導体膜１９からの酸素の外部への拡散と、外部から酸化物半導体膜１９への水素、水の
侵入を防ぐことができる。酸素、水素、水等のブロッキング効果を有する絶縁膜としては
、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イ
ットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等がある。
また、ゲート絶縁膜１７として、ハフニウムシリケート（ＨｆＳｉＯｘ）、窒素が添加さ
れたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ）、窒素が添加されたハフニウムアルミ
ネート（ＨｆＡｌｘＯｙＮｚ）、酸化ハフニウム、酸化イットリウムなどのｈｉｇｈ－ｋ
材料を用いることでトランジスタのゲートリークを低減できる。
ゲート絶縁膜１７の厚さは、５ｎｍ以上４００ｎｍ以下、より好ましくは１０ｎｍ以上３
００ｎｍ以下、より好ましくは５０ｎｍ以上２５０ｎｍ以下とするとよい。
酸化物半導体膜１９は、少なくともインジウム（Ｉｎ）若しくは亜鉛（Ｚｎ）を含むこと
が好ましい。または、ＩｎとＺｎの双方を含むことが好ましい。また、該酸化物半導体を
用いたトランジスタの電気特性のばらつきを減らすため、それらと共に、スタビライザー
の一または複数を有することが好ましい。
スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、アル
ミニウム（Ａｌ）、またはジルコニウム（Ｚｒ）等がある。また、他のスタビライザーと
しては、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐ
ｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（
Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウ
ム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）等がある
。
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属酸化物
であるＩｎ－Ｚｎ系金属酸化物、Ｓｎ－Ｚｎ系金属酸化物、Ａｌ－Ｚｎ系金属酸化物、Ｚ
ｎ－Ｍｇ系金属酸化物、Ｓｎ－Ｍｇ系金属酸化物、Ｉｎ－Ｍｇ系金属酸化物、Ｉｎ－Ｇａ
系金属酸化物、三元系金属酸化物であるＩｎ－Ｇａ－Ｚｎ系金属酸化物（ＩＧＺＯとも表
記する）、Ｉｎ－Ａｌ－Ｚｎ系金属酸化物、Ｉｎ－Ｓｎ－Ｚｎ系金属酸化物、Ｓｎ－Ｇａ
－Ｚｎ系金属酸化物、Ａｌ－Ｇａ－Ｚｎ系金属酸化物、Ｓｎ－Ａｌ－Ｚｎ系金属酸化物、
Ｉｎ－Ｈｆ－Ｚｎ系金属酸化物、Ｉｎ－Ｌａ－Ｚｎ系金属酸化物、Ｉｎ－Ｃｅ－Ｚｎ系金
属酸化物、Ｉｎ－Ｐｒ－Ｚｎ系金属酸化物、Ｉｎ－Ｎｄ－Ｚｎ系金属酸化物、Ｉｎ－Ｓｍ
－Ｚｎ系金属酸化物、Ｉｎ－Ｅｕ－Ｚｎ系金属酸化物、Ｉｎ－Ｇｄ－Ｚｎ系金属酸化物、
Ｉｎ－Ｔｂ－Ｚｎ系金属酸化物、Ｉｎ－Ｄｙ－Ｚｎ系金属酸化物、Ｉｎ－Ｈｏ－Ｚｎ系金
属酸化物、Ｉｎ－Ｅｒ－Ｚｎ系金属酸化物、Ｉｎ－Ｔｍ－Ｚｎ系金属酸化物、Ｉｎ－Ｙｂ
－Ｚｎ系金属酸化物、Ｉｎ－Ｌｕ－Ｚｎ系金属酸化物、四元系金属酸化物であるＩｎ－Ｓ
ｎ－Ｇａ－Ｚｎ系金属酸化物、Ｉｎ－Ｈｆ－Ｇａ－Ｚｎ系金属酸化物、Ｉｎ－Ａｌ－Ｇａ
－Ｚｎ系金属酸化物、Ｉｎ－Ｓｎ－Ａｌ－Ｚｎ系金属酸化物、Ｉｎ－Ｓｎ－Ｈｆ－Ｚｎ系
金属酸化物、Ｉｎ－Ｈｆ－Ａｌ－Ｚｎ系金属酸化物を用いることができる。
なお、ここで、例えば、Ｉｎ－Ｇａ－Ｚｎ系金属酸化物とは、ＩｎとＧａとＺｎを主成分
として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、Ｉｎ
とＧａとＺｎ以外の金属元素が入っていてもよい。
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）
で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた
一の金属元素または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ２ＳｎＯ５
（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｇａ：Ｚ
ｎ＝２：２：１（＝２／５：２／５：１／５）、あるいはＩｎ：Ｇａ：Ｚｎ＝３：１：２
（＝１／２：１／６：１／３）の原子数比のＩｎ－Ｇａ－Ｚｎ系金属酸化物やその組成の
近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／
３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あ
るいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子数比のＩｎ－
Ｓｎ－Ｚｎ系金属酸化物やその組成の近傍の酸化物を用いるとよい。なお、金属酸化物の
原子数比は、誤差として上記の原子数比のプラスマイナス２０％の変動を含む。
しかし、これらに限られず、必要とする半導体特性及び電気特性（電界効果移動度、しき
い値電圧等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性及
び電気特性を得るために、キャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子
数比、原子間距離、密度等を適切なものとすることが好ましい。
例えば、Ｉｎ－Ｓｎ－Ｚｎ系金属酸化物では比較的容易に高い移動度が得られる。しかし
ながら、Ｉｎ－Ｇａ－Ｚｎ系金属酸化物でも、バルク内欠陥密度を低くすることにより移
動度を上げることができる。
また、酸化物半導体膜１９に形成することが可能な金属酸化物は、エネルギーギャップが
２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である。このように
、エネルギーギャップの広い酸化物半導体を用いることで、トランジスタのオフ電流を低
減することができる。
また、酸化物半導体膜１９は、非晶質構造、単結晶構造、または多結晶構造であってもよ
い。
また、酸化物半導体膜１９は、例えば非単結晶を有してもよい。非単結晶は、例えば、Ｃ
ＡＡＣ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌ）、多結晶、微結晶、非晶質部
の一以上を有する。非晶質部は、微結晶、ＣＡＡＣよりも欠陥準位密度が高い。また、微
結晶は、ＣＡＡＣよりも欠陥準位密度が高い。なお、ＣＡＡＣを有する酸化物半導体を、
ＣＡＡＣ－ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌ Ｏｘｉｄｅ Ｓｅｍ
ｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。ＣＡＡＣ－ＯＳは、例えば、ｃ軸配向し、ａ軸または／
およびｂ軸はマクロに揃っていない。
酸化物半導体膜１９は、例えば微結晶を有してもよい。なお、微結晶を有する酸化物半導
体を、微結晶酸化物半導体と呼ぶ。微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎ
ｍ未満のサイズの微結晶（ナノ結晶ともいう。）を膜中に含む。
酸化物半導体膜１９は、例えば非晶質部を有してもよい。なお、非晶質部を有する酸化物
半導体を、非晶質酸化物半導体と呼ぶ。非晶質酸化物半導体膜は、例えば、原子配列が無
秩序であり、結晶成分を有さない。または、非晶質酸化物半導体膜は、例えば、完全な非
晶質であり、結晶部を有さない。
なお、酸化物半導体膜１９が、ＣＡＡＣ－ＯＳ、微結晶酸化物半導体、非晶質酸化物半導
体の混合膜であってもよい。混合膜は、例えば、非晶質酸化物半導体の領域と、微結晶酸
化物半導体の領域と、ＣＡＡＣ－ＯＳの領域と、を有する。また、混合膜は、例えば、非
晶質酸化物半導体の領域と、微結晶酸化物半導体の領域と、ＣＡＡＣ－ＯＳの領域と、の
積層構造を有してもよい。
なお、酸化物半導体膜１９は、例えば、単結晶を有してもよい。酸化物半導体膜は、複数
の結晶部を有し、当該結晶部のｃ軸が被形成面の法線ベクトルまたは表面の法線ベクトル
に平行な方向に揃っていることが好ましい。なお、異なる結晶部間で、それぞれａ軸およ
びｂ軸の向きが異なっていてもよい。そのような酸化物半導体膜の一例としては、ＣＡＡ
Ｃ－ＯＳ膜がある。
ここでＣＡＡＣ－ＯＳ膜の詳細について説明する。ＣＡＡＣ－ＯＳ膜に結晶部は、一辺が
１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（
ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による
観察像では、ＣＡＡＣ－ＯＳ膜に含まれる結晶部と結晶部との境界は明確ではない。また
、ＴＥＭによってＣＡＡＣ－ＯＳ膜には明確な粒界（グレインバウンダリーともいう。）
は確認できない。そのため、ＣＡＡＣ－ＯＳ膜は、粒界に起因する電子移動度の低下が抑
制される。
ＣＡＡＣ－ＯＳ膜に含まれる結晶部は、例えばｃ軸がＣＡＡＣ－ＯＳ膜の被形成面の法線
ベクトルまたは表面の法線ベクトルに平行な方向になるように揃い、かつａｂ面に垂直な
方向から見て金属原子が三角形状または六角形状に配列を有し、ｃ軸に垂直な方向から見
て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶
部間で、それぞれａ軸及びｂ軸の向きが異なっていてもよい。本明細書において、単に垂
直と記載する場合、８０°以上１００°以下、好ましくは８５°以上９５°以下の範囲も
含まれることとする。また、単に平行と記載する場合、－１０°以上１０°以下、好まし
くは－５°以上５°以下の範囲も含まれることとする。
なお、ＣＡＡＣ－ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡ
Ｃ－ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形
成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡ
ＡＣ－ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部の結晶
性が低下することもある。
ＣＡＡＣ－ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ－ＯＳ膜の被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向になるように揃うため、ＣＡＡＣ－ＯＳ膜の形
状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くこと
がある。また、結晶部は、成膜したとき、または成膜後に加熱処理などの結晶化処理を行
ったときに形成される。従って、結晶部のｃ軸は、ＣＡＡＣ－ＯＳ膜が形成されたときの
被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃う。
ＣＡＡＣ－ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動
が小さい。よって、当該トランジスタは、信頼性が高い。
また、酸化物半導体膜１９は、複数の酸化物半導体膜が積層された構造でもよい。例えば
、酸化物半導体膜１９を、第１の酸化物半導体膜と第２の酸化物半導体膜の積層として、
第１の酸化物半導体膜と第２の酸化物半導体膜に、異なる組成の金属酸化物を用いてもよ
い。例えば、第１の酸化物半導体膜に二元系金属酸化物乃至四元系金属酸化物の一を用い
、第２の酸化物半導体膜に第１の酸化物半導体膜と異なる二元系金属酸化物乃至四元系金
属酸化物を用いてもよい。
また、第１の酸化物半導体膜と第２の酸化物半導体膜の構成元素を同一とし、両者の組成
を異ならせてもよい。例えば、第１の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝１
：１：１とし、第２の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝３：１：２として
もよい。また、第１の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：３：２とし、
第２の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝２：１：３としてもよい。なお、
各酸化物半導体膜の原子数比は、誤差として上記の原子数比のプラスマイナス２０％の変
動を含む。
この時、第１の酸化物半導体膜と第２の酸化物半導体膜のうち、ゲート電極に近い側（チ
ャネル側）の酸化物半導体膜のＩｎとＧａの含有率をＩｎ＞Ｇａとするとよい。またゲー
ト電極から遠い側（バックチャネル側）の酸化物半導体膜のＩｎとＧａの含有率をＩｎ≦
Ｇａとするとよい。
酸化物半導体では主として重金属のｓ軌道がキャリア伝導に寄与しており、Ｉｎの含有率
を多くすることにより、より多くのｓ軌道が重なるため、Ｉｎ＞Ｇａの組成となる酸化物
はＩｎ≦Ｇａの組成となる酸化物と比較して高い移動度を備える。また、ＧａはＩｎと比
較して酸素欠損の形成エネルギーが大きく酸素欠損が生じにくいため、Ｉｎ≦Ｇａの組成
となる酸化物はＩｎ＞Ｇａの組成となる酸化物と比較して安定した特性を備える。
チャネル側にＩｎ＞Ｇａの組成となる酸化物半導体を適用し、バックチャネル側にＩｎ≦
Ｇａの組成となる酸化物半導体を適用することで、トランジスタの電界効果移動度および
信頼性をさらに高めることが可能となる。
また、第１の酸化物半導体膜と第２の酸化物半導体膜に、結晶性の異なる酸化物半導体を
適用してもよい。すなわち、単結晶酸化物半導体、多結晶酸化物半導体、微結晶酸化物半
導体、非晶質酸化物半導体、またはＣＡＡＣ－ＯＳを適宜組み合わせた構成としてもよい
。また、第１の酸化物半導体膜と第２の酸化物半導体膜の少なくともどちらか一方に非晶
質酸化物半導体を適用すると、酸化物半導体膜１９の内部応力や外部からの応力を緩和し
、トランジスタの特性ばらつきが低減され、また、トランジスタの信頼性をさらに高める
ことが可能となる。
酸化物半導体膜１９の厚さは、１ｎｍ以上１００ｎｍ以下、更に好ましくは１ｎｍ以上５
０ｎｍ以下、更に好ましくは１ｎｍ以上３０ｎｍ以下、更に好ましくは３ｎｍ以上２０ｎ
ｍ以下とすることが好ましい。
酸化物半導体膜１９において、アルカリ金属またはアルカリ土類金属の濃度は、１×１０
１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下で
あることが望ましい。アルカリ金属及びアルカリ土類金属は、酸化物半導体と結合すると
キャリアを生成する場合があり、トランジスタのオフ電流の上昇の原因となるためである
。
酸化物半導体膜１９には、５×１０１８ａｔｏｍｓ／ｃｍ３以下の窒素が含まれてもよい
。
一対の電極２１は、導電材料として、アルミニウム、チタン、クロム、ニッケル、銅、イ
ットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンからなる単
体金属、またはこれを主成分とする合金を単層構造または積層構造として用いる。例えば
、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二
層構造、タングステン膜上にチタン膜を積層する二層構造、銅－マグネシウム－アルミニ
ウム合金膜上に銅膜を積層する二層構造、チタン膜または窒化チタン膜と、そのチタン膜
または窒化チタン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にチタ
ン膜または窒化チタン膜を形成する三層構造、モリブデン膜または窒化モリブデン膜と、
そのモリブデン膜または窒化モリブデン膜上に重ねてアルミニウム膜または銅膜を積層し
、さらにその上にモリブデン膜または窒化モリブデン膜を形成する三層構造等がある。な
お、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。
なお、ここでは、一対の電極２１は、酸化物半導体膜１９及び保護膜２３の間に設けられ
ているが、ゲート絶縁膜１７及び酸化物半導体膜１９の間に一対の電極２１を設けてもよ
い。
次に、図１に示すトランジスタの作製方法について、図２を用いて説明する。
図２（Ａ）に示すように、基板１１上に下地絶縁膜１３及びゲート電極１５を形成し、ゲ
ート電極１５上にゲート絶縁膜１７を形成する。次に、ゲート絶縁膜１７上に酸化物半導
体膜１８を形成する。
下地絶縁膜１３は、スパッタリング法、ＣＶＤ法等により形成する。ここでは、厚さ１０
０ｎｍの酸化窒化シリコン膜をＣＶＤ法により形成する。
ゲート電極１５の形成方法を以下に示す。はじめに、スパッタリング法、ＣＶＤ法、蒸着
法等により導電膜を形成し、導電膜上にフォトリソグラフィ工程によりマスクを形成する
。次に、該マスクを用いて導電膜の一部をエッチングして、ゲート電極１５を形成する。
この後、マスクを除去する。
なお、ゲート電極１５は、上記形成方法の代わりに、電解メッキ法、印刷法、インクジェ
ット法等で形成してもよい。
ここでは、厚さ１００ｎｍのタングステン膜をスパッタリング法により形成する。次に、
フォトリソグラフィ工程によりマスクを形成し、当該マスクを用いてタングステン膜をド
ライエッチングして、ゲート電極１５を形成する。
ゲート絶縁膜１７は、スパッタリング法、ＣＶＤ法、蒸着法等で形成する。
ここでは、厚さ５０ｎｍの窒化シリコン膜をＣＶＤ法により形成した後、厚さ２００ｎｍ
の酸化窒化シリコン膜をＣＶＤ法により形成することで、ゲート絶縁膜１７を形成する。
酸化物半導体膜１８は、スパッタリング法、塗布法、パルスレーザー蒸着法、レーザーア
ブレーション法等により形成する。
スパッタリング法で酸化物半導体膜１８を形成する場合、プラズマを発生させるための電
源装置は、ＲＦ電源装置、ＡＣ電源装置、ＤＣ電源装置等を適宜用いることができる。
スパッタリングガスは、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、希ガス及び
酸素の混合ガス雰囲気を適宜用いる。なお、希ガス及び酸素の混合ガスの場合、希ガスに
対して酸素のガス比を高めることが好ましい。
また、ターゲットは、形成する酸化物半導体膜１８の組成にあわせて、適宜選択すればよ
い。
なお、酸化物半導体膜１８を形成する際に、例えば、スパッタリング法を用いる場合、基
板温度を１５０℃以上７５０℃以下、好ましくは１５０℃以上４５０℃以下、さらに好ま
しくは２００℃以上３５０℃以下として、酸化物半導体膜１８を成膜することで、ＣＡＡ
Ｃ－ＯＳ膜を形成することができる。
なお、ＣＡＡＣ－ＯＳ膜は、例えば、多結晶である酸化物半導体スパッタリング用ターゲ
ットを用い、スパッタリング法によって成膜する。当該スパッタリング用ターゲットにイ
オンが衝突すると、スパッタリング用ターゲットに含まれる結晶領域がａ－ｂ面から劈開
し、ａ－ｂ面に平行な面を有する平板状またはペレット状のスパッタリング粒子として剥
離することがある。この場合、当該平板状のスパッタリング粒子が、結晶状態を維持した
まま基板に到達することで、ＣＡＡＣ－ＯＳ膜を成膜することができる。
また、ＣＡＡＣ－ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。
成膜時の不純物混入を抑制することで、不純物によって結晶状態が崩れることを抑制でき
る。例えば、成膜室内に存在する不純物濃度（水素、水、二酸化炭素および窒素など）を
低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が
－８０℃以下、好ましくは－１００℃以下である成膜ガスを用いる。
また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタリング粒子のマイグ
レーションが起こる。具体的には、基板加熱温度を１００℃以上基板歪み点未満、好まし
くは２００℃以上５００℃以下として成膜する。成膜時の基板加熱温度を高めることで、
平板状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり
、スパッタリング粒子の平らな面が基板に付着する。
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージ
を軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体
積％とする。
スパッタリング用ターゲットの一例として、Ｉｎ－Ｇａ－Ｚｎ系金属酸化物ターゲットに
ついて以下に示す。
ＩｎＯＸ粉末、ＧａＯＹ粉末およびＺｎＯＺ粉末を所定のｍｏｌ数で混合し、加圧処理後
、１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶であるＩｎ－Ｇａ
－Ｚｎ系金属酸化物ターゲットとする。なお、Ｘ、ＹおよびＺは任意の正数である。ここ
で、所定のｍｏｌ数比は、例えば、ＩｎＯＸ粉末、ＧａＯＹ粉末およびＺｎＯＺ粉末が、
２：２：１、８：４：３、３：１：１、１：１：１、４：２：３または３：１：２である
。なお、粉末の種類、およびその混合するｍｏｌ数比は、作製するスパッタリング用ター
ゲットによって適宜変更すればよい。
次に、図２（Ｂ）に示すように、素子分離された酸化物半導体膜１９がゲート絶縁膜１７
上にあって、ゲート電極１５の一部と重なるように形成する。酸化物半導体膜１８上にフ
ォトリソグラフィ工程によりマスクを形成した後、該マスクを用いて酸化物半導体膜１８
の一部をエッチングすることで、素子分離された酸化物半導体膜１９を形成することがで
きる。
また、酸化物半導体膜１９として印刷法を用いることで、素子分離された酸化物半導体膜
１９を直接的に形成することができる。
ここでは、スパッタリング法により、厚さ３５ｎｍの酸化物半導体膜１８を形成した後、
当該酸化物半導体膜１８上にマスクを形成し、酸化物半導体膜１８の一部を選択的にエッ
チングすることで、酸化物半導体膜１９を形成する。こののち、マスクを除去する。
次に、図２（Ｃ）に示すように、一対の電極２１を形成する。
一対の電極２１の形成方法を以下に示す。はじめに、スパッタリング法、ＣＶＤ法、蒸着
法等で導電膜を形成する。次に、該導電膜上にフォトリソグラフィ工程によりマスクを形
成する。次に、該マスクを用いて導電膜をエッチングして、一対の電極２１を形成する。
この後、マスクを除去する。
ここでは、スパッタリング法により厚さ５０ｎｍのタングステン膜、厚さ４００ｎｍのア
ルミニウム膜、及び厚さ１００ｎｍのチタン膜を順にスパッタリング法により積層する。
次に、チタン膜上にフォトリソグラフィ工程によりマスクを形成し、当該マスクを用いて
タングステン膜、アルミニウム膜、及びチタン膜をドライエッチングして、一対の電極２
１を形成する。
なお、一対の電極２１を形成した後、エッチング残渣を除去するため、洗浄処理をするこ
とが好ましい。この洗浄処理を行うことで、一対の電極２１の短絡を抑制することができ
る。当該洗浄処理は、ＴＭＡＨ（Ｔｅｔｒａｍｅｔｈｙｌａｍｍｏｎｉｕｍ Ｈｙｄｒｏ
ｘｉｄｅ）溶液などのアルカリ性の溶液、希フッ酸、シュウ酸、リン酸などの酸性の溶液
、または水を用いて行うことができる。
次に、図２（Ｄ）に示すように、保護膜２３を形成する。
保護膜２３は一対の電極２１を形成した後、プラズマＣＶＤ装置の真空排気された処理室
内に載置された基板１１を１８０℃以上２６０℃以下、好ましくは１８０℃以上２５０℃
以下、さらに好ましくは１８０℃以上２３０℃以下に保持し、処理室に原料ガスを導入し
て処理室内における圧力を１００Ｐａ以上２５０Ｐａ以下、さらに好ましくは１００Ｐａ
以上２００Ｐａ以下とし、処理室内に設けられる電極に０．１７Ｗ／ｃｍ２以上０．５Ｗ
／ｃｍ２以下、好ましくは０．２５Ｗ／ｃｍ２以上０．４０Ｗ／ｃｍ２以下、さらに好ま
しくは０．２６Ｗ／ｃｍ２以上０．３５Ｗ／ｃｍ２以下の高周波電力を供給する条件によ
り、酸化シリコン膜または酸化窒化シリコン膜を基板１１上に形成する。
保護膜２３の原料ガスとしては、シリコンを含む堆積性気体及び酸化性気体を用いること
が好ましい。シリコンを含む堆積性気体の代表例としては、シラン、ジシラン、トリシラ
ン、フッ化シラン等がある。酸化性気体としては、酸素、オゾン、一酸化二窒素、二酸化
窒素等がある。
保護膜２３の成膜条件として、上記圧力の処理室において上記パワー密度の高周波電力を
供給することで、プラズマ中で原料ガスの分解効率が高まり、酸素ラジカルが増加し、シ
リコンを含む堆積性気体の酸化が進むため、保護膜２３中における酸素含有量が化学量論
的組成よりも多くなる。一方、基板温度が、上記温度で形成された膜では、シリコンと酸
素の結合力が弱いため、後の工程の加熱処理により膜中の酸素の一部が脱離する。これら
の結果、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化絶縁膜を形成すること
ができる。即ち、加熱により酸素の一部が脱離する酸化絶縁膜を形成することができる。
なお、保護膜２３の原料ガスとして、酸化性気体に対するシリコンを含む堆積性気体の割
合を多くし、且つ高周波電力を上記パワー密度とすることで、堆積速度を速くできると共
に、保護膜に含まれる酸素含有量を増加させることができる。
ここでは、保護膜２３として、流量１６０ｓｃｃｍのシラン及び流量４０００ｓｃｃｍの
一酸化二窒素を原料ガスとし、処理室の圧力を２００Ｐａ、基板温度を２２０℃とし、２
７．１２ＭＨｚの高周波電源を用いて１５００Ｗの高周波電力を平行平板電極に供給した
プラズマＣＶＤ法により、厚さ４００ｎｍの酸化窒化シリコン膜を形成する。なお、プラ
ズマＣＶＤ装置は電極面積が６０００ｃｍ２である平行平板型のプラズマＣＶＤ装置であ
り、供給した電力を単位面積あたりの電力（電力密度）に換算すると０．２５Ｗ／ｃｍ２
である。
次に、加熱処理を行うことで、保護膜２３に含まれる酸素を酸化物半導体膜１９に拡散さ
せ、酸化物半導体膜１９に含まれる酸素欠損を補填することで、酸化物半導体膜１９に含
まれる酸素欠損量を低減することができる。また、保護膜２３形成後の加熱処理により、
保護膜２３の電子スピン共鳴測定によるｇ＝２．００１に現れる信号のスピン密度が１．
５×１０１８ｓｐｉｎｓ／ｃｍ３未満、好ましくは１．０×１０１８ｓｐｉｎｓ／ｃｍ３
以下となる。該加熱処理の温度は、代表的には、１５０℃以上基板歪み点未満、好ましく
は２５０℃以上４５０℃以下、更に好ましくは３００℃以上４５０℃以下とする。
なお、当該加熱処理の温度を保護膜２３の成膜温度より高くすることで、保護膜２３に含
まれる酸素をより多く酸化物半導体膜１９に拡散させ、酸化物半導体膜１９に含まれる酸
素欠損を補填することができる。この時の加熱処理の温度は、２５０℃以上基板歪み点未
満、好ましくは２５０℃以上４５０℃以下、更に好ましくは３００℃以上４５０℃以下と
することができる。
該加熱処理は、電気炉、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等を
用いることができる。ＲＴＡ装置を用いることで、短時間に限り、基板の歪み点以上の温
度で熱処理を行うことができる。そのため、保護膜２３から酸化物半導体膜１９への酸素
拡散時間を短縮することができる。
加熱処理は、窒素、酸素、超乾燥空気（水の含有量が２０ｐｐｍ以下、好ましくは１ｐｐ
ｍ以下、好ましくは１０ｐｐｂ以下の空気）、または希ガス（アルゴン、ヘリウム等）の
雰囲気下で行えばよい。
ここでは、窒素及び酸素雰囲気で、３５０℃、１時間の加熱処理を行い、保護膜２３に含
まれる酸素を酸化物半導体膜１９に拡散する。本実施の形態においては、保護膜２３から
の固相拡散により、酸化物半導体膜１９に酸素を拡散させることが可能であるため、ダメ
ージが少なく、酸化物半導体膜１９に酸素を添加することができる。
以上の工程により、しきい値電圧のマイナスシフトを抑制した、優れた電気特性を有する
トランジスタを作製することができる。また、経時変化や光ゲートＢＴストレス試験によ
る電気特性の変動の少ない、信頼性の高いトランジスタを作製することができる。
次に、図１と異なる構造のトランジスタについて、図３及び図４を用いて説明する。ここ
では、トランジスタ１０と比較して、酸化物半導体膜に接するように緻密で膜密度の高い
膜を設ける構造について、図３を用いて説明する。
図３に示すトランジスタ３０は、基板１１上に設けられる下地絶縁膜１３と、下地絶縁膜
１３上に形成されるゲート電極１５とを有する。また、下地絶縁膜１３及びゲート電極１
５上に、絶縁膜３１及び絶縁膜３２で構成されるゲート絶縁膜３３が形成され、ゲート絶
縁膜３３を介して、ゲート電極１５と重なる酸化物半導体膜２０と、酸化物半導体膜２０
に接する一対の電極２１とを有する。また、ゲート絶縁膜３３、酸化物半導体膜２０、及
び一対の電極２１上には、絶縁膜３４及び絶縁膜３６で構成される保護膜３７が形成され
る。
本実施の形態に示すトランジスタ３０において、酸化物半導体膜２０が、酸化雰囲気で発
生したプラズマに曝されている。酸化雰囲気としては、酸素、オゾン、一酸化二窒素等の
雰囲気がある。さらには、プラズマ処理において、平行平板型のプラズマＣＶＤ装置を用
い、上部電極にバイアスを印加し、基板１１が搭載される下部電極にバイアスを印加しな
い状態で発生させたプラズマに酸化物半導体膜を曝すことが好ましい。この結果、ダメー
ジが少なく、且つ酸素が酸化物半導体膜２０に供給されるため、酸化物半導体膜２０に含
まれる酸素欠損量を低減することができる。
また、トランジスタ３０は、酸化物半導体膜２０に接するように、絶縁膜３２及び絶縁膜
３４が形成されている。絶縁膜３２及び絶縁膜３４は、緻密な膜であり、膜密度が高い。
このため、後に形成する絶縁膜３６の形成工程において、酸化物半導体膜２０へのダメー
ジ低減が可能である。
絶縁膜３２及び絶縁膜３４としては、厚さが５ｎｍ以上４００ｎｍ以下、好ましくは５ｎ
ｍ以上５０ｎｍ以下、より好ましくは１０ｎｍ以上３０ｎｍ以下の酸化シリコン膜、酸化
窒化シリコン膜等を用いることができる。
また、トランジスタ３０上に設けられる保護膜３７の一部である絶縁膜３６が、化学量論
的組成を満たす酸素よりも多くの酸素を含む酸化絶縁膜である。さらに好ましくは、絶縁
膜３６は、酸化物半導体膜２０に含まれる酸素欠損量以上の酸素を含む。化学量論的組成
を満たす酸素よりも多くの酸素を含む酸化絶縁膜は、加熱により酸素の一部が脱離する酸
化絶縁膜である。このため、加熱により酸素の一部が脱離する酸化絶縁膜を保護膜３７と
して設けることで、加熱処理により酸化物半導体膜２０に酸素を拡散させることができる
。加熱処理により、絶縁膜３６に含まれる酸素が酸化物半導体膜２０に拡散し、酸化物半
導体膜２０に含まれる酸素欠損を補填することが可能である。この結果、酸化物半導体膜
２０に含まれる酸素欠損量が低減され、しきい値電圧のマイナスシフトが抑制されたトラ
ンジスタとなる。また、経時変化や光ゲートＢＴストレス試験によって、しきい値電圧の
変動が少なく、優れた電気特性を有するトランジスタとなる。
なお、トランジスタ３０においては、絶縁膜３６に含まれる酸素は、絶縁膜３１、絶縁膜
３２、及び絶縁膜３４の一以上を介して、酸化物半導体膜２０に移動する。
次に、図３に示すトランジスタの作製方法について、図４を用いて説明する。
図４（Ａ）に示すように、基板１１上に実施の形態１と同様に、下地絶縁膜１３及びゲー
ト電極１５を形成する。次に、ゲート絶縁膜３３として機能する絶縁膜３１及び絶縁膜３
２を形成する。
絶縁膜３１としては、ＣＶＤ法により厚さ５ｎｍ以上４００ｎｍ以下の窒化シリコン膜ま
たは窒化酸化シリコン膜を形成する。次に、絶縁膜３２として、ＣＶＤ法により厚さ５ｎ
ｍ以上４００ｎｍ以下の酸化シリコン膜または酸化窒化シリコン膜を形成する。なお、絶
縁膜３１及び絶縁膜３２の厚さは、２つの絶縁膜の合計の厚さが図１に示すトランジスタ
１０のゲート絶縁膜１７の範囲となるように、適宜選択すればよい。
ここでは、絶縁膜３１として、流量５０ｓｃｃｍのシラン及び流量５０００ｓｃｃｍの一
酸化二窒素を原料ガスとし、処理室の圧力を６０Ｐａ、基板温度を３５０℃とし、２７．
１２ＭＨｚの高周波電源を用いて１５００Ｗの高周波電力を平行平板電極に供給したプラ
ズマＣＶＤ法により、厚さ５０ｎｍの窒化シリコン膜を形成する。
絶縁膜３２として、流量２０ｓｃｃｍのシラン及び流量３０００ｓｃｃｍの一酸化二窒素
を原料ガスとし、処理室の圧力を４０Ｐａ、基板温度を３５０℃とし、２７．１２ＭＨｚ
の高周波電源を用いて１００Ｗの高周波電力を平行平板電極に供給したプラズマＣＶＤ法
により、厚さ２００ｎｍの酸化窒化シリコン膜を形成する。当該条件により、緻密な膜で
あり、絶縁膜３１よりも膜密度が高い酸化窒化シリコン膜を形成することができる。
ここでは、ゲート絶縁膜３３の厚さを厚くすることで、さらに好ましくは抵抗率が５×１
０１３Ω・ｃｍ以上１×１０１５Ω・ｃｍ以下の窒化シリコン膜と、酸化窒化シリコン膜
とを積層することで、後に形成されるトランジスタのゲート電極１５と、酸化物半導体膜
２０または一対の電極２１との間に発生する静電気破壊を抑制することができる。
次に、図４（Ｂ）に示すように、実施の形態１と同様に、ゲート絶縁膜３３上に酸化物半
導体膜１９を形成する。
次に、図４（Ｃ）に示すように、一対の電極２１を形成する。次に、酸化物半導体膜１９
を酸化雰囲気で発生させたプラズマに曝し、酸化物半導体膜１９に酸素２２を供給し、図
４（Ｄ）に示す酸化物半導体膜２０を形成する。酸化雰囲気としては、酸素、オゾン、一
酸化二窒素等の雰囲気がある。さらに、プラズマ処理において、基板１１が搭載される下
部電極にバイアスを印加しない状態で発生したプラズマを酸化物半導体膜１９に曝さすこ
とが好ましい。この結果、酸化物半導体膜１９にダメージを与えず、且つ酸素を供給する
ことが可能である。
ここでは、プラズマＣＶＤ装置の処理室に一酸化二窒素を導入し、処理室に設けられる上
部電極に２７．１２ＭＨｚの高周波電源を用いて１５０Ｗの高周波電力を供給して発生さ
せた酸素プラズマに酸化物半導体膜１９を曝す。
次に、酸化物半導体膜２０及び一対の電極２１上に絶縁膜３４を形成する。ここでは、流
量２０ｓｃｃｍのシラン及び流量３０００ｓｃｃｍの一酸化二窒素を原料ガスとし、処理
室の圧力を２００Ｐａ、基板温度を３５０℃とし、２７．１２ＭＨｚの高周波電源を用い
て１００Ｗの高周波電力を平行平板電極に供給したプラズマＣＶＤ法により、厚さ１０ｎ
ｍの酸化窒化シリコン膜を形成する。当該条件により、緻密な膜であり、膜密度が後の工
程で形成される絶縁膜３６よりも高い酸化窒化シリコン膜を形成することができる。
次に、絶縁膜３４に酸素３５を添加してもよい。絶縁膜３４に酸素３５を添加する方法と
しては、イオン注入法、イオンドーピング法、プラズマ処理等がある。この結果、絶縁膜
３４を、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化絶縁膜とすることがで
きる。
次に、図４（Ｅ）に示すように、絶縁膜３４上に絶縁膜３６を形成する。トランジスタ１
０上に形成された保護膜２３と同様に、プラズマＣＶＤ装置の真空排気された処理室内に
載置された基板１１を１８０℃以上２６０℃以下、好ましくは１８０℃以上２５０℃以下
、さらに好ましくは１８０℃以上２３０℃以下に保持し、処理室に原料ガスを導入して処
理室内における圧力を１００Ｐａ以上２５０Ｐａ以下、さらに好ましくは１００Ｐａ以上
２００Ｐａ以下とし、処理室内に設けられる電極に０．１７Ｗ／ｃｍ２以上０．５Ｗ／ｃ
ｍ２以下、好ましくは０．２５Ｗ／ｃｍ２以上０．４０Ｗ／ｃｍ２以下、さらに好ましく
は０．２６Ｗ／ｃｍ２以上０．３５Ｗ／ｃｍ２以下の高周波電力を供給する条件により、
絶縁膜３４として酸化シリコン膜または酸化窒化シリコン膜を形成する。
次に、トランジスタ１０と同様に、加熱処理を行うことで、絶縁膜３６に含まれる酸素を
酸化物半導体膜２０に拡散させ、酸化物半導体膜２０に含まれる酸素欠損を補填すること
で、酸化物半導体膜２０に含まれる酸素欠損量を低減することができる。
以上の工程により、しきい値電圧のマイナスシフトを抑制した、優れた電気特性を有する
トランジスタを作製することができる。また、経時変化や光ゲートＢＴストレス試験によ
る電気特性の変動の少ない、信頼性の高いトランジスタを作製することができる。
なお、本実施の形態に示す構成及び方法などは、他の実施の形態及び実施例に示す構成及
び方法などと適宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、実施の形態１及と異なる構造のトランジスタについて、図５を用いて
説明する。本実施の形態に示すトランジスタ１００は、実施の形態１に示すトランジスタ
と比較して、トップゲート構造のトランジスタである点が異なる。
図５（Ａ）乃至図５（Ｃ）に、トランジスタ１００の上面図及び断面図を示す。図５（Ａ
）はトランジスタ１００の上面図であり、図５（Ｂ）は、図５（Ａ）の一点鎖線Ａ－Ｂ間
の断面図であり、図５（Ｃ）は、図５（Ａ）の一点鎖線Ｃ－Ｄ間の断面図である。なお、
図５（Ａ）では、明瞭化のため、トランジスタ１００の構成要素の一部（例えば、基板１
０１、下地絶縁膜１０３、ゲート絶縁膜１０９）、保護膜１１３などを省略している。
図５（Ｂ）及び図５（Ｃ）に示すトランジスタ１００は、下地絶縁膜１０３上に形成され
る酸化物半導体膜１０５と、酸化物半導体膜１０５に接する一対の電極１０７と、下地絶
縁膜１０３、酸化物半導体膜１０５、及び一対の電極１０７に接するゲート絶縁膜１０９
と、ゲート絶縁膜１０９を介して酸化物半導体膜１０５と重なるゲート電極１１１とを有
する。また、ゲート絶縁膜１０９及びゲート電極１１１を覆う保護膜１１３と、ゲート絶
縁膜１０９及び保護膜１１３の開口部１１０（図５（Ａ）参照。）において、一対の電極
１０７と接する配線１１５とを有してもよい。
本実施の形態に示すトランジスタ１００上に設けられる保護膜１１３が、化学量論的組成
を満たす酸素よりも多くの酸素を含む酸化絶縁膜である。さらに好ましくは、保護膜１１
３は、酸化物半導体膜１０５に含まれる酸素欠損量以上の酸素を含む。化学量論的組成を
満たす酸素よりも多くの酸素を含む酸化絶縁膜は、加熱により酸素の一部が脱離する酸化
絶縁膜である。このため、加熱により酸素の一部が脱離する酸化絶縁膜を保護膜１１３と
して設けることで、加熱処理により酸化物半導体膜１０５に酸素を拡散させ、酸化物半導
体膜１０５に含まれる酸素欠損を補填することが可能である。この結果、酸化物半導体膜
１０５に含まれる酸素欠損量が低減され、しきい値電圧のマイナスシフトを抑制したトラ
ンジスタとなる。また、経時変化や光ゲートＢＴストレス試験によって、しきい値電圧の
変動が少なく、優れた電気特性を有するトランジスタとなる。
なお、トランジスタ１００においては、保護膜１１３に含まれる酸素は、下地絶縁膜１０
３及びゲート絶縁膜１０９の一以上を介して、酸化物半導体膜１０５に移動する。
また、保護膜１１３において、電子スピン共鳴測定によるｇ＝２．００１に現れる信号の
スピン密度が１．５×１０１８ｓｐｉｎｓ／ｃｍ３未満、好ましくは１．０×１０１８ｓ
ｐｉｎｓ／ｃｍ３以下であると、優れた電気特性を有するトランジスタとなるため好まし
い。
保護膜１１３としては、厚さが３０ｎｍ以上５００ｎｍ以下、好ましくは１００ｎｍ以上
４００ｎｍ以下の酸化シリコン膜、酸化窒化シリコン膜等を用いることができる。
以下に、トランジスタ１００の他の構成の詳細について説明する。
基板１０１は、実施の形態１に示す基板１１に列挙する基板を適宜用いることができる。
下地絶縁膜１０３は、加熱により酸素の一部が脱離する酸化絶縁膜を用いて形成すること
が好ましい。加熱により酸素の一部が脱離する酸化絶縁膜としては、化学量論的組成を満
たす酸素よりも多くの酸素を含む酸化絶縁膜を用いることが好ましい。加熱により酸素の
一部が脱離する酸化絶縁膜は、加熱処理により酸化物半導体膜に酸素を拡散させることが
できる。下地絶縁膜１０３の代表例としては、酸化シリコン、酸化窒化シリコン、窒化酸
化シリコン、酸化ガリウム、酸化ハフニウム、酸化イットリウム、酸化アルミニウム、酸
化窒化アルミニウム等がある。
下地絶縁膜１０３は、５０ｎｍ以上、好ましくは２００ｎｍ以上３０００ｎｍ以下、好ま
しくは３００ｎｍ以上１０００ｎｍ以下とする。下地絶縁膜１０３を厚くすることで、下
地絶縁膜１０３の酸素脱離量を増加させることができると共に、下地絶縁膜１０３及び後
に形成される酸化物半導体膜との界面における界面準位を低減することが可能である。
ここで、「加熱により酸素の一部が脱離する」とは、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏ
ｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）分析にて、酸素原子に
換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０
×１０２０ａｔｏｍｓ／ｃｍ３以上であることをいう。
上記構成において、加熱により酸素の一部が脱離する絶縁膜は、酸素が過剰な酸化シリコ
ン（ＳｉＯＸ（Ｘ＞２））であってもよい。酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞
２））とは、シリコン原子数の２倍より多い酸素原子を単位体積当たりに含むものである
。単位体積当たりのシリコン原子数及び酸素原子数は、ラザフォード後方散乱法により測
定した値である。
ここで、ＴＤＳ分析にて、酸素原子に換算しての酸素の脱離量の測定方法について、以下
に説明する。
ＴＤＳ分析したときの気体の脱離量は、スペクトルの積分値に比例する。このため、絶縁
膜のスペクトルの積分値と、標準試料の基準値に対する比とにより、気体の脱離量を計算
することができる。標準試料の基準値とは、所定の原子を含む試料の、スペクトルの積分
値に対する原子の密度の割合である。
例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳ分析結果、及び
絶縁膜のＴＤＳ分析結果から、絶縁膜の酸素分子の脱離量（ＮＯ２）は、数式１で求める
ことができる。ここで、ＴＤＳ分析で得られる質量数３２で検出されるスペクトルの全て
が酸素分子由来と仮定する。質量数３２のものとしてＣＨ３ＯＨがあるが、存在する可能
性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数１７の酸
素原子及び質量数１８の酸素原子を含む酸素分子についても、自然界における存在比率が
極微量であるため考慮しない。
ＮＯ２＝ＮＨ２／ＳＨ２×ＳＯ２×α （数式１）
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試
料をＴＤＳ分析したときのスペクトルの積分値である。ここで、標準試料の基準値を、Ｎ
Ｈ２／ＳＨ２とする。ＳＯ２は、絶縁膜をＴＤＳ分析したときのスペクトルの積分値であ
る。αは、ＴＤＳ分析におけるスペクトル強度に影響する係数である。数式１の詳細に関
しては、特開平６－２７５６９７公報を参照する。なお、上記絶縁膜の酸素の脱離量は、
電子科学株式会社製の昇温脱離分析装置ＥＭＤ－ＷＡ１０００Ｓ／Ｗを用い、標準試料と
して１×１０１６ａｔｏｍｓ／ｃｍ２の水素原子を含むシリコンウェハを用いて測定する
。
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原
子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分
子のイオン化率を含むため、酸素分子の脱離量を評価することで、酸素原子の脱離量につ
いても見積もることができる。
なお、ＮＯ２は酸素分子の脱離量である。絶縁膜においては、酸素原子に換算したときの
酸素の脱離量は、酸素分子の脱離量の２倍となる。
下地絶縁膜１０３から酸化物半導体膜１０５に酸素が供給されることで、下地絶縁膜１０
３及び酸化物半導体膜１０５の界面準位を低減できる。この結果、トランジスタの動作な
どに起因して生じうる電荷などが、上述の下地絶縁膜１０３及び酸化物半導体膜１０５の
界面に捕獲されることを抑制することができ、電気特性の変動の少ないトランジスタを得
ることができる。
即ち、酸化物半導体膜１０５に酸素欠損が生じると、下地絶縁膜１０３と酸化物半導体膜
１０５との界面において電荷が捕獲され、当該電荷がトランジスタの電気特性に影響して
しまうところ、下地絶縁膜１０３として、加熱により酸素が脱離する絶縁膜を設けること
で、酸化物半導体膜１０５及び下地絶縁膜１０３の界面準位を低減し、酸化物半導体膜１
０５及び下地絶縁膜１０３の界面における電荷捕獲の影響を小さくすることができる。
酸化物半導体膜１０５は、実施の形態１に示す酸化物半導体膜１９と同様に形成すること
ができる。
一対の電極１０７は、実施の形態１に示す一対の電極２１と同様に形成することができる
。なお、一対の電極１０７において、チャネル幅方向における長さが酸化物半導体膜１０
５より長く、更にはチャネル長方向と交差する端部を覆う構造とし、一対の電極１０７及
び酸化物半導体膜１０５の接触面積を増大させることで、酸化物半導体膜１０５と一対の
電極１０７との接触抵抗を低減することが可能であり、トランジスタのオン電流を高める
ことができる。
なお、ここでは、一対の電極１０７は、酸化物半導体膜１０５及びゲート絶縁膜１０９の
間に設けられているが、下地絶縁膜１０３及び酸化物半導体膜１０５の間に一対の電極１
０７を設けてもよい。
ゲート絶縁膜１０９は、実施の形態１に示すゲート絶縁膜１７と同様に形成することがで
きる。
ゲート電極１１１は、実施の形態１に示すゲート電極１５と同様に形成することができる
。
配線１１５は、一対の電極１０７に列挙する材料を適宜用いることができる。
次に、図５に示すトランジスタの作製方法について、図６を用いて説明する。
図６（Ａ）に示すように、基板１０１上に下地絶縁膜１０３を形成する。次に、下地絶縁
膜１０３上に酸化物半導体膜１０５を形成する。
下地絶縁膜１０３は、スパッタリング法、ＣＶＤ法等により形成する。
下地絶縁膜１０３として、加熱により酸素の一部が脱離する酸化絶縁膜をスパッタリング
法により形成する場合は、成膜ガス中の酸素量が高いことが好ましく、酸素、または酸素
及び希ガスの混合ガス等を用いることができる。代表的には、成膜ガス中の酸素濃度を６
％以上１００％以下にすることが好ましい。
また、下地絶縁膜１０３としてＣＶＤ法で酸化絶縁膜を形成する場合、原料ガス由来の水
素または水が酸化絶縁膜中に混入される場合がある。このため、ＣＶＤ法で酸化絶縁膜を
形成した後、脱水素化または脱水化として、加熱処理を行うことが好ましい。
さらに、ＣＶＤ法で形成した酸化絶縁膜に、酸素を導入することで、加熱により脱離する
酸素量を増加させることができる。酸化絶縁膜に酸素を導入する方法としては、イオン注
入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、プラ
ズマ処理等がある。
ここで、酸化物半導体膜１０５は、実施の形態１に示す酸化物半導体膜１９と同様の形成
方法を適宜用いることができる。
また、ＣＡＡＣ－ＯＳ膜に含まれる結晶部の配向を高めるためには、酸化物半導体膜の下
地絶縁膜である、下地絶縁膜１０３の表面の平坦性を高めることが好ましい。代表的には
、下地絶縁膜１０３の平均面粗さ（Ｒａ）を、１ｎｍ以下、０．３ｎｍ以下、または０．
１ｎｍ以下とすることが好ましい。なお、本明細書等において、平均面粗さ（Ｒａ）とは
、ＪＩＳＢ０６０１：２００１（ＩＳＯ４２８７：１９９７）で定義されている算術平均
粗さを、曲面に対して適用できるよう三次元に拡張したものであり、基準面から指定面ま
での偏差の絶対値を平均した値で表現される。また、平坦化処理としては、化学的機械的
研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）処理、
ドライエッチング処理、真空のチャンバーに不活性ガス、例えばアルゴンガスを導入し、
被処理面を陰極とする電界をかけて、表面の微細な凹凸を平坦化するプラズマ処理（いわ
ゆる逆スパッタ）等の一または複数を適用することができる。
次に、加熱処理を行うことが好ましい。当該加熱処理により、下地絶縁膜１０３に含まれ
る酸素の一部を、下地絶縁膜１０３及び酸化物半導体膜１０５の界面近傍に拡散させるこ
とができる。この結果、下地絶縁膜１０３及び酸化物半導体膜１０５の界面近傍における
界面準位を低減することができる。
加熱処理の温度は、代表的には、１５０℃以上基板歪み点未満、好ましくは２５０℃以上
４５０℃以下、更に好ましくは３００℃以上４５０℃以下とする。
加熱処理は、ヘリウム、ネオン、アルゴン、キセノン、クリプトン等の希ガス、または窒
素を含む不活性ガス雰囲気で行う。または、不活性ガス雰囲気で加熱した後、酸素雰囲気
で加熱してもよい。なお、上記不活性雰囲気及び酸素雰囲気に水素、水などが含まれない
ことが好ましい。処理時間は３分～２４時間とする。
なお、後に酸化物半導体膜１０５となる酸化物半導体膜を下地絶縁膜１０３上に形成し、
上記加熱処理を行った後、該酸化物半導体膜の一部をエッチングして、酸化物半導体膜１
０５を形成してもよい。当該工程により、下地絶縁膜１０３に含まれる酸素において、よ
り多くの酸素を下地絶縁膜１０３及び酸化物半導体膜１０５の界面近傍に拡散させること
ができる。
次に、図６（Ｂ）に示すように、一対の電極１０７を形成する。一対の電極１０７は実施
の形態１に示す一対の電極２１と同様の形成方法を適宜用いることができる。または、印
刷法またはインクジェット法により一対の電極１０７を形成することができる。
次に、図６（Ｃ）に示すように、ゲート絶縁膜１０９を形成した後、ゲート絶縁膜１０９
上にゲート電極１１１を形成する。
ゲート絶縁膜１０９は、実施の形態１に示すゲート絶縁膜１７と同様の形成方法を適宜用
いることができる。
また、ＣＡＡＣ－ＯＳ膜は、被形成面または表面に沿って酸素が移動しやすい。このため
、素子分離した酸化物半導体膜１０５の側面から酸素の脱離が生じやすく、酸素欠損が形
成されやすい。しかしながら、酸化物半導体膜１０５上に加熱により酸素の一部が脱離す
る酸化絶縁膜と、当該酸化絶縁膜上に金属酸化膜とをゲート絶縁膜１０９として設けるこ
とにより、酸化物半導体膜１０５の側面からの酸素脱離を抑制することが可能である。こ
の結果、酸化物半導体膜１０５の側面の導電性の上昇を抑制することを抑制することがで
きる。
ゲート電極１１１は、実施の形態１に示すゲート電極１５の形成方法を適宜用いることが
できる。
ここで、露光装置の解像限界以下の幅にまで微細化されたゲート電極の形成方法の一例に
ついて説明する。ゲート電極１１１の形成に用いるマスクに対してスリミング処理を行い
、より微細な構造のマスクとすることが好ましい。スリミング処理としては、例えば、酸
素ラジカルなどを用いるアッシング処理を適用することができる。ただし、スリミング処
理はフォトリソグラフィ法などによって形成されたマスクをより微細な構造に加工できる
処理であれば、アッシング処理以外の方法を用いてもよい。また、スリミング処理によっ
て形成されるマスクによって、トランジスタのチャネル長が決定されることになるため、
制御性の良好な処理を適用することが好ましい。スリミング処理の結果、フォトリソグラ
フィ法などによって形成されたマスクを、露光装置の解像限界以下、好ましくは、１／２
以下、より好ましくは１／３以下の幅にまで微細化することが可能である。例えば、形成
されたマスクの幅は、２０ｎｍ以上２０００ｎｍ以下、好ましくは５０ｎｍ以上３５０ｎ
ｍ以下を達成することができる。また、スリミングしたマスクを後退させながら、導電膜
をエッチングすることで、露光装置の解像限界以下の幅にまで微細化されたゲート電極１
１１を形成することができる。
次に、図６（Ｄ）に示すように、ゲート絶縁膜１０９及びゲート電極１１１上に保護膜１
１３を形成した後、一対の電極１０７に接続する配線１１５を形成する。
保護膜１１３は、実施の形態１に示す保護膜２３と同様に、プラズマＣＶＤ装置の真空排
気された処理室内に載置された基板１０１を１８０℃以上２６０℃以下、好ましくは１８
０℃以上２５０℃以下、さらに好ましくは１８０℃以上２３０℃以下に保持し、処理室に
原料ガスを導入して処理室内における圧力を１００Ｐａ以上２５０Ｐａ以下、さらに好ま
しくは１００Ｐａ以上２００Ｐａ以下とし、処理室内に設けられる電極に０．１７Ｗ／ｃ
ｍ２以上０．５Ｗ／ｃｍ２以下、好ましくは０．２５Ｗ／ｃｍ２以上０．４０Ｗ／ｃｍ２
以下、さらに好ましくは０．２６Ｗ／ｃｍ２以上０．３５Ｗ／ｃｍ２以下の高周波電力を
供給する条件により、酸化シリコン膜または酸化窒化シリコン膜を形成する。
保護膜１１３の成膜条件として、上記圧力において上記パワー密度の高周波電力を供給す
ることで、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化絶縁膜を形成するこ
とができる。
次に、実施の形態１と同様に、加熱処理を行うことで、保護膜１１３に含まれる酸素を酸
化物半導体膜１０５に拡散させ、酸化物半導体膜１０５に含まれる酸素欠損を補填するこ
とで、酸化物半導体膜１０５に含まれる酸素欠損量を低減することができる。また、保護
膜１１３形成後の加熱処理により、保護膜１１３の電子スピン共鳴測定によるｇ＝２．０
０１に現れる信号のスピン密度が１．５×１０１８ｓｐｉｎｓ／ｃｍ３未満、好ましくは
１．０×１０１８ｓｐｉｎｓ／ｃｍ３以下となる。該加熱処理の温度は、代表的には、１
５０℃以上基板歪み点未満、好ましくは２５０℃以上４５０℃以下、更に好ましくは３０
０℃以上４５０℃以下とする。
配線１１５は、スパッタリング法、ＣＶＤ法、蒸着法等で導電膜を形成した後、該導電膜
上にマスクを形成して導電膜をエッチングして形成する。導電膜上に形成するマスクは、
印刷法、インクジェット法、フォトリソグラフィ法を適宜用いることができる。この後マ
スクを除去する。また、配線１１５をデュアルダマシン法で形成してもよい。
以上の工程により、しきい値電圧のマイナスシフトを抑制した、優れた電気特性を有する
トランジスタを作製することができる。また、経時変化や光ゲートＢＴストレス試験によ
る電気特性の変動の少ない、信頼性の高いトランジスタを作製することができる。
なお、本実施の形態に示す構成及び方法などは、他の実施の形態及び実施例に示す構成及
び方法などと適宜組み合わせて用いることができる。
（実施の形態３）
本実施の形態では、実施の形態１及び実施の形態２と異なる構造のトランジスタについて
、図７を用いて説明する。本実施の形態に示すトランジスタ１２０は、実施の形態２に示
すトランジスタ１００と比較して、酸化物半導体膜にドーパントが添加されている点が異
なる。
図７（Ａ）及び図７（Ｂ）に、トランジスタ１２０の上面図及び断面図を示す。図７（Ａ
）はトランジスタ１２０の上面図であり、図７（Ｂ）は、図７（Ａ）の一点鎖線Ａ－Ｂ間
の断面図である。なお、図７（Ａ）では、明瞭化のため、トランジスタ１２０の構成要素
の一部（例えば、基板１０１、下地絶縁膜１０３、ゲート絶縁膜１０９）、保護膜１１３
などを省略している。
図７（Ｂ）に示すトランジスタ１２０は、下地絶縁膜１０３上に形成される酸化物半導体
膜１２１と、酸化物半導体膜１２１に接する一対の電極１０７と、下地絶縁膜１０３、酸
化物半導体膜１２１、及び一対の電極１０７に接するゲート絶縁膜１０９と、ゲート絶縁
膜１０９を介して酸化物半導体膜１２１と重なるゲート電極１１１とを有する。また、ゲ
ート絶縁膜１０９及びゲート電極１１１を覆う保護膜１１３を有する。また、ゲート絶縁
膜１０９及び保護膜１１３の開口部１１０（図７（Ａ）参照。）において、一対の電極１
０７と接する配線１１５とを有してもよい。
本実施の形態に示すトランジスタ１２０は、酸化物半導体膜１２１において、ゲート電極
１１１とゲート絶縁膜１０９を介して重なる第１の領域１２３と、ドーパントが添加され
た第２の領域１２５と、一対の電極１０７と接する第３の領域１２７とを有する。なお、
第１の領域１２３及び第３の領域１２７には、ドーパントが添加されていない。第１の領
域１２３を挟むように対となる第２の領域１２５が設けられる。また、第１の領域１２３
及び第２の領域１２５を間に挟むように対となる第３の領域１２７が設けられる。
第１の領域１２３は、トランジスタ１２０においてチャネル領域として機能する。第３の
領域１２７において一対の電極１０７と接する領域は、一対の電極１０７によって酸素の
一部が一対の電極１０７に拡散し、酸素欠損ができ、ｎ型化する。このため、第３の領域
１２７の一部はソース領域及びドレイン領域として機能する。第２の領域は、ドーパント
が添加され、導電率が高いため、低抵抗領域として機能し、チャネル領域と、ソース領域
及びドレイン領域との間の抵抗を低減することができる。このため、実施の形態１に示す
トランジスタ１００と比較して、トランジスタ１２０のオン電流及び電界効果移動度を高
めることができる。
第２の領域１２５に添加されるドーパントとしては、ホウ素、窒素、リン、及びヒ素の少
なくとも一以上がある。または、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノ
ンの少なくとも一以上がある。なお、ドーパントとして、ホウ素、窒素、リン、及びヒ素
の一以上と、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノンの一以上とが適宜
組み合わされて含まれていてもよい。
また、第２の領域１２５に含まれるドーパントの濃度は、５×１０１８ａｔｏｍｓ／ｃｍ
３以上１×１０２２ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ
３以上５×１０１９ａｔｏｍｓ／ｃｍ３未満とする。
第２の領域１２５はドーパントを含むため、キャリア密度または欠陥を増加させることが
できる。このため、ドーパントを含まない第１の領域１２３及び第３の領域１２７と比較
して導電性を高めることができる。なお、ドーパント濃度を増加させすぎると、ドーパン
トがキャリアの移動を阻害することになり、第２の領域１２５の導電性を低下させること
になる。
第２の領域１２５は、導電率が０．１Ｓ／ｃｍ以上１０００Ｓ／ｃｍ以下、好ましくは１
０Ｓ／ｃｍ以上１０００Ｓ／ｃｍ以下とすることが好ましい。
次に、本実施の形態に示すトランジスタ１２０の作製方法について、図６及び図７を用い
て説明する。
実施の形態１と同様に、図６（Ａ）乃至図６（Ｃ）の工程を経て、基板１０１上に下地絶
縁膜１０３を形成し、下地絶縁膜１０３上に酸化物半導体膜１２１を形成し、酸化物半導
体膜１２１上に一対の電極１０７を形成する。次に、酸化物半導体膜１２１及び一対の電
極１０７上にゲート絶縁膜１０９を形成し、ゲート絶縁膜１０９を介して、酸化物半導体
膜１２１の一部と重なるように、ゲート電極１１１を形成する。
次に、一対の電極１０７及びゲート電極１１１をマスクとして、酸化物半導体膜１２１に
ドーパントを添加する。酸化物半導体膜１２１にドーパントを添加する方法として、イオ
ンドーピング法またはイオンインプランテーション法を用いることができる。
また、上記酸化物半導体膜１２１へのドーパントの添加は、酸化物半導体膜１２１を覆っ
て、ゲート絶縁膜１０９が形成されている状態を示したが、酸化物半導体膜１２１が露出
している状態でドーパントの添加を行ってもよい。
さらに、上記ドーパントの添加はイオンドーピング法またはイオンインプランテーション
法などによる注入以外の方法でも行うことができる。例えば、添加する元素を含むガス雰
囲気にてプラズマを発生させて、酸化物半導体膜１２１に対してプラズマ処理を行うこと
によって、ドーパントを添加することができる。上記プラズマを発生させる装置としては
、ドライエッチング装置、プラズマＣＶＤ装置などを用いることができる。
なお、ドーパントの添加処理は、基板１０１を加熱しながら行ってもよい。
ここでは、イオンインプランテーション法により、リンを酸化物半導体膜１２１に添加す
る。
この後、加熱処理を行う。当該加熱処理の温度は、代表的には、１５０℃以上４５０℃以
下、好ましくは２５０℃以上３２５℃以下とする。または、２５０℃から３２５℃まで徐
々に温度上昇させながら加熱してもよい。
当該加熱処理により、第２の領域１２５の導電率を高めることができる。なお、当該加熱
処理において、第１の領域１２３、第２の領域１２５，及び第３の領域１２７は、多結晶
構造、非晶質構造、またはＣＡＡＣ－ＯＳとなる。
こののち、実施の形態１と同様に、保護膜１１３を形成し、加熱処理して保護膜１１３に
含まれる酸素を酸化物半導体膜１２１に拡散させ、酸化物半導体膜１２１の酸素欠損を低
減した後、配線１１５を形成して、図７に示すトランジスタ１２０を形成することができ
る。
本実施の形態に示すトランジスタ１２０は、酸化物半導体膜１２１において、チャネル領
域となる第１の領域１２３と、ソース領域及びドレイン領域として機能する第３の領域１
２７の間に、低抵抗領域である第２の領域１２５を有する。このため、実施の形態２に示
すトランジスタ１００と比較して、チャネル領域と、ソース領域及びドレイン領域との間
の抵抗を低減することが可能であり、オン電流を高めたトランジスタを作製することがで
きる。また、トランジスタ１２０上に保護膜１１３を設けることで、しきい値電圧のマイ
ナスシフトを抑制した、優れた電気特性を有するトランジスタを作製することができる。
また、経時変化や光ゲートＢＴストレス試験による電気特性の変動の少ない、信頼性の高
いトランジスタを作製することができる。
なお、トランジスタ１２０においては、保護膜１１３に含まれる酸素は、下地絶縁膜１０
３及びゲート絶縁膜１０９の一以上を介して、酸化物半導体膜１２１に移動する。
なお、本実施の形態に示す構成及び方法などは、他の実施の形態及び実施例に示す構成及
び方法などと適宜組み合わせて用いることができる。
（実施の形態４）
本実施の形態では、実施の形態１乃至実施の形態３と異なる構造のトランジスタについて
、図８を用いて説明する。本実施の形態に示すトランジスタ１３０は、他の実施の形態に
示すトランジスタと比較して、酸化物半導体膜の構造が異なり、チャネル領域と、ソース
領域及びドレイン領域との間に、電界緩和領域を有する。
図８（Ａ）及び図８（Ｂ）に、トランジスタ１３０の上面図及び断面図を示す。図８（Ａ
）はトランジスタ１３０の上面図であり、図８（Ｂ）は、図８（Ａ）の一点鎖線Ａ－Ｂ間
の断面図である。なお、図８（Ａ）では、明瞭化のため、トランジスタ１３０の構成要素
の一部（例えば、基板１０１、下地絶縁膜１０３、ゲート絶縁膜１０９）、保護膜１１３
などを省略している。
図８（Ｂ）に示すトランジスタ１３０は、基板１０１上に設けられる下地絶縁膜１０３と
、下地絶縁膜１０３上に形成される酸化物半導体膜１３１と、酸化物半導体膜１３１に接
する一対の電極１３９と、下地絶縁膜１０３、酸化物半導体膜１３１、及び一対の電極１
３９に接するゲート絶縁膜１０９と、ゲート絶縁膜１０９を介して酸化物半導体膜１３１
と重なるゲート電極１１１とを有する。また、ゲート絶縁膜１０９及びゲート電極１１１
を覆う保護膜１１３を有する。また、ゲート絶縁膜１０９及び保護膜１１３の開口部１１
０において、一対の電極１３９と接する配線１１５とを有してもよい。
本実施の形態に示すトランジスタ１３０は、酸化物半導体膜１３１において、ゲート電極
１１１とゲート絶縁膜１０９を介して重なる第１の領域１３３と、ドーパントが添加され
た第２の領域１３５と、一対の電極１３９と接し、且つドーパントが添加された第３の領
域１３７とを有する。なお、第１の領域１３３には、ドーパントが添加されていない。第
１の領域１３３を挟むように対となる第２の領域１３５が設けられる。また、第１の領域
１３３及び第２の領域１３５を間に挟むように対となる第３の領域１３７が設けられる。
第２の領域１３５及び第３の領域１３７に添加されるドーパントとしては、実施の形態３
に示す第２の領域１２５と同様のドーパントを適宜用いることができる。
また、第２の領域１３５及び第３の領域１３７に含まれるドーパントの濃度及び導電率は
、実施の形態３に示す第２の領域１２５と同様のドーパントの濃度とすることができる。
なお、本実施の形態においては、第２の領域１３５より第３の領域１３７の方がドーパン
トの濃度及び導電率が高い。
第１の領域１３３は、トランジスタ１３０においてチャネル領域として機能する。第２の
領域１３５は、電界緩和領域として機能する。第３の領域１３７において一対の電極１３
９と接する領域は、一対の電極１３９の材料によっては酸素の一部が一対の電極１３９に
拡散し、酸素欠損ができ、ｎ型化する。また、第３の領域１３７にはドーパントが添加さ
れ、導電率が高いため、実施の形態２に示すトランジスタ１２０と比較して、第３の領域
１３７及び一対の電極１３９のコンタクト抵抗をさらに低減することができる。このため
、実施の形態２に示すトランジスタと比較して、トランジスタ１３０は、オン電流及び電
界効果移動度を高めることができる。
なお、一対の電極１３９は、第３の領域１３７にドーパントを添加させるために、膜厚を
薄くすることが好ましく、代表的には、１０ｎｍ以上１００ｎｍ以下、好ましくは２０ｎ
ｍ以上５０ｎｍ以下とする。
次に、本実施の形態に示すトランジスタ１３０の作製方法について、図６及び図８を用い
て説明する。
実施の形態２と同様に、図６（Ａ）乃至図６（Ｃ）の工程を経て、基板１０１上に下地絶
縁膜１０３を形成し、下地絶縁膜１０３上に酸化物半導体膜１３１を形成し、酸化物半導
体膜１３１上に一対の電極１３９（図８（Ｂ）参照。）を形成する。次に、酸化物半導体
膜１３１及び一対の電極１３９上にゲート絶縁膜１０９を形成し、ゲート絶縁膜１０９を
介して、酸化物半導体膜１３１の一部と重なるように、ゲート電極１１１を形成する。
次に、ゲート電極１１１をマスクとして、酸化物半導体膜１３１にドーパントを添加する
。ドーパントの添加方法は、実施の形態２に示す方法を適宜用いることができる。なお、
本実施の形態では、第２の領域１３５と共に、第３の領域１３７にもドーパントを添加す
る。さらに、第２の領域１３５より第３の領域１３７の方がドーパントの濃度が高い。こ
のため、ドーパント濃度のプロファイルのピークが第３の領域１３７となるように、添加
方法の条件を適宜用いる。このとき、第３の領域１３７は一対の電極１３９と重なるが、
第２の領域１３５は、一対の電極１３９と重ならない。このため、第２の領域１３５では
、ドーパント濃度のプロファイルのピークが下地絶縁膜１０３となるため、第２の領域１
３５におけるドーパントの濃度は、第３の領域１３７より低くなる。
この後、加熱処理を行う。当該加熱処理の温度は、代表的には、１５０℃以上４５０℃以
下、好ましくは２５０℃以上３２５℃以下とする。または、２５０℃から３２５℃まで徐
々に温度上昇させながら加熱してもよい。
当該加熱処理により、第２の領域１３５及び第３の領域１３７の導電率を高めることがで
きる。なお、当該加熱処理において、第１の領域１３３、第２の領域１３５、及び第３の
領域１３７は、多結晶構造、非晶質構造、またはＣＡＡＣ－ＯＳとなる。
こののち、実施の形態２と同様に、保護膜１１３を形成し、加熱処理して保護膜１１３に
含まれる酸素を酸化物半導体膜１３１に拡散させ、酸素欠損量を低減させた後、配線１１
５を形成して、図８に示すトランジスタ１３０を形成することができる。
本実施の形態に示すトランジスタ１３０は、酸化物半導体膜１３１において、チャネル領
域となる第１の領域１３３と、ソース領域及びドレイン領域として機能する第３の領域１
３７の間に、電界緩和領域として機能する第２の領域１３５を有する。このため、実施の
形態２に示すトランジスタ１００と比較して、トランジスタの劣化を抑制することができ
る。また、一対の電極１３９と接する第３の領域１３７にドーパントが含まれるため、一
対の電極１３９及び第３の領域１３７の接触抵抗をさらに低減することが可能であり、オ
ン電流を高めたトランジスタを作製することができる。また、トランジスタ１３０上に保
護膜１１３を設けることで、しきい値電圧のマイナスシフトを抑制した、優れた電気特性
を有するトランジスタを作製することができる。また、経時変化や光ゲートＢＴストレス
試験による電気特性の変動の少ない、信頼性の高いトランジスタを作製することができる
。
なお、トランジスタ１３０においては、保護膜１１３に含まれる酸素は、下地絶縁膜１０
３及びゲート絶縁膜１０９の一以上を介して、酸化物半導体膜１３１に移動する。
なお、本実施の形態に示す構成及び方法などは、他の実施の形態及び実施例に示す構成及
び方法などと適宜組み合わせて用いることができる。
（実施の形態５）
本実施の形態では、実施の形態２乃至実施の形態４に適用可能なトランジスタの構造につ
いて、図９を用いて説明する。
本実施の形態に示すトランジスタは、ゲート電極１１１の側面に接するサイドウォール絶
縁膜を有することを特徴とする。ここでは、実施の形態２に示すトランジスタを用いて説
明する。
図９（Ａ）に示すトランジスタ１４０は、下地絶縁膜１０３上に形成される酸化物半導体
膜１０５と、酸化物半導体膜１０５に接する一対の電極１０７と、下地絶縁膜１０３、酸
化物半導体膜１０５、及び一対の電極１０７に接するゲート絶縁膜１０９と、ゲート絶縁
膜１０９を介して酸化物半導体膜１０５と重なるゲート電極１１１とを有する。また、ゲ
ート電極１１１の側面に接するサイドウォール絶縁膜１４１を有する。ゲート絶縁膜１０
９、ゲート電極１１１、及びサイドウォール絶縁膜１４１を覆う保護膜１１３を有する。
また、ゲート絶縁膜１０９及び保護膜１１３の開口部において、一対の電極１０７と接す
る配線１１５とを有してもよい。
サイドウォール絶縁膜１４１の端部は一対の電極１０７と重なり、一対の電極１０７及び
ゲート電極１１１の間を充填するように設けられている。一対の電極１０７及びゲート電
極１１１の間の凹凸を緩和することができる。このため、保護膜１１３の被覆率を高める
ことが可能である。
図９（Ｂ）に示すトランジスタ１５０は、トランジスタ１４０と比較して、ゲート電極１
１１の側面に接するサイドウォール絶縁膜１５１の形状が異なる。具体的には、サイドウ
ォール絶縁膜１５１の端部は、一対の電極１０７と重ならず、ゲート電極１１１及び一対
の電極１０７の間に位置する。
図９（Ｃ）に示すトランジスタ１６０は、図９（Ｂ）に示すトランジスタ１５０と比較し
て、酸化物半導体膜１６１にドーパントが添加されている点が異なる。
酸化物半導体膜１６１において、ゲート電極１１１とゲート絶縁膜１０９を介して重なる
第１の領域１６３と、ドーパントが添加され、且つサイドウォール絶縁膜１５１と重なる
第２の領域１６５と、ドーパントが添加された第３の領域１６７と、一対の電極１０７と
接する第４の領域１６９とを有する。なお、第１の領域１６３及び第４の領域１６９には
、ドーパントが添加されていない。第１の領域１６３を挟むように対となる第２の領域１
６５が設けられる。また、第１の領域１６３及び第２の領域１６５を間に挟むように対と
なる第３の領域１６７が設けられる。また、第１の領域１６３乃至第３の領域１６７を間
に挟むように対となる第４の領域１６９が設けられる。
第１の領域１６３は、トランジスタ１６０においてチャネル領域として機能する。
第２の領域１６５及び第３の領域１６７は、ドーパントが添加され、導電率が高いため、
低抵抗領域として機能し、チャネル領域と、ソース領域及びドレイン領域との間の抵抗を
低減することができる。また、第２の領域１６５は第３の領域１６７よりドーパントの濃
度及び導電率が低いため、電界緩和領域として機能する。このため、トランジスタ１６０
の劣化を低減することができる。
第２の領域１６５及び第３の領域１６７に添加されるドーパントとしては、実施の形態３
に示す第２の領域１２５と同様のドーパントを適宜用いることができる。
また、第２の領域１６５及び第３の領域１６７に含まれるドーパントの濃度、及び導電率
は、実施の形態３に示す第２の領域１２５と同様のドーパントの濃度とすることができる
。なお、本実施の形態においては、第２の領域１６５より第３の領域１６７の方がドーパ
ントの濃度及び導電率が高い。
第４の領域１６９において一対の電極１０７と接する領域は、一対の電極１０７によって
は酸素の一部が一対の電極１０７に拡散し、酸素欠損ができ、ｎ型化する。この結果、第
４の領域１６９の一部はソース領域及びドレイン領域として機能する。
本実施の形態に示すトランジスタ１６０は、酸化物半導体膜１６１において、第１の領域
１６３を挟むように、低抵抗領域である第２の領域１６５及び第３の領域１６７を有する
。このため、チャネル領域と、ソース領域及びドレイン領域との間の抵抗を低減すること
が可能であり、オン電流を高めたトランジスタを作製することができる。
また、トランジスタ１４０、１５０、１６０上に保護膜１１３を設けることで、しきい値
電圧のマイナスシフトを抑制した、優れた電気特性を有するトランジスタを作製すること
ができる。また、経時変化や光ゲートＢＴストレス試験による電気特性の変動の少ない、
信頼性の高いトランジスタを作製することができる。
なお、トランジスタ１４０、１５０、１６０においては、保護膜１１３に含まれる酸素は
、下地絶縁膜１０３、ゲート絶縁膜１０９の一以上を介して、酸化物半導体膜に移動する
。
なお、本実施の形態に示す構成及び方法などは、他の実施の形態及び実施例に示す構成及
び方法などと適宜組み合わせて用いることができる。
（実施の形態６）
本実施の形態では、実施の形態２乃至実施の形態５と異なる構造のトランジスタについて
、図１０を用いて説明する。本実施の形態に示すトランジスタは、実施の形態２乃至実施
の形態５と比較して、一対の電極及びゲート電極がゲート絶縁膜を介して重なっている点
が異なる。
図１０に示すトランジスタ１７０は、下地絶縁膜１０３上に形成される酸化物半導体膜１
０５と、酸化物半導体膜１０５に接する一対の電極１０７と、下地絶縁膜１０３、酸化物
半導体膜１０５、及び一対の電極１０７に接するゲート絶縁膜１０９と、ゲート絶縁膜１
０９を介して酸化物半導体膜１０５と重なるゲート電極１７１とを有する。また、ゲート
絶縁膜１０９及びゲート電極１７１を覆う保護膜１１３を有する。また、ゲート絶縁膜１
０９及び保護膜１１３の開口部において、一対の電極１０７と接する配線１１５とを有し
てもよい。
本実施の形態に示すトランジスタ１７０は、一対の電極１０７及びゲート電極１７１がゲ
ート絶縁膜１０９を介して重なっている。このため、酸化物半導体膜１０５において、ゲ
ート絶縁膜１０９を介してゲート電極１７１と対向する領域がチャネル領域として機能し
、一対の電極１０７と接する領域がソース領域及びドレイン領域として機能する。即ち、
チャネル領域と、ソース領域及びドレイン領域とが接している。チャネル領域と、ソース
領域及びドレイン領域との間に抵抗となる領域がないため、実施の形態２乃至実施の形態
５に示すトランジスタと比較して、オン電流及び電界効果移動度が高い。
また、トランジスタ１７０上に保護膜１１３を設けることで、しきい値電圧のマイナスシ
フトを抑制した、優れた電気特性を有するトランジスタを作製することができる。また、
経時変化や光ゲートＢＴストレス試験による電気特性の変動の少ない、信頼性の高いトラ
ンジスタを作製することができる。
なお、トランジスタ１７０においては、保護膜１１３に含まれる酸素は、下地絶縁膜１０
３、ゲート絶縁膜１０９の一以上を介して、酸化物半導体膜１０５に移動する。
なお、本実施の形態に示す構成及び方法などは、他の実施の形態及び実施例に示す構成及
び方法などと適宜組み合わせて用いることができる。
（実施の形態７）
本実施の形態では、実施の形態１乃至実施の形態６と異なる構造のトランジスタについて
、図１１を用いて説明する。
図１１（Ａ）に示すトランジスタ２１０は、下地絶縁膜１０３上に形成される酸化物半導
体膜２１１と、下地絶縁膜１０３及び酸化物半導体膜２１１に接するゲート絶縁膜１０９
と、ゲート絶縁膜１０９を介して酸化物半導体膜２１１と重なるゲート電極１１１とを有
する。また、ゲート絶縁膜１０９及びゲート電極１１１を覆う保護膜２１７と、ゲート絶
縁膜１０９及び保護膜２１７の開口部において、酸化物半導体膜２１１と接する配線２１
９を有する。
本実施の形態に示すトランジスタ２１０は、酸化物半導体膜２１１は、ゲート電極１１１
とゲート絶縁膜１０９を介して重なる第１の領域２１３と、ドーパントが添加された第２
の領域２１５とを有する。なお、第１の領域２１３には、ドーパントが添加されていない
。また、第１の領域２１３を挟むように対となる第２の領域２１５が設けられる。
第１の領域２１３は、トランジスタ２１０においてチャネル領域として機能する。第２の
領域２１５はソース領域及びドレイン領域として機能する。
第２の領域２１５に添加されるドーパントとしては、実施の形態３に示す第２の領域１２
５と同様のドーパントを適宜用いることができる。
また、第２の領域２１５に含まれるドーパントの濃度及び導電率は、実施の形態３に示す
第２の領域１２５と同様のドーパントの濃度とすることができる。
図１１（Ｂ）に示すトランジスタ２２０は、下地絶縁膜１０３上に設けられる酸化物半導
体膜２１１と、酸化物半導体膜２１１に接する、ソース電極及びドレイン電極として機能
する一対の電極２２５と、酸化物半導体膜２１１の少なくとも一部と接するゲート絶縁膜
２２３と、ゲート絶縁膜２２３上であって、且つ酸化物半導体膜２１１と重畳するゲート
電極１１１とを有する。
また、ゲート電極１１１の側面に接するサイドウォール絶縁膜２２１を有する。また、下
地絶縁膜１０３、ゲート電極１１１、サイドウォール絶縁膜２２１、及び一対の電極２２
５上に保護膜２１７を有する。また、保護膜２１７の開口部において、酸化物半導体膜２
１１と接する配線２１９を有する。
図１１（Ｂ）に示すトランジスタにおいて、酸化物半導体膜２１１は、ゲート電極１１１
とゲート絶縁膜２２３を介して重なる第１の領域２１３と、ドーパントが添加された第２
の領域２１５とを有する。なお、第１の領域２１３には、ドーパントが添加されていない
。第１の領域２１３を挟むように対となる第２の領域２１５が設けられる。
トランジスタの一対の電極２２５の端部が、サイドウォール絶縁膜２２１上に位置し、更
に酸化物半導体膜２１１において、一対の電極２２５が、ドーパントを含む一対の第２の
領域２１５の露出部を全て覆っている。このため、チャネル長方向におけるソース－ドレ
イン間の距離（より正確には、一対の電極２２５と接する酸化物半導体膜２１１の間の距
離）を、サイドウォール絶縁膜２２１の幅で制御することができる。つまりマスクを用い
てパターンを形成するのが困難な微細なデバイスにおいて、酸化物半導体膜２１１と接す
る一対の電極２２５のチャネル側の端部を、マスクを用いずに形成させることができる。
また、マスクを使用しないため、複数のトランジスタにおける加工ばらつきを低減するこ
とができる。
本実施の形態に示すトランジスタ２１０、２２０上に設けられる保護膜２１７は、実施の
形態１に示す保護膜２３と同様に、化学量論的組成を満たす酸素よりも多くの酸素を含む
酸化絶縁膜である。さらに好ましくは、保護膜２１７は、酸化物半導体膜２１１に含まれ
る酸素欠損量以上の酸素を含む。化学量論的組成を満たす酸素よりも多くの酸素を含む酸
化絶縁膜は、加熱により酸素の一部が脱離する酸化絶縁膜である。このため、加熱により
酸素の一部が脱離する酸化絶縁膜を保護膜として設けることで、加熱処理により酸化物半
導体膜に酸素を拡散させ、酸化物半導体膜２１１に含まれる酸素欠損を補填することが可
能である。この結果、酸化物半導体膜２１１に含まれる酸素欠損量が低減され、しきい値
電圧のマイナスシフトを抑制したトランジスタとなる。また、経時変化や光ゲートＢＴス
トレス試験によって、しきい値電圧の変動が少なく、優れた電気特性を有するトランジス
タとなる。
また、保護膜２１７において、電子スピン共鳴測定によるｇ＝２．００１に現れる信号の
スピン密度が１．５×１０１８ｓｐｉｎｓ／ｃｍ３未満、好ましくは１．０×１０１８ｓ
ｐｉｎｓ／ｃｍ３以下であると、優れた電気特性を有するトランジスタとなるため好まし
い。
なお、トランジスタ２２０においては、保護膜２１７に含まれる酸素は、下地絶縁膜１０
３、ゲート絶縁膜２２３、及びサイドウォール絶縁膜２２１の一以上を介して、酸化物半
導体膜２１１に移動する。
なお、本実施の形態に示す構成及び方法などは、他の実施の形態及び実施例に示す構成及
び方法などと適宜組み合わせて用いることができる。
（実施の形態８）
本実施の形態では、実施の形態１乃至実施の形態７と異なる構造のトランジスタについて
、図１２を用いて説明する。本実施の形態に示すトランジスタは、酸化物半導体膜を介し
て対向する複数のゲート電極を有することを特徴とする。なお、本実施の形態では、実施
の形態６に示すトランジスタを用いて説明するが、適宜他の実施の形態と組み合わせるこ
とができる。
図１２に示すトランジスタ２３０は、基板１０１上に設けられるゲート電極２３１と、ゲ
ート電極２３１を覆う絶縁膜２３３を有する。また、絶縁膜２３３上に形成される酸化物
半導体膜１０５と、酸化物半導体膜１０５に接する一対の電極１０７と、絶縁膜２３３、
酸化物半導体膜１０５、及び一対の電極１０７に接するゲート絶縁膜１０９と、ゲート絶
縁膜１０９を介して酸化物半導体膜１０５と重なるゲート電極１７１とを有する。また、
ゲート絶縁膜１０９及びゲート電極１７１を覆う保護膜１１３を有する。また、ゲート絶
縁膜１０９及び保護膜１１３の開口部において、一対の電極１０７と接する配線１１５と
を有してもよい。
ゲート電極２３１は、実施の形態１に示すゲート電極１５と同様に形成することができる
。なお、ゲート電極２３１は、後に形成される絶縁膜２３３の被覆性を高めるために、側
面がテーパ形状であることが好ましく、基板１０１とゲート電極２３１の側面のなす角度
は、２０度以上７０度以下、好ましくは３０度以上６０度以下とする。
絶縁膜２３３は、実施の形態２に示す下地絶縁膜１０３と同様に形成することができる。
なお、後に、絶縁膜２３３上に酸化物半導体膜１０５を形成するため、絶縁膜２３３の表
面は平坦であることが好ましい。このため、後に絶縁膜２３３となる絶縁膜を基板１０１
及びゲート電極２３１上に形成した後、当該絶縁膜を平坦化処理して、表面の凹凸が少な
い絶縁膜２３３を形成する。
本実施の形態に示すトランジスタ２３０は、酸化物半導体膜１０５を介して対向するゲー
ト電極２３１及びゲート電極１７１を有する。ゲート電極２３１とゲート電極１７１に異
なる電位を印加することで、トランジスタ２３０のしきい値電圧を制御し、好ましくは、
しきい値電圧をプラスシフトさせることができる。
本実施の形態に示すトランジスタ２３０上に保護膜１１３が設けられる。保護膜１１３は
、実施の形態１に示す保護膜２３と同様に、化学量論的組成を満たす酸素よりも多くの酸
素を含む酸化絶縁膜である。さらに好ましくは、保護膜１１３は、酸化物半導体膜１０５
に含まれる酸素欠損量以上の酸素を含む。この結果、酸化物半導体膜１０５に含まれる酸
素欠損量が低減され、しきい値電圧のマイナスシフトを抑制したトランジスタとなる。ま
た、経時変化や光ゲートＢＴストレス試験によって、しきい値電圧の変動が少なく、優れ
た電気特性を有するトランジスタとなる。
（実施の形態９）
本実施の形態では、実施の形態１乃至実施の形態８に示すトランジスタにおいて、酸化物
半導体膜中に含まれる水素濃度を低減したトランジスタの作製方法について説明する。こ
こでは、代表的に実施の形態１及び実施の形態２を用いて説明するが、適宜他の実施の形
態と組み合わせることができる。なお、本実施の形態に示す工程の一以上と、実施の形態
１及び実施の形態２に示すトランジスタの作製工程とが組み合わさればよく、全て組み合
わせる必要はない。
実施の形態１に示す酸化物半導体膜１９及び実施の形態２に示す酸化物半導体膜１０５に
おいて、水素濃度を５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔ
ｏｍｓ／ｃｍ３未満、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、より好まし
くは５×１０１７ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／
ｃｍ３以下とすることが好ましい。
酸化物半導体膜１９、１０５に含まれる水素は、金属原子と結合する酸素と反応して水と
なると共に、酸素が脱離した格子（あるいは酸素が脱離した部分）には欠損が形成されて
しまう。また、水素が酸素と結合することで、キャリアである電子が生じてしまう。これ
らのため、酸化物半導体膜の成膜工程において、水素を含む不純物を極めて減らすことに
より、酸化物半導体膜の水素濃度を低減することが可能である。このため、水素をできる
だけ除去し、高純度化させた酸化物半導体膜をチャネル領域とすることにより、しきい値
電圧のマイナスシフトを低減することができ、またトランジスタのソース及びドレインに
おけるリーク電流を、代表的には、チャネル幅あたりのオフ電流を数ｙＡ／μｍ～数ｚＡ
／μｍにまで低減することが可能であり、トランジスタの電気特性を向上させることがで
きる。
酸化物半導体膜１９中の水素濃度を低減する第１の方法として、酸化物半導体膜１９を形
成する前に、加熱処理またはプラズマ処理により、基板１１、下地絶縁膜１３、ゲート電
極１５、ゲート絶縁膜１７それぞれに含まれる水素または水を脱離させる方法がある。こ
の結果、後の加熱処理において、基板１１乃至ゲート絶縁膜１７に付着または含有する水
素若しくは水が、酸化物半導体膜１９中に拡散することを防ぐことができる。なお、加熱
処理は、不活性雰囲気、減圧雰囲気または乾燥空気雰囲気にて、１００℃以上基板の歪み
点未満の温度で行う。また、プラズマ処理は、希ガス、酸素、窒素または酸化窒素（亜酸
化窒素、一酸化二窒素、二酸化窒素等）を用いる。なお、実施の形態２乃至実施の形態８
においては、酸化物半導体膜１０５を形成する前に、加熱処理またはプラズマ処理により
、基板１０１及び下地絶縁膜１０３それぞれに含まれる水素または水を脱離させる。
酸化物半導体膜１９、１０５中の水素濃度を低減する第２の方法として、酸化物半導体膜
をスパッタリング装置で成膜する前に、スパッタリング装置にダミー基板を搬入し、ダミ
ー基板上に酸化物半導体膜を成膜して、ターゲット表面、または防着板に付着した水素、
水等を取り除く方法がある。この結果、酸化物半導体膜中への水素または水等の混入を低
減することが可能である。
酸化物半導体膜１９、１０５中の水素濃度を低減する第３の方法として、酸化物半導体膜
を形成する際に、例えば、スパッタリング法を用いる場合、基板温度を１５０℃以上７５
０℃以下、好ましくは１５０℃以上４５０℃以下、さらに好ましくは２００℃以上３５０
℃以下として、酸化物半導体膜を成膜する方法がある。この方法により、酸化物半導体膜
中への水素または水等の混入を低減することが可能である。
ここで、酸化物半導体膜１９、１０５中に含まれる水素濃度を低減することが可能なスパ
ッタリング装置について、以下に詳細を説明する。
酸化物半導体膜を成膜する処理室は、リークレートを１×１０－１０Ｐａ・ｍ３／秒以下
とすることが好ましく、それによりスパッタリング法により成膜する際、膜中への水素ま
たは水等の混入を低減することができる。
また、スパッタリング装置の処理室の排気として、ドライポンプ等の粗引きポンプと、ス
パッタイオンポンプ、ターボ分子ポンプ及びクライオポンプ等の高真空ポンプとを適宜組
み合わせて行うとよい。ターボ分子ポンプは大きいサイズの分子の排気が優れる一方、水
素及び水の排気能力が低い。さらに、水素の排気能力の高いスパッタイオンポンプまたは
水の排気能力の高いクライオポンプを組み合わせることが有効となる。
処理室の内側に存在する吸着物は、内壁に吸着しているために処理室の圧力に影響しない
が、処理室を排気した際のガス放出の原因となる。そのため、リークレートと排気速度に
相関はないが、排気能力の高いポンプを用いて、処理室に存在する吸着物をできる限り脱
離し、予め排気しておくことが重要である。なお、吸着物の脱離を促すために、処理室を
ベーキングしてもよい。ベーキングすることで吸着物の脱離速度を１０倍程度大きくする
ことができる。ベーキングは１００℃以上４５０℃以下で行えばよい。このとき、不活性
ガスを導入しながら吸着物の除去を行うと、排気するだけでは脱離しにくい水などの脱離
速度をさらに大きくすることができる。
このように、酸化物半導体膜の成膜工程において、処理室の圧力、処理室のリークレート
などにおいて、不純物の混入を極力抑えることによって、酸化物半導体膜に含まれる水素
または水等の混入を低減することができる。
酸化物半導体膜１９、１０５中の水素濃度を低減する第４の方法として、原料ガスに水素
を含む不純物が除去された高純度ガスを用いる方法がある。この結果、酸化物半導体膜中
への水素または水等の混入を低減することが可能である。
酸化物半導体膜１９、１０５中の水素濃度を低減する第５の方法として、酸化物半導体膜
を形成した後、加熱処理を行う方法がある。当該加熱処理により、酸化物半導体膜の脱水
素化または脱水化をすることができる。
加熱処理の温度は、代表的には、１５０℃以上基板歪み点未満、好ましくは２５０℃以上
４５０℃以下、更に好ましくは３００℃以上４５０℃以下とする。
加熱処理は、ヘリウム、ネオン、アルゴン、キセノン、クリプトン等の希ガス、または窒
素を含む不活性ガス雰囲気で行う。または、不活性ガス雰囲気で加熱した後、酸素雰囲気
で加熱してもよい。なお、上記不活性雰囲気及び酸素雰囲気に水素、水などが含まれない
ことが好ましい。処理時間は３分～２４時間とする。
なお、図２（Ｂ）及び図６（Ａ）に示すように、素子分離した酸化物半導体膜１９、１０
５を形成した後、上記脱水素化または脱水化のための加熱処理を行ってもよい。このよう
な工程を経ることで、脱水素化または脱水化のための加熱処理において、ゲート絶縁膜１
７または下地絶縁膜１０３に含まれる水素または水等を効率よく放出させることができる
。
また、脱水化または脱水素化のための加熱処理は、複数回行ってもよく、他の加熱処理と
兼ねてもよい。
以上の酸化物半導体膜中の水素濃度を低減する第１の方法乃至第５の方法の一以上を実施
の形態１乃至実施の形態８に示すトランジスタの作製方法に組み合わせることで、水素ま
たは水等をできるだけ除去し、高純度化させた酸化物半導体膜をチャネル領域に有するト
ランジスタを作製することができる。この結果、しきい値電圧のマイナスシフトを低減す
ることができ、またトランジスタのソース及びドレインにおけるリーク電流を、代表的に
は、チャネル幅あたりのオフ電流を数ｙＡ／μｍ～数ｚＡ／μｍにまで低減することが可
能であり、トランジスタの電気特性を向上させることができる。以上のことから、本実施
の形態により、しきい値のマイナスシフトが低減され、リーク電流が低く、電気特性を有
するトランジスタを作製することができる。
（実施の形態１０）
本実施の形態では、下部に第１の半導体材料を用いたトランジスタを有し、上部に第２の
半導体材料を用いたトランジスタを有する半導体装置であって、第１の半導体材料を用い
たトランジスタに半導体基板を用いた構造を、図１３を用いて説明する。
図１３は、下部に第１の半導体材料を用いたトランジスタを有し、上部に第２の半導体材
料を用いたトランジスタを有する半導体装置の断面構成を示す一例である。ここで、第１
の半導体材料と第２の半導体材料とは異なる材料を用いる。例えば、第１の半導体材料を
酸化物半導体以外の半導体材料とし、第２の半導体材料を酸化物半導体とすることができ
る。酸化物半導体以外の材料としては、例えば、シリコン、ゲルマニウム、シリコンゲル
マニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体また
は多結晶半導体を用いることが好ましい。単結晶半導体を用いたトランジスタは、高速動
作が容易である。一方で、酸化物半導体を用いたトランジスタは、チャネル幅あたりのオ
フ電流が数ｙＡ／μｍ～数ｚＡ／μｍ程度と十分低い特性を利用した回路に用いることが
できる。これらのことから、図１３に示す半導体装置を用いて、例えば低消費電力の論理
回路を構成することもできる。なお、第１の半導体材料として、有機半導体材料などを用
いてもよい。
トランジスタ７０４ａ、トランジスタ７０４ｂ及びトランジスタ７０４ｃはそれぞれ、ｎ
チャネル型トランジスタ（ＮＭＯＳＦＥＴ）またはｐチャネル型トランジスタ（ＰＭＯＳ
ＦＥＴ）も用いることができる。ここでは、トランジスタ７０４ａ及びトランジスタ７０
４ｂとしてｐチャネル型のトランジスタを示し、トランジスタ７０４ｃとしてｎチャネル
型のトランジスタを示す。図１３に示す例においては、トランジスタ７０４ａ及びトラン
ジスタ７０４ｂは、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）７０
２によって他の素子と絶縁分離されている。一方、トランジスタ７０４ｃは、ＳＴＩ７０
２によってトランジスタ７０４ａ及び７０４ｂと絶縁分離されている。ＳＴＩ７０２を用
いることにより、ＬＯＣＯＳによる素子分離法で発生した素子分離部のバーズビークを抑
制することができ、素子分離部の縮小等が可能となる。一方で、トランジスタの構造の微
細化が要求されない半導体装置においてはＳＴＩ７０２の形成は必ずしも必要ではなく、
ＬＯＣＯＳ等の素子分離手段を用いることもできる。
図１３におけるトランジスタ７０４ａ、トランジスタ７０４ｂ及びトランジスタ７０４ｃ
は、それぞれ基板７０１中に設けられたチャネル領域と、チャネル領域を挟むように設け
られた不純物領域７０５（ソース領域及びドレイン領域ともいう）と、チャネル領域上に
設けられたゲート絶縁膜７０６と、ゲート絶縁膜７０６上にチャネル領域と重畳するよう
に設けられたゲート電極７０７、７０８とを有する。ゲート電極は加工精度を高めるため
の第１の材料からなるゲート電極７０７と、配線として低抵抗化を目的とした第２の材料
からなるゲート電極７０８を積層した構造とすることができるが、この構造に限らず、適
宜要求される仕様に応じて材料、積層数、形状等を調整することができる。なお、図にお
いて、明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上このような
状態を含めてトランジスタとよぶ場合がある。
また、基板７０１中に設けられた不純物領域７０５には、コンタクトプラグ７１４ａが接
続されている。ここでコンタクトプラグ７１４ａは、トランジスタ７０４ａ等のソース電
極やドレイン電極としても機能する。また、不純物領域７０５とチャネル領域の間には、
不純物領域７０５と異なる不純物領域が設けられている。該不純物領域は、導入された不
純物の濃度によって、ＬＤＤ領域やエクステンション領域としてチャネル領域近傍の電界
分布を制御する機能を果たす。ゲート電極７０７、７０８の側壁には絶縁膜７０９を介し
てサイドウォール絶縁膜７１０を有する。絶縁膜７０９やサイドウォール絶縁膜７１０を
用いることで、ＬＤＤ領域やエクステンション領域を形成することができる。
また、トランジスタ７０４ａ、トランジスタ７０４ｂ及びトランジスタ７０４ｃは、絶縁
膜７１１により被覆されている。絶縁膜７１１には保護膜としての機能を持たせることが
でき、外部からチャネル領域への不純物の侵入を防止することができる。また、絶縁膜７
１１をＣＶＤ法による窒化シリコン等の材料とすることで、チャネル領域に単結晶シリコ
ンを用いた場合には加熱処理によって、単結晶シリコンの水素化を行うことができる。ま
た、絶縁膜７１１に引張応力または圧縮応力を有する絶縁膜を用いることで、チャネル領
域を構成する半導体材料に歪みを与えることができる。ｎチャネル型のトランジスタの場
合にはチャネル領域となるシリコン材料に引張応力を、ｐチャネル型のトランジスタの場
合にはチャネル領域となるシリコン材料に圧縮応力を付加することで、各トランジスタの
移動度を向上させることができる。
ここでは、図１３におけるトランジスタ７５０は、実施の形態６に示すトランジスタ１７
０と同様の構造を有する。さらに、トランジスタ７５０の下地絶縁膜は、絶縁膜７２５ａ
、絶縁膜７２５ｂの２層構造であり、下地絶縁膜を介して、トランジスタ７５０の酸化物
半導体膜と対向するゲート電極７５１を有する。絶縁膜７２５ａは、水素、水、及び酸素
のブロッキング効果を有する絶縁膜で形成することが好ましく、酸化物半導体膜からの酸
素の外部への拡散と、外部から酸化物半導体膜への水素、水の侵入を防ぐことができる。
酸素、水素、水等のブロッキング効果を有する絶縁膜としては、代表的には酸化アルミニ
ウム膜で形成する。絶縁膜７２５ｂは、実施の形態２に示す下地絶縁膜１０３を適宜用い
ることができる。
なお、トランジスタ７５０としてここでは実施の形態６に示すトランジスタ１７０を用い
て説明したが、実施の形態１乃至実施の形態９で示したトランジスタを適宜用いることが
できる。
第２の半導体材料を用いたトランジスタ７５０は、必要な回路構成に応じて下層のトラン
ジスタ７０４ａ等の第１の半導体材料を用いたトランジスタと電気的に接続する。図１３
においては、一例としてトランジスタ７５０のソースまたはドレインがトランジスタ７０
４ａのソースまたはドレインと電気的に接続している構成を示している。
第２の半導体材料を用いたトランジスタ７５０のソースまたはドレインの一方は、トラン
ジスタ７５０のゲート絶縁膜７２６、絶縁膜７２７、絶縁膜７２８、絶縁膜７２９を貫通
するコンタクトプラグ７３０ｂを介して、トランジスタ７５０よりも上方に形成された配
線７３４ａと接続する。ゲート絶縁膜７２６及び絶縁膜７２７は、実施の形態１乃至実施
の形態９で示した構造、材料を適宜用いることができる。
配線７３４ａは、絶縁膜７３１中に埋め込まれている。配線７３４ａは、例えば銅、アル
ミニウム等の低抵抗な導電性材料を用いることが好ましい。低抵抗な導電性材料を用いる
ことで、配線７３４ａを伝播する信号のＲＣ遅延を低減することができる。配線７３４ａ
に銅を用いる場合には、銅のチャネル領域への拡散を防止するため、バリア膜７３３を形
成する。バリア膜として、例えば窒化タンタル、窒化タンタルとタンタルとの積層、窒化
チタン、窒化チタンとチタンとの積層等による膜を用いることができるが、配線材料の拡
散防止機能、及び配線材料や下地膜等との密着性が確保される程度においてこれらの材料
からなる膜に限られない。バリア膜７３３は配線７３４ａとは別個の層として形成しても
よく、バリア膜となる材料を配線材料中に含有させ、加熱処理によって絶縁膜７３１に設
けられた開口の内壁に析出させて形成しても良い。
絶縁膜７３１には、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、ＢＰＳＧ（Ｂ
ｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ ｇｌａｓｓ）、ＰＳＧ（Ｐｈｏｓｐｈｏｒｕｓ
Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、炭素を添加した酸化シリコン（ＳｉＯＣ）、フッ素
を添加した酸化シリコン（ＳｉＯＦ）、Ｓｉ（ＯＣ２Ｈ５）４を原料とした酸化シリコン
であるＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌ ｏｒｔｈｏｓｉｌｉｃａｔｅ）、ＨＳＱ（Ｈｙ
ｄｒｏｇｅｎ Ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）、ＭＳＱ（Ｍｅｔｈｙｌ Ｓｉｌｓｅｓ
ｑｕｉｏｘａｎｅ）、ＯＳＧ（Ｏｒｇａｎｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、有機ポ
リマー系の材料等の絶縁体を用いることができる。特に半導体装置の微細化を進める場合
には、配線間の寄生容量が顕著になり信号遅延が増大するため酸化シリコンの比誘電率（
ｋ＝４．０～４．５）では高く、ｋが３．０以下の材料を用いることが好ましい。また該
絶縁膜に配線を埋め込んだ後にＣＭＰ処理を行うため、絶縁膜には機械的強度が要求され
る。この機械的強度が確保できる限りにおいて、これらを多孔質（ポーラス）化させて低
誘電率化することができる。絶縁膜７３１は、スパッタリング法、ＣＶＤ法、スピンコー
ト法（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ：ＳＯＧともいう）を含む塗布法等により形成する。
絶縁膜７３１上には、絶縁膜７３２を設けても良い。絶縁膜７３２は、配線材料を絶縁膜
７３１中に埋め込んだ後、ＣＭＰ等による平坦化処理を行う際のエッチングストッパとし
て機能する。
配線７３４ａ上には、バリア膜７３５が設けられており、バリア膜７３５上に保護膜７４
０が設けられている。バリア膜７３５は銅等の配線材料の拡散を防止することを目的とし
た膜である。バリア膜７３５は、配線７３４ａの上面のみに限らず、絶縁膜７３１、７３
２上に形成してもよい。バリア膜７３５は、窒化シリコンやＳｉＣ、ＳｉＢＯＮ等の絶縁
性材料で形成することができる。
配線７３４ａはコンタクトプラグ７３０ａを介して、バリア膜７２４よりも下層に設けら
れた配線７２３と接続する。コンタクトプラグ７３０ａは、コンタクトプラグ７３０ｂと
異なり、バリア膜７２４、絶縁膜７２５ａ、絶縁膜７２５ｂ、ゲート絶縁膜７２６、絶縁
膜７２７、絶縁膜７２８、絶縁膜７２９を貫通して配線７２３と電気的に接続している。
従って、コンタクトプラグ７３０ａは、コンタクトプラグ７３０ｂに比べ高さが高い。コ
ンタクトプラグ７３０ａとコンタクトプラグ７３０ｂとで径を等しくした場合には、コン
タクトプラグ７３０ａの方がアスペクト比は大きくなるが、コンタクトプラグ７３０ａと
コンタクトプラグ７３０ｂとで異なった径とすることもできる。なお、コンタクトプラグ
７３０ａは一の材料で形成した一続きのものとして記しているが、例えばバリア膜７２４
、絶縁膜７２５ａ、及び絶縁膜７２５ｂを貫通するコンタクトプラグと、ゲート絶縁膜７
２６、絶縁膜７２７、絶縁膜７２８、及び７２９を貫通するコンタクトプラグとに分離し
て別々に形成してもよい。
配線７２３は、既述した配線７３４ａ、７３４ｂと同様にバリア膜７２２、７２４により
被覆され、絶縁膜７２０中に埋め込まれて設けられている。図１３に示すように、配線７
２３は上部の配線部分と、下部のビアホール部分から構成される。下部のビアホール部分
は下層の配線７１８と接続する。該構造の配線７２３はいわゆるデュアルダマシン法等に
より形成することができる。また、上下層の配線間の接続はデュアルダマシン法によらず
、コンタクトプラグを用いて接続してもよい。絶縁膜７２０上には、ＣＭＰ等による平坦
化処理を行う際のエッチングストッパとして機能する絶縁膜７２１を設けてもよい。
配線７２３が電気的に接続する配線７１８についても、既述したトランジスタ７５０の上
層の配線層と同様の構成により形成することができる。シリコン等の第１の半導体材料を
チャネル領域に用いたトランジスタ７０４ａは、絶縁膜７１１、絶縁膜７１２、絶縁膜７
１３を貫通するコンタクトプラグ７１４ａを介して配線７１８と接続する。シリコン等の
第１の半導体材料をチャネル領域に用いたトランジスタ７０４ｃのゲート電極は、絶縁膜
７１１、絶縁膜７１２、絶縁膜７１３を貫通するコンタクトプラグ７１４ｂを介して配線
７１８と接続する。配線７１８は、既述した配線７３４ａ、７３４ｂと同様にバリア膜７
１７、７１９により被覆され、絶縁膜７１５中に埋め込まれて設けられている。絶縁膜７
１５上には、ＣＭＰ等による平坦化処理を行う際のエッチングストッパとして機能する絶
縁膜７１６を設けてもよい。
以上のように、半導体装置の下部に設けられた第１の半導体材料を用いたトランジスタ７
０４ａは、複数のコンタクトプラグ及び複数の配線を介して、上部に設けられた第２の半
導体材料を用いたトランジスタ７５０と電気的に接続する。半導体装置を以上のような構
成とすることで、高速動作性能を有する第１の半導体材料を用いたトランジスタと、オフ
電流が極めて小さい第２の半導体材料を用いたトランジスタとを組み合わせ、低消費電力
化が可能な高速動作の論理回路を有する半導体装置を作製することができる。
このような半導体装置は、既述の構成に限らず、発明の趣旨を逸脱しない範囲において、
任意に変更が可能である。例えば、説明においては第１の半導体材料を用いたトランジス
タと、第２の半導体材料を用いたトランジスタの間の配線層は２層として説明したが、こ
れを１層あるいは３層以上とすることもでき、また配線を用いることなく、コンタクトプ
ラグのみによって両トランジスタを直接接続することもできる。この場合、例えばシリコ
ン貫通電極（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ：ＴＳＶ）技術を用いることもで
きる。また、配線は銅等の材料を絶縁膜中に埋め込むことで形成する場合について説明し
たが、例えばバリア膜、配線材料層、及びバリア膜の三層構造としてフォトリソグラフィ
工程により配線パターンに加工したものを用いてもよい。
特に、銅配線を第１の半導体材料を用いたトランジスタ７０４ａ、７０４ｂと第２の半導
体材料を用いたトランジスタ７５０との間の階層に形成する場合には、第２の半導体材料
を用いたトランジスタ７５０の製造工程において付加する熱処理の影響を十分考慮する必
要がある。換言すれば、第２の半導体材料を用いたトランジスタ７５０の製造工程におい
て付加する熱処理の温度を配線材料の性質に適合するように留意する必要がある。例えば
、トランジスタ７５０の構成部材に対して高温で熱処理を行った場合、銅配線では熱応力
が発生し、これに起因したストレスマイグレーションなどの不都合が生じるためである。
（実施の形態１１）
先の実施の形態で示した半導体装置の一例としては、中央演算処理装置、マイクロプロセ
ッサ、マイクロコンピュータ、記憶装置、イメージセンサ、電気光学装置、発光表示装置
等がある。また、該半導体装置をさまざまな電子機器に適用することができる。電子機器
としては、例えば、表示装置、照明装置、パーソナルコンピュータ、ワードプロセッサ、
画像再生装置、ポータブルＣＤプレーヤ、ラジオ、テープレコーダ、ヘッドホンステレオ
、ステレオ、時計、コードレス電話子機、トランシーバ、携帯無線機、携帯電話、スマー
トフォン、電子書籍、自動車電話、携帯型ゲーム機、電卓、携帯情報端末、電子手帳、電
子翻訳機、音声入力機器、ビデオカメラ、デジタルスチルカメラ、電気シェーバ、高周波
加熱装置、電気炊飯器、電気洗濯機、電気掃除機、温水器、扇風機、毛髪乾燥機、エアコ
ンディショナー、加湿器、除湿器、空調設備、食器洗浄器、食器乾燥器、衣類乾燥器、布
団乾燥器、電気冷蔵庫、電気冷凍庫、電気冷凍冷蔵庫、ＤＮＡ保存用冷凍庫、懐中電灯、
工具、煙感知器、医療機器、誘導灯、信号機、ベルトコンベア、エレベータ、エスカレー
タ、産業用ロボット、電力貯蔵システム、電気自動車、ハイブリッド車、プラグインハイ
ブリッド車、装軌車両、原動機付自転車、自動二輪車、電動車椅子、ゴルフ用カート、船
舶、潜水艦、ヘリコプター、航空機、ロケット、人工衛星、宇宙探査機や惑星探査機、宇
宙船等がある。本実施の形態では、先の実施の形態で示した半導体装置を、携帯電話、ス
マートフォン、電子書籍などの携帯機器に応用した場合の例を図１４乃至図１７を用いて
説明する。
携帯電話、スマートフォン、電子書籍などの携帯機器においては、画像データの一時記憶
などにＳＲＡＭまたはＤＲＡＭが使用されている。ＳＲＡＭまたはＤＲＡＭが使用される
理由としてはフラッシュメモリでは応答が遅く、画像処理では不向きであるためである。
一方で、ＳＲＡＭまたはＤＲＡＭを画像データの一時記憶に用いた場合、以下の特徴があ
る。
通常のＳＲＡＭは、図１４（Ａ）に示すように１つのメモリセルがトランジスタ８０１～
８０６の６個のトランジスタで構成されており、それをＸデコーダー８０７、Ｙデコーダ
ー８０８にて駆動している。トランジスタ８０３とトランジスタ８０５、トランジスタ８
０４とトランジスタ８０６はインバータを構成し、高速駆動を可能としている。しかし１
つのメモリセルが６トランジスタで構成されているため、セル面積が大きいという欠点が
ある。デザインルールの最小寸法をＦとしたときにＳＲＡＭのメモリセル面積は通常１０
０～１５０Ｆ２である。このためＳＲＡＭはビットあたりの単価が各種メモリの中で最も
高い。
それに対して、ＤＲＡＭはメモリセルが図１４（Ｂ）に示すようにトランジスタ８１１、
保持容量８１２によって構成され、それをＸデコーダー８１３、Ｙデコーダー８１４にて
駆動している。１つのセルが１トランジスタ及び１容量の構成になっており、面積が小さ
い。ＤＲＡＭのメモリセル面積は通常１０Ｆ２以下である。ただし、ＤＲＡＭは常にリフ
レッシュが必要であり、書き換えをおこなわない場合でも電力を消費する。
しかしながら、トランジスタ８１１に先の実施の形態で説明した、オフ電流の低いトラン
ジスタを用いることで、保持容量８１２の電荷を長時間保持することが可能であり頻繁な
リフレッシュは不要である。したがって、メモリセル面積が縮小され、且つ消費電力を低
減することができる。
図１５に携帯機器のブロック図を示す。図１５に示す携帯機器はＲＦ回路９０１、アナロ
グベースバンド回路９０２、デジタルベースバンド回路９０３、バッテリー９０４、電源
回路９０５、アプリケーションプロセッサ９０６、フラッシュメモリ９１０、ディスプレ
イコントローラ９１１、メモリ回路９１２、ディスプレイ９１３、タッチセンサ９１９、
音声回路９１７、キーボード９１８などより構成されている。ディスプレイ９１３は表示
部９１４、ソースドライバ９１５、ゲートドライバ９１６によって構成されている。アプ
リケーションプロセッサ９０６は、中央演算処理装置（ＣＰＵ９０７）、ＤＳＰ９０８、
インターフェイス（ＩＦ）９０９を有している。一般にメモリ回路９１２はＳＲＡＭまた
はＤＲＡＭで構成されており、この部分に先の実施の形態で説明した半導体装置を採用す
ることによって、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且
つ消費電力が十分に低減することができる。また、ＣＰＵ９０７に含まれる、データや命
令を記憶するための主記憶装置、及び高速でデータの書き込みと読み出しができるレジス
タ、キャッシュなどの緩衝記憶装置に、先の実施の形態で説明した半導体装置を採用する
ことにより、ＣＰＵの消費電力が十分に低減することができる。
図１６に、ディスプレイのメモリ回路９５０に先の実施の形態で説明した半導体装置を使
用した例を示す。図１６に示すメモリ回路９５０は、メモリ９５２、メモリ９５３、スイ
ッチ９５４、スイッチ９５５及びメモリコントローラ９５１により構成されている。また
、メモリ回路は、信号線から入力された画像データ（入力画像データ）、メモリ９５２、
及びメモリ９５３に記憶されたデータ（記憶画像データ）を読み出し、及び制御を行うデ
ィスプレイコントローラ９５６と、ディスプレイコントローラ９５６からの信号により表
示するディスプレイ９５７が接続されている。
まず、ある画像データがアプリケーションプロセッサ（図示しない）によって、形成され
る（入力画像データＡ）。入力画像データＡは、スイッチ９５４を介してメモリ９５２に
記憶される。そしてメモリ９５２に記憶された画像データ（記憶画像データＡ）は、スイ
ッチ９５５、及びディスプレイコントローラ９５６を介してディスプレイ９５７に送られ
、表示される。
入力画像データＡに変更が無い場合、記憶画像データＡは、通常３０～６０Ｈｚ程度の周
期でメモリ９５２からスイッチ９５５を介して、ディスプレイコントローラ９５６から読
み出される。
次に、例えばユーザーが画面を書き換える操作をしたとき（すなわち、入力画像データＡ
に変更が有る場合）、アプリケーションプロセッサは新たな画像データ（入力画像データ
Ｂ）を形成する。入力画像データＢはスイッチ９５４を介してメモリ９５３に記憶される
。この間も定期的にメモリ９５２からスイッチ９５５を介して記憶画像データＡは読み出
されている。メモリ９５３に新たな画像データ（記憶画像データＢ）が記憶し終わると、
ディスプレイ９５７の次のフレームより、記憶画像データＢは読み出され、スイッチ９５
５、及びディスプレイコントローラ９５６を介して、ディスプレイ９５７に記憶画像デー
タＢが送られ、表示がおこなわれる。この読み出しはさらに次に新たな画像データがメモ
リ９５２に記憶されるまで継続される。
このようにメモリ９５２及びメモリ９５３は交互に画像データの書き込みと、画像データ
の読み出しを行うことによって、ディスプレイ９５７の表示をおこなう。なお、メモリ９
５２及びメモリ９５３はそれぞれ別のメモリには限定されず、１つのメモリを分割して使
用してもよい。先の実施の形態で説明した半導体装置をメモリ９５２及びメモリ９５３に
採用することによって、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能
で、且つ消費電力が十分に低減することができる。
図１７に電子書籍のブロック図を示す。図１７はバッテリー１００１、電源回路１００２
、マイクロプロセッサ１００３、フラッシュメモリ１００４、音声回路１００５、キーボ
ード１００６、メモリ回路１００７、タッチパネル１００８、ディスプレイ１００９、デ
ィスプレイコントローラ１０１０によって構成される。
ここでは、図１７のメモリ回路１００７に先の実施の形態で説明した半導体装置を使用す
ることができる。メモリ回路１００７の役割は書籍の内容を一時的に保持する機能を持つ
。機能の例としては、ユーザーがハイライト機能を使用する場合などがある。ユーザーが
電子書籍を読んでいるときに、特定の箇所にマーキングをしたい場合がある。このマーキ
ング機能をハイライト機能と言い、表示の色を変える、アンダーラインを引く、文字を太
くする、文字の書体を変えるなどによって、周囲との違いを示すことである。ユーザーが
指定した箇所の情報を記憶し、保持する機能である。この情報を長期に保存する場合には
フラッシュメモリ１００４にコピーしても良い。このような場合においても、先の実施の
形態で説明した半導体装置を採用することによって、情報の書き込み及び読み出しが高速
で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。
以上のように、本実施の形態に示す携帯機器には、先の実施の形態に係る半導体装置が搭
載されている。このため、読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力
を低減した携帯機器が実現される。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み
合わせて用いることができる。
本実施例では、実施の形態１に示す保護膜２３の作製方法を用いて形成した酸化窒化シリ
コン膜の特性について説明する。具体的には、該作製方法で形成した酸化窒化シリコン膜
に含まれる酸素量のＴＤＳ分析（昇温脱離ガス分析）の結果を用いて説明する。
まず、作製した試料について説明する。作製した試料は、実施の形態１に示す保護膜２３
の条件を用いてシリコンウェハ上に厚さ４００ｎｍの酸化窒化シリコン膜を形成した構造
の試料である。
シリコンウェハをプラズマＣＶＤ装置の処理室内に設置し、処理室内に原料ガスであるシ
ランを１６０ｓｃｃｍ、原料ガスである一酸化二窒素を４０００ｓｃｃｍ供給し、処理室
内の圧力を２００Ｐａに制御し、２７．１２ＭＨｚの高周波電源を用いて１５００Ｗの電
力を供給して酸化窒化シリコン膜を形成した。また、酸化窒化シリコン膜を形成する際の
基板温度は２２０℃とした。なお、本実施例で用いたプラズマＣＶＤ装置は電極面積が６
０００ｃｍ２である平行平板型のプラズマＣＶＤ装置であり、供給した電力を単位面積あ
たりの電力（電力密度）に換算すると０．２５Ｗ／ｃｍ２である。
上記した方法で作製した試料を試料Ａ１とする。
また、比較例として、試料Ａ１の作製に用いたプラズマＣＶＤ装置を用いて、シリコンウ
ェハ上に酸化窒化シリコン膜を形成した試料Ａ２を作製した。試料Ａ２の酸化窒化シリコ
ン膜は、処理室内にシランを３０ｓｃｃｍ、一酸化二窒素を４０００ｓｃｃｍ供給し、処
理室内の圧力を２００Ｐａに制御し、２７．１２ＭＨｚの高周波電源を用いて１５０Ｗの
電力を供給することで形成した。なお、試料Ａ２の酸化窒化シリコン膜を形成する際に供
給した電力は、単位面積あたりの電力（電力密度）に換算すると０．０２５Ｗ／ｃｍ２で
ある。
次に、試料Ａ１及び試料Ａ２についてＴＤＳ分析を行った。ＴＤＳ分析の結果を図１８に
示す。図１８の横軸は試料Ａ１及び試料Ａ２の基板温度を表し、縦軸はＴＤＳスペクトル
のピーク強度を表す。
ＴＤＳ分析において、基板温度３００℃以上４００℃以下の領域に見られるピークは、分
析した試料（本実施例では試料Ａ１または試料Ａ２）に含まれる酸素（詳細には酸素原子
または酸素分子）が外部に脱離することで現れるピークである。なお、外部に脱離する酸
素の総量は該ピークの積分値に相当する。また、酸化窒化シリコン膜において、化学量論
的組成よりも多くの酸素を有する場合、過剰な酸素は脱離しやすく、外部に脱離しやすい
と考えられる。それゆえ、該ピーク強度の強弱によって酸化窒化シリコン膜に含まれる酸
素量を評価できる。
図１８より、酸素が外部に脱離することで現れるピークは、試料Ａ２よりも試料Ａ１の強
度が大きいと確認できた。従って、試料Ａ１の酸化窒化シリコン膜に含まれる酸素量は試
料Ａ２の酸化窒化シリコン膜に含まれる酸素量より多いことが確認できた。
続いて、実施の形態１に示す保護膜２３の作製方法において、絶縁膜を形成する際に供給
する電力の影響について説明する。
まず、作製した試料について説明する。作製した試料は、試料Ａ１と同じ構造であり、絶
縁膜として酸化窒化シリコン膜を形成する際に供給する電力を１０００Ｗ（０．１７Ｗ／
ｃｍ２）、または２０００Ｗ（０．３３Ｗ／ｃｍ２）とした試料である。なお、酸化窒化
シリコン膜を形成する際の他の条件は試料Ａ１と同じである。
ここでは、供給する電力を１０００Ｗ（０．１７Ｗ／ｃｍ２）とした試料を試料Ａ３とし
、供給する電力を２０００Ｗ（０．３３Ｗ／ｃｍ２）とした試料を試料Ａ４とする。
試料Ａ３及び試料Ａ４についてＴＤＳ分析を行った。ＴＤＳ分析より得られる酸素量に関
する説明は上記の通りである。ＴＤＳ分析より得られた試料Ａ１、試料Ａ３、試料Ａ４、
及び試料Ａ２の各試料に含まれる酸素量を図１９（Ａ）に示した。
図１９（Ａ）より、酸化窒化シリコン膜を形成する際に供給する電力を大きくするにつれ
て、作製した試料に含まれる酸素量が増加することを確認した。
続いて、実施の形態１に示す保護膜２３の作製方法において、絶縁膜を形成する際に制御
する圧力の影響について説明する。
まず、作製した試料について説明する。作製した試料は、試料Ａ１と同じ構造であり、酸
化窒化シリコン膜を形成する際に制御する圧力を１２０Ｐａ、または２５０Ｐａとした試
料である。なお、酸化窒化シリコン膜を形成する際の他の条件は試料Ａ１と同じである。
ここでは、制御する圧力を１２０Ｐａとした試料を試料Ａ５とし、制御する圧力を２５０
Ｐａとした試料を試料Ａ６とする。
試料Ａ５及び試料Ａ６についてＴＤＳ分析を行った。ＴＤＳ分析より得られる酸素量に関
する説明は上記の通りである。ＴＤＳ分析より得られた試料Ａ１、試料Ａ５及び試料Ａ６
の各試料に含まれる酸素量を図１９（Ｂ）に示した。
図１９（Ｂ）より、酸化窒化シリコン膜を形成する際に制御する圧力を高くすることで、
作製した試料に含まれる酸素量が増加することを確認した。
以上より、実施の形態１に示す保護膜２３の作製方法を用いて酸化窒化シリコン膜を形成
することで、化学量論的組成よりの多くの酸素を有する酸化窒化シリコン膜を形成できる
ことが確認できた。該酸化窒化シリコン膜は加熱されることで酸素の一部が脱離するため
、該酸化窒化シリコン膜をトランジスタの保護膜として用いることで、該酸素をトランジ
スタの酸化物半導体膜に拡散させることができる。この結果、優れた電気特性を有するト
ランジスタを作製できることができる。
本実施例では、実施の形態１に示す保護膜２３の作製方法を用いて形成した酸化窒化シリ
コン膜の特性について、実施例１とは異なる構造の試料をＴＤＳ分析した結果を用いて説
明する。
本実施例で作製した試料は、シリコンウェハ上に厚さ５０ｎｍの窒化シリコン膜を形成し
、該窒化シリコン膜上に厚さ２００ｎｍの酸化窒化シリコン膜を形成した積層構造の試料
である。
シリコンウェハをプラズマＣＶＤ装置の処理室内に設置し、処理室内に５０ｓｃｃｍのシ
ラン、５０００ｓｃｃｍの窒素を供給し、処理室内の圧力を６０Ｐａに制御し、２７．１
２ＭＨｚの高周波電源を用いて１５０Ｗの電力を供給して窒化シリコン膜を形成した。ま
た、窒化シリコン膜を形成する際の基板温度は３５０℃とした。なお、本実施例で用いた
プラズマＣＶＤ装置は実施例１と同様であり、電力密度に換算すると０．２５Ｗ／ｃｍ２
である。
続いて、１６０ｓｃｃｍのシラン、４０００ｓｃｃｍの一酸化二窒素を処理室内に供給し
、処理室内の圧力を２００Ｐａに制御し、２７．１２ＭＨｚの高周波電源を用いて１５０
０Ｗ（０．２５Ｗ／ｃｍ２）の電力を供給して、窒化シリコン膜上に酸化窒化シリコン膜
を形成した。また、当該酸化窒化シリコン膜を形成する際の基板温度は２２０℃とした。
このようにして作製した試料を試料Ｂ１とする。
また、上記窒化シリコン膜上に１００ｓｃｃｍのシラン、３０００ｓｃｃｍの一酸化二窒
素を処理室内に供給し、処理室内の圧力を４０Ｐａに制御し、２７．１２ＭＨｚの高周波
電源を用いて１５００Ｗ（０．２５Ｗ／ｃｍ２）の電力を供給して、窒化シリコン膜上に
酸化窒化シリコン膜を形成した試料を試料Ｂ２とする。また、当該酸化窒化シリコン膜を
形成する際の基板温度は３５０℃とした。
試料Ｂ１及び試料Ｂ２についてＴＤＳ分析を行った。ＴＤＳ分析の結果を図２０に示す。
本実施例におけるＴＤＳ分析は実施例１と同様に行った。図２０（Ａ）及び図２０（Ｂ）
において、横軸は試料Ｂ１及び試料Ｂ２の基板温度を表し、縦軸はＴＤＳスペクトルのピ
ーク強度を表す。
図２０（Ａ）は、試料Ｂ１及び試料Ｂ２において外部に脱離する酸素量に対応する結果を
表し、図２０（Ｂ）は、試料Ｂ１及び試料Ｂ２において外部に脱離する水の量に対応する
結果を表している。なお、実施例１と同様に図２０（Ａ）及び図２０（Ｂ）のピーク強度
の強弱によって試料Ｂ１または試料Ｂ２の酸化窒化シリコン膜に含まれる酸素量、及び水
の量を評価できる。
図２０（Ａ）より、酸素が外部に脱離することで現れるピークは試料Ｂ２よりも試料Ｂ１
のほうが大きいと確認できた。従って、試料Ｂ１の酸化窒化シリコン膜に含まれる酸素量
は試料Ｂ２の酸化窒化シリコン膜に含まれる酸素量より多いことが確認できた。
このことから、基板温度を１８０℃以上２５０℃以下とする実施の形態１に示す保護膜２
３の作製方法を用いて酸化窒化シリコン膜を形成することで、化学量論的組成よりの多く
の酸素を有する酸化窒化シリコン膜を形成できることが確認できた。
なお、図２０（Ｂ）より、水が外部に脱離することで現れるピークは試料Ｂ２よりも試料
Ｂ１のほうが大きいと確認された。なお、基板温度が１００℃付近に現れるピークは、吸
着水の脱離を示すピークである。このことから、試料Ｂ１は、試料Ｂ２と比較して、粗な
膜であり、水を吸着しやすいことがわかる。以上のことから、試料Ｂ１の酸化窒化シリコ
ン膜に含まれる水の量は試料Ｂ２の酸化窒化シリコン膜に含まれる水の量より多いといえ
る。これは、試料Ｂ１の酸化窒化シリコン膜を形成する際のシランの流量が試料Ｂ２の酸
化窒化シリコン膜を形成する際のシランの流量より多いこと、及び基板温度が試料Ｂ１の
方が低いことが理由と推察される。
本実施例では、酸化物半導体膜上に酸化窒化シリコン膜を形成する際に、酸化物半導体膜
に生じる欠陥量について説明する。具体的には、酸化物半導体膜上に酸化窒化シリコン膜
を形成した試料のＥＳＲ測定結果、及びＣＰＭ（Ｃｏｎｓｔａｎｔ ｐｈｏｔｏｃｕｒｒ
ｅｎｔ ｍｅｔｈｏｄ）測定結果を用いて説明する。
はじめに、ＥＳＲ測定結果について説明する。まず、作製した試料について説明する。作
製した試料は、石英基板上に厚さ１００ｎｍの酸化物半導体膜を形成し、該酸化物半導体
膜上に厚さ４００ｎｍの酸化窒化シリコン膜を形成した積層構造の試料である。
石英基板上にスパッタリング法を用いてＣＡＡＣ－ＯＳ膜であるＩＧＺＯ膜を形成した。
該ＩＧＺＯ膜は、スパッタリングターゲットをＩｎ：Ｇａ：Ｚｎ＝１：１：１（原子数比
）のターゲットとし、スパッタリングガスとして５０ｓｃｃｍのＡｒと５０ｓｃｃｍの酸
素をスパッタリング装置の処理室内に供給し、処理室内の圧力を０．６Ｐａに制御し、５
ｋＷの直流電力を供給して形成した。なお、ＩＧＺＯ膜を形成する際の基板温度は１７０
℃とした。また、該ＩＧＺＯ膜を形成した後、窒素雰囲気で第１の加熱処理を行い、続け
て窒素及び酸素を含む雰囲気で第２の加熱処理を行った。加熱処理の温度は共に３５０℃
とし、加熱処理を行った時間は第１の加熱処理及び第２の加熱処理共に１時間とした。
次に、ＩＧＺＯ膜を形成した石英基板をプラズマＣＶＤ装置の処理室内に設置し、処理室
内に原料ガスであるシランを１６０ｓｃｃｍ、原料ガスである一酸化二窒素を４０００ｓ
ｃｃｍ供給し、処理室内の圧力を１２０Ｐａに制御し、２７．１２ＭＨｚの高周波電源で
電力を供給して酸化窒化シリコン膜を形成した。なお、該プラズマＣＶＤ装置は６０００
ｃｍ２である平行平板型のプラズマＣＶＤ装置である。供給する電力（電力密度）は１０
００Ｗ（０．１７Ｗ／ｃｍ２）、１５００Ｗ（０．２５Ｗ／ｃｍ２）、２０００Ｗ（０．
３３Ｗ／ｃｍ２）の３条件とし、それぞれを試料Ｃ１、試料Ｃ２、試料Ｃ３をする。
そして、試料Ｃ１乃至試料Ｃ３についてＥＳＲ測定を行った。ＥＳＲ測定は下記の条件で
行った。測定温度は室温（２５℃）とし、９．２ＧＨｚの高周波電力（マイクロ波パワー
）は２０ｍＷとし、磁場の向きは作製した試料の酸化窒化シリコン膜の表面と平行とし、
ＩＧＺＯ膜の酸素欠損に由来するｇ＝１．９３に現れる信号の、単位面積あたりのスピン
数の検出下限を１．０×１０１２ｓｐｉｎｓ／ｃｍ２とした。
ＥＳＲ測定の結果を図２１に示す。図２１は酸化窒化シリコン膜を形成する際に供給する
電力と、酸化物半導体膜中のｇ＝１．９３に現れる信号の単位面積あたりのスピン数との
関係を表した図である。単位面積あたりのスピン数が小さいほど酸化物半導体膜に含まれ
る酸素欠損は少ないといえる。
図２１より、試料Ｃ１と比較して、試料Ｃ２及び試料Ｃ３の単位面積あたりのスピン数が
低減していると確認できた。従って、酸化物半導体膜上に酸化窒化シリコン膜を形成する
際、実施の形態１に示す保護膜２３の作製方法を用いて酸化窒化シリコン膜を形成するこ
とで、該酸化窒化シリコン膜を形成したときに生じる酸化物半導体膜中の酸素欠損をさら
に低減することができる。
また、酸化窒化シリコン膜を形成する際の電力を１５００Ｗ（０．２５Ｗ／ｃｍ２）と一
定にし、シランの流量を１２０ｓｃｃｍまたは２００ｓｃｃｍとして酸化窒化シリコン膜
を形成した試料を作製した。シランの流量が１２０ｓｃｃｍである試料を試料Ｃ４とし、
シランの流量が２００ｓｃｃｍである試料を試料Ｃ５とする。
試料Ｃ２、試料Ｃ４及び試料Ｃ５についても上記と同様条件でＥＳＲ測定を行った。結果
を図２２に示す。図２２は酸化窒化シリコン膜を形成する際に供給するシランの流量と、
酸化物半導体膜中のｇ＝１．９３に現れる信号の単位面積あたりのスピン数との関係を表
した図である。
図２２より、酸化窒化シリコン膜を形成する際にシランの流量を増大すると、単位面積あ
たりのスピン数が低減する傾向にあると確認できた。従って、酸化物半導体膜上に酸化窒
化シリコン膜を形成する際、シランの流量を増大して形成することによって、該酸化窒化
シリコン膜を形成したときに生じる酸化物半導体膜中の酸素欠損をさらに低減することが
できる。
次に、試料Ｃ２、試料Ｃ４、及び試料Ｃ５を３００℃で加熱処理を行った後、ＥＳＲ測定
を行った。この結果、試料Ｃ２、試料Ｃ４、及び試料Ｃ５におけるＩＧＺＯ膜の酸素欠損
に由来するｇ＝１．９３に現れる信号の単位面積あたりのスピン数は、検出下限（１．０
×１０１２ｓｐｉｎｓ／ｃｍ２）以下であった。
以上のことから、酸化物半導体膜上に実施の形態１に示す保護膜２３の作製方法を用いて
酸化窒化シリコン膜を形成した後、加熱処理することで、酸化物半導体膜に含まれる酸素
欠損を低減できることがわかった。
次に、ＣＰＭの測定結果について説明する。まず、作製した試料について説明する。
まず、基板としてガラス基板を用い、基板上に酸化物半導体膜を形成した。
酸化物半導体膜としては、ＣＡＡＣ－ＯＳ膜であるＩＧＺＯ膜をスパッタリング法で形成
し、フォトリソグラフィ工程により該ＩＧＺＯ膜上にマスクを形成し、該マスクを用いて
該ＩＧＺＯ膜の一部をエッチングした。その後、エッチングされたＩＧＺＯ膜に加熱処理
を行い、酸化物半導体膜を形成した。なお、本実施例では厚さ１００ｎｍのＩＧＺＯ膜を
形成した。
ＩＧＺＯ膜は、スパッタリングターゲットをＩｎ：Ｇａ：Ｚｎ＝１：１：１（原子数比）
のターゲットとし、スパッタリングガスとして５０ｓｃｃｍのＡｒと５０ｓｃｃｍの酸素
をスパッタリング装置の処理室内に供給し、処理室内の圧力を０．７Ｐａに制御し、５ｋ
Ｗの直流電力を供給して形成した。なお、ＩＧＺＯ膜を形成する際の基板温度を１７０℃
とした。
エッチングされたＩＧＺＯ膜に行った加熱処理は、窒素雰囲気で行う第１の加熱処理と、
第１の加熱処理の後、続けて窒素及び酸素雰囲気で行う第２の加熱処理とした。第１の加
熱処理及び第２の加熱処理の温度は共に４５０℃とし、処理時間は第１の加熱処理及び第
２の加熱処理共に１時間とした。
次に、酸化物半導体膜に接する一対の電極を形成した。
酸化物半導体膜上に導電膜を形成し、フォトリソグラフィ工程により該導電膜上にマスク
を形成し、該マスクを用いて該導電膜の一部をエッチングし、一対の電極を形成した。な
お、該導電膜は、厚さ１００ｎｍのチタン膜上に厚さ４００ｎｍのアルミニウム膜を形成
し、該アルミニウム膜上に厚さ１００ｎｍのチタン膜を形成した。
次に、加熱処理を行った。当該加熱処理は、温度を３００℃とし、酸素及び窒素を含む雰
囲気で１時間行った。
次に、酸化物半導体膜、及び一対の電極上に絶縁膜を形成した。
絶縁膜は、実施の形態１に示す保護膜２３の作製方法を用いて酸化窒化シリコン膜を形成
した。具体的には、１６０ｓｃｃｍのシラン、４０００ｓｃｃｍの一酸化二窒素をプラズ
マＣＶＤ装置の処理室に供給し、処理室の圧力を２００Ｐａに制御し、２７．１２ＭＨｚ
の高周波電源を用いて１５００Ｗ（０．２５Ｗ／ｃｍ２）の電力を供給して、厚さ４００
ｎｍの酸化窒化シリコン膜を形成した。また、絶縁膜を形成する際の基板温度は２２０℃
とした。
絶縁膜を形成した後、ここまでの工程で得られた構成に加熱処理を行った。当該加熱処理
は、温度を３００℃とし、酸素及び窒素を含む雰囲気で１時間行った。
以上の工程により、得られた試料を試料Ｃ６とする。
ここで、比較例となる試料の作製工程について説明する。比較例となる試料（以下、試料
Ｃ７とする。）は、上記試料Ｃ６の絶縁膜を下記のようにして形成したトランジスタであ
り、他の工程は全て同じである。試料Ｃ７の絶縁膜は、３０ｓｃｃｍのシラン、４０００
ｓｃｃｍの一酸化二窒素をプラズマＣＶＤ装置の処理室に供給し、処理室の圧力を２００
Ｐａに制御し、２７．１２ＭＨｚの高周波電源を用いて１５０Ｗ（０．０２５Ｗ／ｃｍ２
）の電力を供給して、厚さ４００ｎｍの酸化窒化シリコン膜を形成した。また、絶縁膜を
形成する際の基板温度は２２０℃とした。
次に、試料Ｃ６及び試料Ｃ７のＣＰＭ測定を行った。ＣＰＭ測定は、試料に設けられた一
対の電極の間に電圧を印加した状態で光電流値が一定となるように試料面に照射する光量
を調整し、照射光量から吸光係数を測定する方法である。ＣＰＭ測定においては、試料に
欠陥があるとき、欠陥の存在する準位に応じたエネルギー（波長より換算）における吸光
係数が増加する。この吸光係数の増加分に定数を掛けることにより、試料の欠陥密度を評
価することができる。
試料Ｃ６及び試料Ｃ７それぞれをＣＰＭ測定して得られた吸収係数からバンドテイル起因
の吸収係数を除いた吸収係数、即ち欠陥に起因する吸収係数を図２３に示す。図２３にお
いて、横軸は吸収係数を表し、縦軸は光エネルギーを表す。なお、図２３の縦軸において
、酸化物半導体膜の伝導帯の下端を０ｅＶとし、価電子帯の上端を３．１５ｅＶとする。
また、図２３において、各曲線は吸収係数と光エネルギーの関係を示す曲線であり、欠陥
準位に相当する。実線で示す曲線は試料Ｃ６の欠陥準位に相当し、破線で示す曲線は試料
Ｃ７の欠陥準位に相当する。試料Ｃ６における欠陥準位による吸収係数は１．００×１０
－２／ｃｍであり、試料Ｃ７における欠陥準位による吸収係数は６．５２×１０－２／ｃ
ｍであった。
図２３より、試料Ｃ７と比較して試料Ｃ６の欠陥準位が少ないことが分かる。
以上のことから酸化物半導体膜上に酸化窒化シリコン膜を形成する際、シランの流量を増
大させると共に、供給電力を増大させることによって、該酸化窒化シリコン膜を形成した
ときに生じる酸化物半導体膜中の酸素欠損をさらに低減することができる。
以上より、酸化物半導体膜を有するトランジスタ上に保護膜として酸化窒化シリコン膜を
形成する際、実施の形態１に示す保護膜２３の作製方法を用いて酸化窒化シリコン膜を形
成することで、優れた電気特性を有するトランジスタを作製することができる。
本実施例は、本発明の一態様である半導体装置の電気特性について説明する。具体的には
本発明の一態様であるトランジスタの電流－電圧特性の結果を用いて説明する。
はじめに、トランジスタの作製工程について説明する。本実施例では図４を参照して説明
する。
まず、基板１１としてガラス基板を用い、基板１１上にゲート電極１５を形成した。
スパッタリング法で厚さ１００ｎｍのタングステン膜を形成し、フォトリソグラフィ工程
により該タングステン膜上にマスクを形成し、該マスクを用いて該タングステン膜の一部
をエッチングし、ゲート電極１５を形成した。
次に、ゲート電極１５上に絶縁膜３１及び絶縁膜３２で構成されるゲート絶縁膜３３を形
成した。
絶縁膜３１として厚さ５０ｎｍの窒化シリコン膜を形成し、絶縁膜３２として厚さ２００
ｎｍの酸化窒化シリコン膜を形成した。該窒化シリコン膜は、シラン５０ｓｃｃｍ、窒素
５０００ｓｃｃｍをプラズマＣＶＤ装置の処理室に供給し、処理室内の圧力を６０Ｐａに
制御し、２７．１２ＭＨｚの高周波電源を用いて１５０Ｗの電力を供給して形成した。該
酸化窒化シリコン膜は、シラン２０ｓｃｃｍ、一酸化二窒素３０００ｓｃｃｍをプラズマ
ＣＶＤ装置の処理室に供給し、処理室内の圧力を４０Ｐａに制御し、２７．１２ＭＨｚの
高周波電源を用いて１００Ｗの電力を供給して形成した。なお、該窒化シリコン膜及び該
酸化窒化シリコン膜は、基板温度を３５０℃として形成した。
ここまでの工程で得られた構成は図４（Ａ）を参照できる。なお、図４（Ａ）には下地絶
縁膜１３が図示されているが、本実施例において下地絶縁膜１３は形成していない。
次に、ゲート絶縁膜３３を介してゲート電極１５に重なる酸化物半導体膜１９を形成した
。
ここでは、酸化物半導体膜１９として、ＣＡＡＣ－ＯＳ膜であるＩＧＺＯ膜をスパッタリ
ング法で形成した。
ＩＧＺＯ膜は、スパッタリングターゲットをＩｎ：Ｇａ：Ｚｎ＝１：１：１（原子数比）
のターゲットとし、スパッタリングガスとして５０ｓｃｃｍのアルゴンと５０ｓｃｃｍの
酸素をスパッタリング装置の処理室内に供給し、処理室内の圧力を０．６Ｐａに制御し、
５ｋＷの直流電力を供給して形成した。なお、ＩＧＺＯ膜を形成する際の基板温度は１７
０℃とした。
次に、フォトリソグラフィ工程により該ＩＧＺＯ膜上にマスクを形成し、該マスクを用い
て該ＩＧＺＯ膜の一部をエッチングした。その後、エッチングされたＩＧＺＯ膜に加熱処
理を行い、酸化物半導体膜１９を形成した。なお、本実施例では厚さ３５ｎｍのＩＧＺＯ
膜を形成した。
エッチングされたＩＧＺＯ膜に行った加熱処理は、窒素雰囲気で行う第１の加熱処理と、
第１の加熱処理の後、窒素及び酸素雰囲気で行う第２の加熱処理とした。第１の加熱処理
及び第２の加熱処理の温度は共に３５０℃とし、処理時間は第１の加熱処理及び第２の加
熱処理共に１時間とした。
ここまでの工程で得られた構成は図４（Ｂ）を参照できる。
次に、酸化物半導体膜１９に接する一対の電極２１を形成した。
ゲート絶縁膜１７及び酸化物半導体膜１９上に導電膜を形成し、フォトリソグラフィ工程
により該導電膜上にマスクを形成し、該マスクを用いて該導電膜の一部をエッチングし、
一対の電極２１を形成した。なお、該導電膜は、厚さ５０ｎｍのタングステン膜上に厚さ
４００ｎｍのアルミニウム膜を形成し、該アルミニウム膜上に厚さ１００ｎｍのチタン膜
を形成した。この後、マスクを除去した。
ここまでの工程で得られた構成は図４（Ｃ）を参照できる。なお、本実施例では、図４（
Ｃ）に図示してある酸素雰囲気で発生させたプラズマに曝す処理を行っていない。
次に、ここまでの工程で得られた構成に加熱処理を行った。当該加熱処理は、温度を３０
０℃とし、酸素及び窒素を含む雰囲気で１時間行った。
次に、ゲート絶縁膜１７、酸化物半導体膜１９、及び一対の電極２１上に絶縁膜３４を形
成した後、絶縁膜３４を酸素プラズマ処理して絶縁膜３４に酸素３５を添加した。
本実施例では、絶縁膜３４として、２０ｓｃｃｍのシラン、３０００ｓｃｃｍの一酸化二
窒素をプラズマＣＶＤ装置の処理室に供給し、処理室の圧力を２００Ｐａに制御し、２７
．１２ＭＨｚの高周波電源を用いて１００Ｗの電力を供給して、厚さ３０ｎｍの酸化窒化
シリコン膜を形成した。また、絶縁膜３４を形成する際の基板温度は３５０℃とした。
また、２５０ｓｃｃｍの酸素をプラズマ処理装置の処理室に供給し、処理室内の圧力を１
５Ｐａに制御し、バイアス電極を０Ｗとしてソース電極に４５００Ｗの電力を供給して、
酸素プラズマを発生させた。また、絶縁膜３４を当該酸素プラズマに６００秒曝した。
ここまでの工程で得られた構成は図４（Ｄ）を参照できる。
次に、酸素３５が添加された絶縁膜３４上に絶縁膜３６を形成した。
絶縁膜３６は、実施の形態１に示す保護膜２３の作製方法を用いて酸化窒化シリコン膜を
形成した。具体的には、１６０ｓｃｃｍのシラン、４０００ｓｃｃｍの一酸化二窒素をプ
ラズマＣＶＤ装置の処理室に供給し、処理室の圧力を２００Ｐａに制御し、２７．１２Ｍ
Ｈｚの高周波電源を用いて１５００Ｗ（０．２５Ｗ／ｃｍ２）の電力を供給して、厚さ３
７０ｎｍの酸化窒化シリコン膜を形成した。また、絶縁膜３６を形成する際の基板温度は
２２０℃とした。
絶縁膜３６を形成した後、ここまでの工程で得られた構成に加熱処理を行った。当該加熱
処理は、温度を３５０℃とし、酸素及び窒素を含む雰囲気で１時間行った。
以上の工程により、本発明の一態様であるトランジスタを作製した。なお、以上の工程に
より作製したトランジスタを試料Ｄ１とする。
ここで、比較例となるトランジスタの作製工程について説明する。比較例となるトランジ
スタ（以下、試料Ｄ２とする。）は、上記試料Ｄ１の絶縁膜３６を下記のようにして形成
したトランジスタであり、他の工程は全て同じである。試料Ｄ２の絶縁膜３６は、３０ｓ
ｃｃｍのシラン、４０００ｓｃｃｍの一酸化二窒素をプラズマＣＶＤ装置の処理室に供給
し、処理室の圧力を２００Ｐａに制御し、２７．１２ＭＨｚの高周波電源を用いて１５０
Ｗ（０．０２５Ｗ／ｃｍ２）の電力を供給して、厚さ３７０ｎｍの酸化窒化シリコン膜を
形成した。また、絶縁膜３６を形成する際の基板温度は３５０℃とした。
そして、試料Ｄ１及び試料Ｄ２について電流－電圧特性の初期特性を測定した。その結果
を図２４に示す。図２４（Ａ）は試料Ｄ１の電流－電圧特性の初期特性であり、図２４（
Ｂ）は試料Ｄ２の電流－電圧特性の初期特性である。図２４（Ａ）及び図２４（Ｂ）共に
横軸はゲート電圧（Ｖｇ）を表し、左縦軸は一対の電極２１間を流れるドレイン電流（Ｉ
ｄ）を表し、右縦軸は電界効果移動度（μＦＥ）を表す。また、太い実線はドレイン電圧
（Ｖｄ）を１０Ｖとした際の電流－電圧特性の初期特性を表し、太い破線はＶｄを１Ｖと
した際の電流－電圧特性の初期特性を表し、細い実線はＶｄを１０Ｖとした際のゲート電
圧に対する電界効果移動度を表す。なお、当該電界効果移動度は各試料の飽和領域での結
果である。
図２４（Ｂ）より、試料Ｄ２はしきい値電圧がマイナス方向に大きくシフトしており、ノ
ーマリーオン特性であった。一方、図２４（Ａ）より、試料Ｄ１はしきい値電圧がゲート
電圧０Ｖ付近であり、試料Ｄ２で確認されたノーマリーオン特性が解消されていると確認
できた。
また、試料Ｄ２では、ドレイン電圧が１Ｖと１０Ｖのとき、それぞれのオン電流の立ち上
がり電圧が異なるが、試料Ｄ１では、ドレイン電圧が１Ｖと１０Ｖのとき、それぞれのオ
ン電流の立ち上がり電圧がほぼ同一であることが確認された。
以上より、実施の形態１に示す保護膜２３の作製方法を用いた試料Ｄ１は優れた電気特性
を有していると確認できた。従って、本発明の一態様により、優れた電気特性を有するト
ランジスタを作製することできる。
本実施例は、本発明の一態様である半導体装置の電気特性と、本発明の一態様の絶縁膜の
欠陥密度の関係について説明する。具体的には本発明の一態様であるトランジスタの電流
－電圧特性の初期特性の結果と、該トランジスタと類似の構造により形成した素子のＣ－
Ｖ測定によるヒステリシス量と、本発明の一態様の絶縁膜である酸化窒化シリコン膜の欠
陥密度について、説明する。
はじめに、トランジスタの作製工程について説明する。本実施例では図２を参照して説明
する。
まず、基板１１としてガラス基板を用い、基板１１上にゲート電極１５を形成した。
スパッタリング法で厚さ１００ｎｍのタングステン膜を形成し、フォトリソグラフィ工程
により該タングステン膜上にマスクを形成し、該マスクを用いて該タングステン膜の一部
をエッチングし、ゲート電極１５を形成した。
次に、ゲート電極１５上にゲート絶縁膜１７を形成した。
ゲート絶縁膜１７として厚さ５０ｎｍの窒化シリコン膜と、厚さ２００ｎｍの酸化窒化シ
リコン膜を積層して形成した。該窒化シリコン膜は、シラン５０ｓｃｃｍ、窒素５０００
ｓｃｃｍをプラズマＣＶＤ装置の処理室に供給し、処理室内の圧力を６０Ｐａに制御し、
２７．１２ＭＨｚの高周波電源を用いて１５０Ｗの電力を供給して形成した。
該酸化窒化シリコン膜はマイクロ波を用いたプラズマＣＶＤ法で酸化窒化シリコン膜を１
０ｎｍ形成した。なお、当該マイクロ波を用いたプラズマＣＶＤ法の条件を以下に記す。
マイクロ波プラズマＣＶＤ装置の処理室で発生させるプラズマを安定させるために、はじ
めに、当該処理室にシランを１０ｓｃｃｍ、一酸化二窒素を３００ｓｃｃｍ、アルゴンを
２５００ｓｃｃｍ導入し、処理室内の圧力を２０Ｐａに調節し、基板を３２５℃に保持し
、２．４５ＧＨｚマイクロ波電源を用いて５ｋＷの電力を加えた。発生したプラズマが安
定した後、当該処理室に導入するシランを３０ｓｃｃｍに、一酸化二窒素を１５００ｓｃ
ｃｍ、アルゴンを２５００ｓｃｃｍに流量を増大して酸化窒化シリコン膜を形成した。
次に、ゲート絶縁膜１７を介してゲート電極１５に重なる酸化物半導体膜１９を形成した
。
ゲート絶縁膜１７上にＣＡＡＣ－ＯＳ膜であるＩＧＺＯ膜をスパッタリング法で形成した
。
ＩＧＺＯ膜は、スパッタリングターゲットをＩｎ：Ｇａ：Ｚｎ＝１：１：１（原子数比）
のターゲットとし、スパッタリングガスとして５０ｓｃｃｍのＡｒと５０ｓｃｃｍの酸素
をスパッタリング装置の処理室内に供給し、処理室内の圧力を０．６Ｐａに制御し、５ｋ
Ｗの直流電力を供給して形成した。なお、ＩＧＺＯ膜を形成する際の基板温度は１７０℃
とした。
ここまでの工程で得られた構成は図２（Ａ）を参照できる。なお、図２（Ａ）には下地絶
縁膜１３が図示されているが、本工程において下地絶縁膜１３は形成していない。
次に、フォトリソグラフィ工程により該ＩＧＺＯ膜上にマスクを形成し、該マスクを用い
て該ＩＧＺＯ膜の一部をエッチングした。その後、エッチングされたＩＧＺＯ膜に加熱処
理を行い、酸化物半導体膜１９を形成した。なお、本実施例では厚さ３５ｎｍのＩＧＺＯ
膜を形成した。
エッチングされたＩＧＺＯ膜に行った加熱処理は、窒素雰囲気で行う第１の加熱処理と、
第１の加熱処理の後、窒素及び酸素雰囲気で行う第２の加熱処理とした。第１の加熱処理
及び第２の加熱処理の温度は共に４５０℃とし、処理時間は第１の加熱処理及び第２の加
熱処理共に１時間とした。
ここまでの工程で得られた構成は図２（Ｂ）を参照できる。
次に、酸化物半導体膜１９に接する一対の電極２１を形成した。
ゲート絶縁膜１７及び酸化物半導体膜１９上に導電膜を形成し、フォトリソグラフィ工程
により該導電膜上にマスクを形成し、該マスクを用いて該導電膜の一部をエッチングし、
一対の電極２１を形成した。なお、該導電膜は、厚さ１００ｎｍのチタン膜上に厚さ４０
０ｎｍのアルミニウム膜を形成し、該アルミニウム膜上に厚さ１００ｎｍのチタン膜を形
成した。
ここまでの工程で得られた構成は図２（Ｃ）を参照できる。
次に、ここまでの工程で得られた構成に加熱処理を行った。当該加熱処理は、温度を３０
０℃とし、酸素及び窒素を含む雰囲気で１時間行った。
次に、ゲート絶縁膜１７、酸化物半導体膜１９、及び一対の電極２１上に保護膜２３を形
成した。
本実施例では、保護膜２３として、２００ｓｃｃｍのシラン、３０００ｓｃｃｍの一酸化
二窒素をプラズマＣＶＤ装置の処理室に供給し、処理室の圧力を２００Ｐａに制御し、２
７．１２ＭＨｚの高周波電源を用いて１５００Ｗの電力を供給して、厚さ３７０ｎｍの酸
化窒化シリコン膜を形成した。また、保護膜２３を形成する際の基板温度は２２０℃とし
た。
ここまでの工程で得られた構成は図２（Ｄ）を参照できる。
保護膜２３を形成した後、ここまでの工程で得られた構成に加熱処理を行った。当該加熱
処理は、温度を３００℃とし、酸素及び窒素を含む雰囲気で１時間行った。
次に、保護膜２３上に平坦化膜を形成した（図示しない）。ここでは、組成物を保護膜２
３上に塗布した後、露光及び現像を行って、一対の電極の一部を露出する開口部を有する
平坦化膜を形成した。なお、平坦化膜として厚さ１．５μｍのアクリル樹脂を形成した。
こののち、加熱処理を行った。当該加熱処理は、温度を２５０℃とし、窒素を含む雰囲気
で１時間行った。
次に、一対の電極の一部に接続する導電膜を形成した（図示しない）。ここでは、スパッ
タリング法により厚さ１００ｎｍの酸化シリコンを含むＩＴＯを形成した。こののち、加
熱処理を行った。当該加熱処理は、温度を２５０℃とし、窒素を含む雰囲気で１時間行っ
た。
以上の工程により、トランジスタを作製した。なお、以上の工程により作製したトランジ
スタを試料Ｅ１とする。
また、保護膜２３の形成条件において、試料Ｅ１とシランの流量の異なる条件を用いて、
保護膜２３を形成して、トランジスタを作製した。
保護膜２３の形成条件として、シランの流量を１６０ｓｃｃｍとしてトランジスタを形成
した試料を試料Ｅ２とする。
保護膜２３の形成条件として、シランの流量を１２０ｓｃｃｍとしてトランジスタを形成
した試料を試料Ｅ３とする。
また、保護膜２３の形成条件において、試料Ｅ１とシランの流量及び供給電力の異なる条
件を用いて、保護膜２３を形成して、トランジスタを作製した。
保護膜２３の形成条件として、シランの流量を３０ｓｃｃｍ、供給電力を１５０Ｗとして
トランジスタを形成した試料を試料Ｅ４とする。
なお、試料Ｅ２乃至試料Ｅ４は、図２（Ａ）に示す下地絶縁膜１３を形成した。また、ゲ
ート絶縁膜１７において、窒化シリコン膜を形成せず、酸化窒化シリコン膜の単層とした
。
次に、試料Ｅ１乃至試料Ｅ４について電流－電圧特性の初期特性を測定した。その結果を
図２５に示す。図２５（Ａ）は試料Ｅ１の電流－電圧特性の初期特性であり、図２５（Ｂ
）は試料Ｅ２の電流－電圧特性の初期特性であり、図２５（Ｃ）は試料Ｅ３の電流－電圧
特性の初期特性であり、図２５（Ｄ）は試料Ｅ４の電流－電圧特性の初期特性である。図
２５において、横軸はゲート電圧（Ｖｇ）を表し、左縦軸は一対の電極２１間を流れるド
レイン電流（Ｉｄ）を表し、右縦軸は電界効果移動度（μＦＥ）を表す。また、実線はド
レイン電圧（Ｖｄ）を１Ｖまたは１０Ｖとした際の電流－電圧特性の初期特性を表し、破
線はＶｄを１０Ｖとした際のゲート電圧に対する電界効果移動度を表す。なお、当該電界
効果移動度は各試料の飽和領域での結果である。
図２５（Ｂ）及び図２５（Ｃ）に示す電流－電圧特性の初期特性は、ドレイン電圧が１Ｖ
と１０Ｖのとき、それぞれのオン電流の立ち上がり電圧が異なる。図２５（Ｄ）に示す電
流－電圧特性の初期特性は、しきい値電圧がマイナス方向にシフトすると共に、しきい値
電圧がばらついている。一方、図２５（Ａ）に示す電流－電圧特性の初期特性は、ドレイ
ン電圧が１Ｖと１０Ｖのとき、それぞれのオン電流の立ち上がり電圧がほぼ同一であり、
しきい値電圧がゲート電圧０Ｖ付近であり、かつしきい値電圧がばらついていない。
次に、試料Ｅ１乃至試料Ｅ４それぞれの条件を用いて形成した保護膜２３の膜特性につい
て説明する。はじめに、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ
）構造素子を作製し、Ｃ－Ｖ（Ｃａｐａｃｉｔａｎｃｅ－Ｖｏｌｔａｇｅ）測定を行った
結果を図２７に示す。
はじめに、Ｃ－Ｖ測定用のＭＯＳ構造素子の作製工程について説明する。本実施例では図
２６を参照して説明する。
図２６に示すように、基板９６１上に第１の電極９６３を形成した。基板９６１としてガ
ラス基板を用いた。第１の電極９６３として、試料Ｅ１乃至試料Ｅ４で形成したゲート電
極１５と同様の条件を用いて形成した。
基板９６１及び第１の電極９６３上に絶縁膜９６５を形成した。絶縁膜９６５として、試
料Ｅ１乃至試料Ｅ４で形成したゲート絶縁膜１７と同様の条件を用いて形成した。
絶縁膜９６５上に酸化物半導体膜９６７を形成した。酸化物半導体膜９６７として、試料
Ｅ１乃至試料Ｅ４で形成した酸化物半導体膜１９と同様の条件を用いて形成した。
酸化物半導体膜９６７上に第２の電極９６９を形成した。第２の電極９６９として、試料
Ｅ１乃至試料Ｅ４で形成した一対の電極２１と同様の条件を用いて形成した。
絶縁膜９６５、酸化物半導体膜９６７、及び第２の電極９６９上に絶縁膜９７１を形成し
た。絶縁膜９７１として、試料Ｅ１乃至試料Ｅ４で形成した保護膜２３と同様の条件を用
いて形成した。
以上の工程により、Ｃ－Ｖ測定用のＭＯＳ構造素子を形成した。なお、試料Ｅ１と同様の
条件を用いて形成したＭＯＳ構造素子を試料Ｅ５とし、試料Ｅ２と同様の条件を用いて形
成したＭＯＳ構造素子を試料Ｅ６とし、試料Ｅ３と同様の条件を用いて形成したＭＯＳ構
造素子を試料Ｅ７とし、試料Ｅ４と同様の条件を用いて形成したＭＯＳ構造素子を試料Ｅ
８とする。
試料Ｅ５乃至試料Ｅ８のＣ－Ｖ測定結果をそれぞれ、図２７（Ａ）乃至図２７（Ｄ）に示
す。また、各試料において、第１の電極９６３の電圧Ｖを－１０Ｖから１０Ｖに掃引した
ときのフラットバンド電圧Ｖｆｂ１と、第１の電極９６３の電圧Ｖを１０Ｖから－１０Ｖ
に掃引したときのフラットバンド電圧Ｖｆｂ２との差の絶対値であるヒステリシス量（Δ
Ｖｆｂ）を表１に示す。
Figure 0007354391000001
図２７（Ａ）乃至図２７（Ｃ）及び表１より、ヒステリシス量（ΔＶｆｂ）が増大すると
共に、図２５（Ａ）乃至図２５（Ｃ）に示すように、ドレイン電圧が１Ｖと１０Ｖのとき
の、それぞれのオン電流の立ち上がり電圧の差が大きくなる。すなわち、トランジスタの
電流－電圧特性の初期特性において、オン電流の立ち上がり電圧は、ヒステリシス量（Δ
Ｖｆｂ）と関係することがわかる。
次に、試料Ｅ１乃至試料Ｅ４において形成した保護膜２３の欠陥密度について、ＥＳＲ測
定結果を用いて説明する。
まず、作製した試料について説明する。作製した試料は、石英基板上に、試料Ｅ１乃至試
料Ｅ４の保護膜２３と同様の条件を用いて、厚さ４００ｎｍの酸化窒化シリコン膜を形成
した。次に、窒素及び酸素を含む雰囲気で３００℃１時間の加熱処理を行った。
酸化窒化シリコン膜として、試料Ｅ１の保護膜２３と同様の条件を用いて形成した試料を
試料Ｅ９とし、試料Ｅ２の保護膜２３と同様の条件を用いて形成した試料を試料Ｅ１０と
し、試料Ｅ３の保護膜２３と同様の条件を用いて形成した試料を試料Ｅ１１とし、試料Ｅ
４の保護膜２３と同様の条件を用いて形成した試料を試料Ｅ１２とした。
次に、試料Ｅ９乃至試料Ｅ１２をＥＳＲ測定した。ＥＳＲ測定は下記の条件で行った。測
定温度は室温（２５℃）とし、９．２ＧＨｚの高周波電力（マイクロ波パワー）は２０ｍ
Ｗとし、磁場の向きは作製した試料Ｅ９乃至試料Ｅ１２の酸化窒化シリコン膜の表面と平
行とした。酸化窒化シリコン膜に含まれるシリコンのダングリングボンドに由来するｇ＝
２．００１に現れる信号のスピン密度の検出下限は１．０×１０１５ｓｐｉｎｓ／ｃｍ２
である。
ＥＳＲ測定の結果を図２８に示す。図２８（Ａ）乃至図２８（Ｄ）はそれぞれ、試料Ｅ９
乃至試料Ｅ１２における酸化窒化シリコン膜の１次微分曲線を示す。図２７及び図２８か
ら、ΔＶｆｂが小さくなるにつれ、ｇ値が２．００１における信号強度が小さくなること
が確認された。よって、絶縁膜９７１を欠陥の少ない膜とすることで、Ｃ－Ｖ測定のヒス
テリシス量を低減できると共に、トランジスタの電気特性において、ドレイン電圧が１Ｖ
と１０Ｖ、それぞれのオン電流の立ち上がり電圧が略同一となる優れた電気特性とするこ
とができる。
次に、試料Ｅ５乃至試料Ｅ８と同様の構造であって、且つ試料Ｅ５乃至試料Ｅ８と異なる
成膜条件を用いて形成した絶縁膜９７１を有するＭＯＳ構造素子を作製した。また、試料
Ｅ９乃至試料Ｅ１２と同様の構造であって、且つ試料Ｅ９乃至試料Ｅ１２と異なる成膜条
件を用いて形成した酸化窒化シリコン膜を有するＥＳＲ測定用の試料を作製した。
次に、各ＭＯＳ構造素子をＣ－Ｖ測定した。また、各ＥＳＲ測定用の試料をＥＳＲ測定し
た。
試料Ｅ５乃至試料Ｅ８、及び試料Ｅ５乃至試料Ｅ８と異なる成膜条件を用いて形成した絶
縁膜９７１を有するＭＯＳ構造素子の、ｇ＝２．００１に現れる信号のスピン密度と、試
料Ｅ９乃至試料Ｅ１２、及び試料Ｅ９乃至試料Ｅ１２と異なる成膜条件を用いて形成した
酸化窒化シリコン膜を有するＥＳＲ測定用の試料のヒステリシス量の関係を、図２９に示
す。
図２５及び図２７より、トランジスタにおいて、ドレイン電圧が１Ｖと１０Ｖのとき、そ
れぞれのオン電流の立ち上がり電圧がほぼ同一であるための好ましいヒステリシス量（Δ
Ｖｆｂ）は、２．０Ｖ以下である。また、それを満たす試料のｇ＝２．００１に現れる信
号のスピン密度は、図２９より、１．５×１０１８ｓｐｉｎｓ／ｃｍ３未満、好ましくは
１．０×１０１８ｓｐｉｎｓ／ｃｍ３以下である。
以上のことから、トランジスタ上に設けられる保護膜として、電子スピン共鳴測定による
ｇ＝２．００１に現れる信号のスピン密度が１．５×１０１８ｓｐｉｎｓ／ｃｍ３未満、
さらには１．０×１０１８ｓｐｉｎｓ／ｃｍ３以下である酸化絶縁膜を設けることで、優
れた電気特性を有するトランジスタを作製することができる。

Claims (2)

  1. シリコンを含む第１のチャネル形成領域を有する第１のトランジスタと、
    シリコンを含む第２のチャネル形成領域を有する第２のトランジスタと、
    シリコンを含む第３のチャネル形成領域を有する第３のトランジスタと、
    酸化物半導体を含む第４のチャネル形成領域を有する第４のトランジスタと、を有する半導体装置であって、
    前記第１のチャネル形成領域上の第１の導電層と、
    前記第２のチャネル形成領域上の第２の導電層と、
    前記第３のチャネル形成領域上の第３の導電層と、
    前記第１の導電層上、前記第２の導電層上、及び前記第３の導電層上に位置する第１の絶縁層と、
    前記第１の絶縁層の上面と接する領域を有する第４の導電層と、
    前記第４の導電層上に位置する第２の絶縁層と、
    前記第２の絶縁層の上面と接する領域を有し、前記第４のチャネル形成領域を有する酸化物半導体層と、
    前記酸化物半導体層上に位置する第３の絶縁層と、
    前記第３の絶縁層上に位置する第５の導電層と、
    前記第５の導電層上に位置する第４の絶縁層と、
    前記第４の絶縁層上に位置する第６の導電層と、
    前記第４の絶縁層上に位置する第７の導電層と、を有し、
    前記第１の導電層は、前記第１のトランジスタのゲートとして機能する領域を有し、
    前記第２の導電層は、前記第２のトランジスタのゲートとして機能する領域を有し、
    前記第３の導電層は、前記第３のトランジスタのゲートとして機能する領域を有し、
    前記第４の導電層は、前記第４のトランジスタの第１のゲートとして機能する領域を有し、
    前記第５の導電層は、前記第４のトランジスタの第２のゲートとして機能する領域を有し、
    前記第６の導電層は、前記第１のトランジスタのソース及びドレインの一方と、前記第４のトランジスタのソース及びドレインの一方と、電気的に接続され、
    前記第７の導電層は、前記第４のトランジスタのソース及びドレインの他方と電気的に接続され、且つ前記第３の導電層と重なる領域と、前記第４の導電層と重なる領域と、を有し、
    前記第１のトランジスタのソース及びドレインの他方は、前記第２のトランジスタのソース及びドレインの一方と、電気的に接続される、半導体装置。
  2. シリコンを含む第１のチャネル形成領域を有する第１のトランジスタと、
    シリコンを含む第２のチャネル形成領域を有する第２のトランジスタと、
    シリコンを含む第３のチャネル形成領域を有する第３のトランジスタと、
    酸化物半導体を含む第４のチャネル形成領域を有する第４のトランジスタと、を有する半導体装置であって、
    前記第１のチャネル形成領域上の第１の導電層と、
    前記第２のチャネル形成領域上の第２の導電層と、
    前記第３のチャネル形成領域上の第３の導電層と、
    前記第１の導電層上、前記第２の導電層上、及び前記第３の導電層上に位置する第１の絶縁層と、
    前記第１の絶縁層の上面と接する領域を有する第４の導電層と、
    前記第４の導電層上に位置する第２の絶縁層と、
    前記第２の絶縁層の上面と接する領域を有し、前記第４のチャネル形成領域を有する酸化物半導体層と、
    前記酸化物半導体層上に位置する第３の絶縁層と、
    前記第３の絶縁層上に位置する第５の導電層と、
    前記第５の導電層上に位置する第４の絶縁層と、
    前記第４の絶縁層上に位置する第６の導電層と、
    前記第４の絶縁層上に位置する第７の導電層と、を有し、
    前記第１の導電層は、前記第１のトランジスタのゲートとして機能する領域を有し、
    前記第２の導電層は、前記第２のトランジスタのゲートとして機能する領域を有し、
    前記第３の導電層は、前記第３のトランジスタのゲートとして機能する領域を有し、
    前記第４の導電層は、前記第４のトランジスタの第１のゲートとして機能する領域を有し、
    前記第５の導電層は、前記第４のトランジスタの第２のゲートとして機能する領域を有し、
    前記第６の導電層は、前記第１のトランジスタのソース及びドレインの一方と、前記第４のトランジスタのソース及びドレインの一方と、電気的に接続され、
    前記第７の導電層は、前記第４のトランジスタのソース及びドレインの他方と電気的に接続され、且つ前記第３の導電層と重なる領域と、前記第４の導電層と重なる領域と、を有し、
    前記第１のトランジスタのソース及びドレインの他方は、前記第２のトランジスタのソース及びドレインの一方と、電気的に接続され、
    前記第１のトランジスタは、ｐチャネル型トランジスタであり、
    前記第２のトランジスタは、ｐチャネル型トランジスタである、半導体装置。
JP2022166159A 2012-04-06 2022-10-17 半導体装置 Active JP7354391B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2023152061A JP2023164639A (ja) 2012-04-06 2023-09-20 半導体装置

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JP2012087432 2012-04-06
JP2012087432 2012-04-06
JP2012156492 2012-07-12
JP2012156492 2012-07-12
JP2021010769A JP2021073718A (ja) 2012-04-06 2021-01-27 トランジスタの作製方法

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2021010769A Division JP2021073718A (ja) 2012-04-06 2021-01-27 トランジスタの作製方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2023152061A Division JP2023164639A (ja) 2012-04-06 2023-09-20 半導体装置

Publications (2)

Publication Number Publication Date
JP2022185151A JP2022185151A (ja) 2022-12-13
JP7354391B2 true JP7354391B2 (ja) 2023-10-02

Family

ID=49291583

Family Applications (6)

Application Number Title Priority Date Filing Date
JP2013051667A Active JP6106477B2 (ja) 2012-04-06 2013-03-14 半導体装置の作製方法
JP2017041252A Expired - Fee Related JP6401322B2 (ja) 2012-04-06 2017-03-06 半導体装置の作製方法
JP2018166552A Withdrawn JP2019012837A (ja) 2012-04-06 2018-09-06 半導体装置の作製方法
JP2021010769A Withdrawn JP2021073718A (ja) 2012-04-06 2021-01-27 トランジスタの作製方法
JP2022166159A Active JP7354391B2 (ja) 2012-04-06 2022-10-17 半導体装置
JP2023152061A Pending JP2023164639A (ja) 2012-04-06 2023-09-20 半導体装置

Family Applications Before (4)

Application Number Title Priority Date Filing Date
JP2013051667A Active JP6106477B2 (ja) 2012-04-06 2013-03-14 半導体装置の作製方法
JP2017041252A Expired - Fee Related JP6401322B2 (ja) 2012-04-06 2017-03-06 半導体装置の作製方法
JP2018166552A Withdrawn JP2019012837A (ja) 2012-04-06 2018-09-06 半導体装置の作製方法
JP2021010769A Withdrawn JP2021073718A (ja) 2012-04-06 2021-01-27 トランジスタの作製方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2023152061A Pending JP2023164639A (ja) 2012-04-06 2023-09-20 半導体装置

Country Status (8)

Country Link
US (8) US8901556B2 (ja)
JP (6) JP6106477B2 (ja)
KR (5) KR20230116067A (ja)
CN (3) CN106935656B (ja)
DE (4) DE112013007518B3 (ja)
SG (4) SG10201908851XA (ja)
TW (2) TWI645471B (ja)
WO (1) WO2013150927A1 (ja)

Families Citing this family (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102008051048A1 (de) * 2008-10-09 2010-04-15 Osram Opto Semiconductors Gmbh Optoelektronischer Halbleiterkörper
CN104205310B (zh) * 2012-04-06 2017-03-01 夏普株式会社 半导体装置及其制造方法
US8901556B2 (en) * 2012-04-06 2014-12-02 Semiconductor Energy Laboratory Co., Ltd. Insulating film, method for manufacturing semiconductor device, and semiconductor device
WO2013154195A1 (en) 2012-04-13 2013-10-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6128906B2 (ja) 2012-04-13 2017-05-17 株式会社半導体エネルギー研究所 半導体装置
JP6059566B2 (ja) 2012-04-13 2017-01-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8995607B2 (en) 2012-05-31 2015-03-31 Semiconductor Energy Laboratory Co., Ltd. Pulse signal output circuit and shift register
US9153699B2 (en) * 2012-06-15 2015-10-06 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor with multiple oxide semiconductor layers
JP2014042004A (ja) 2012-07-26 2014-03-06 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
WO2014021442A1 (en) 2012-08-03 2014-02-06 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor stacked film and semiconductor device
KR102279459B1 (ko) 2012-10-24 2021-07-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
US9287411B2 (en) 2012-10-24 2016-03-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR101976133B1 (ko) * 2012-11-20 2019-05-08 삼성디스플레이 주식회사 표시 장치
KR20140081412A (ko) * 2012-12-21 2014-07-01 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
TWI614813B (zh) 2013-01-21 2018-02-11 半導體能源研究所股份有限公司 半導體裝置的製造方法
US9012261B2 (en) * 2013-03-13 2015-04-21 Intermolecular, Inc. High productivity combinatorial screening for stable metal oxide TFTs
DE102014208859B4 (de) * 2013-05-20 2021-03-11 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung
KR102304824B1 (ko) 2013-08-09 2021-09-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US9443987B2 (en) 2013-08-23 2016-09-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TW202339281A (zh) 2013-10-10 2023-10-01 日商半導體能源研究所股份有限公司 液晶顯示裝置
JP6180908B2 (ja) * 2013-12-06 2017-08-16 富士フイルム株式会社 金属酸化物半導体膜、薄膜トランジスタ、表示装置、イメージセンサ及びｘ線センサ
KR102283814B1 (ko) 2013-12-25 2021-07-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US9337030B2 (en) * 2014-03-26 2016-05-10 Intermolecular, Inc. Method to grow in-situ crystalline IGZO using co-sputtering targets
KR20150146409A (ko) 2014-06-20 2015-12-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 표시 장치, 입출력 장치, 및 전자 기기
US20160005871A1 (en) * 2014-07-04 2016-01-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9722091B2 (en) 2014-09-12 2017-08-01 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US20160155803A1 (en) * 2014-11-28 2016-06-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor Device, Method for Manufacturing the Semiconductor Device, and Display Device Including the Semiconductor Device
KR102334986B1 (ko) 2014-12-09 2021-12-06 엘지디스플레이 주식회사 산화물 반도체층의 결정화 방법, 이를 적용한 반도체 장치 및 이의 제조 방법
US9818880B2 (en) * 2015-02-12 2017-11-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including the semiconductor device
WO2016128854A1 (en) 2015-02-12 2016-08-18 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor film and semiconductor device
CN107406966B (zh) 2015-03-03 2020-11-20 株式会社半导体能源研究所 氧化物半导体膜、包括该氧化物半导体膜的半导体装置以及包括该半导体装置的显示装置
JP6705663B2 (ja) * 2015-03-06 2020-06-03 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
TWI695513B (zh) * 2015-03-27 2020-06-01 日商半導體能源研究所股份有限公司 半導體裝置及電子裝置
TWI629791B (zh) 2015-04-13 2018-07-11 友達光電股份有限公司 主動元件結構及其製作方法
US10868045B2 (en) * 2015-12-11 2020-12-15 Semiconductor Energy Laboratory Co., Ltd. Transistor, semiconductor device, and electronic device
KR101872421B1 (ko) * 2016-04-12 2018-06-28 충북대학교 산학협력단 산화물 반도체 기반의 트랜지스터 및 그 제조 방법
CN115799342A (zh) * 2016-07-26 2023-03-14 株式会社半导体能源研究所 半导体装置
KR102614533B1 (ko) * 2016-08-23 2023-12-15 삼성디스플레이 주식회사 박막 트랜지스터 표시판
CN106756877B (zh) * 2016-12-13 2019-02-19 武汉华星光电技术有限公司 C轴结晶igzo薄膜及其制备方法
US9935195B1 (en) 2017-01-12 2018-04-03 International Business Machines Corporation Reduced resistance source and drain extensions in vertical field effect transistors
JP6887307B2 (ja) * 2017-05-19 2021-06-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US10629494B2 (en) * 2017-06-26 2020-04-21 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
JP6763093B2 (ja) * 2017-09-05 2020-09-30 株式会社アルバック 半導体装置の製造方法
KR102428557B1 (ko) * 2017-11-20 2022-08-02 엘지디스플레이 주식회사 가시광 흡수율이 향상된 산화물 반도체 포토 트랜지스터 및 그 제조 방법
US10147614B1 (en) 2018-01-08 2018-12-04 United Microelectronics Corp. Oxide semiconductor transistor and method of manufacturing the same
KR20200022226A (ko) * 2018-08-22 2020-03-03 경희대학교 산학협력단 산화물 반도체 박막 트랜지스터 및 그 제조 방법
WO2020146030A1 (en) * 2019-01-09 2020-07-16 Applied Materials, Inc. Hydrogenation and nitridization processes for modifying effective oxide thickness of a film
WO2020184900A1 (ko) 2019-03-08 2020-09-17 주식회사 엘지화학 리튬 이차전지용 음극, 이의 제조방법 및 이를 포함하는 리튬 이차전지
KR102172590B1 (ko) * 2019-06-10 2020-11-02 세메스 주식회사 기판 처리 장치
TWI726348B (zh) * 2019-07-03 2021-05-01 友達光電股份有限公司 半導體基板
CN111312826B (zh) * 2020-03-04 2024-01-19 深圳市华星光电半导体显示技术有限公司 一种显示面板及其制作方法、显示模组及电子装置
US11670720B2 (en) * 2020-11-25 2023-06-06 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
JP2022097012A (ja) * 2020-12-18 2022-06-30 日新電機株式会社 薄膜トランジスタの製造方法
CN116254505B (zh) * 2023-05-16 2023-10-10 中国科学院宁波材料技术与工程研究所 金属掺杂的宽温域润滑多层复合薄膜及其制备方法与应用

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011142621A (ja) 2009-12-11 2011-07-21 Semiconductor Energy Lab Co Ltd 不揮発性のラッチ回路及び論理回路並びにそれを用いた半導体装置
JP2011249788A (ja) 2010-04-28 2011-12-08 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法

Family Cites Families (163)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH02186641A (ja) * 1989-01-12 1990-07-20 Nec Corp 薄膜電界効果型トランジスタ素子の製造方法
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3298974B2 (ja) 1993-03-23 2002-07-08 電子科学株式会社 昇温脱離ガス分析装置
US5537929A (en) 1993-10-08 1996-07-23 Smc Corporation Article carrying apparatus
JP2005167280A (ja) 1994-06-15 2005-06-23 Seiko Epson Corp 半導体装置、アクティブマトリクス基板、及び電子機器
KR100327086B1 (ko) 1994-06-15 2002-03-06 구사마 사부로 박막 반도체 장치의 제조방법, 박막 반도체 장치,액정표시장치 및 전자기기
US5834827A (en) 1994-06-15 1998-11-10 Seiko Epson Corporation Thin film semiconductor device, fabrication method thereof, electronic device and its fabrication method
JP4258476B2 (ja) 1994-06-15 2009-04-30 セイコーエプソン株式会社 薄膜半導体装置の製造方法
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
EP0820644B1 (en) 1995-08-03 2005-08-24 Koninklijke Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
WO1997047046A1 (fr) 1996-06-06 1997-12-11 Seiko Epson Corporation Procede de fabrication de transistor a couche mince, afficheur a cristaux liquides ainsi que dispositif electroniques produits selon ce procede
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
CN1129492C (zh) 1999-05-11 2003-12-03 迪萨工业有限公司 控制串式造型装置压实板的运动的方法及串式造型装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP2001250956A (ja) 2000-03-08 2001-09-14 Semiconductor Energy Lab Co Ltd 半導体装置
US20020020840A1 (en) * 2000-03-10 2002-02-21 Setsuo Nakajima Semiconductor device and manufacturing method thereof
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
WO2003040441A1 (en) 2001-11-05 2003-05-15 Japan Science And Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
CN1245972C (zh) 2004-01-08 2006-03-22 中山大学 柚皮素及其盐用于制备止咳化痰药物
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
KR101078483B1 (ko) 2004-03-12 2011-10-31 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 Lcd 또는 유기 el 디스플레이의 스위칭 소자
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
KR100939998B1 (ko) 2004-11-10 2010-02-03 캐논 가부시끼가이샤 비정질 산화물 및 전계 효과 트랜지스터
JP5118812B2 (ja) 2004-11-10 2013-01-16 キヤノン株式会社 電界効果型トランジスタ
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
CA2585063C (en) 2004-11-10 2013-01-15 Canon Kabushiki Kaisha Light-emitting device
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI390735B (zh) 2005-01-28 2013-03-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI505473B (zh) 2005-01-28 2015-10-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
EP1770788A3 (en) 2005-09-29 2011-09-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101577293B (zh) 2005-11-15 2012-09-19 株式会社半导体能源研究所 半导体器件及其制造方法
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP5015470B2 (ja) 2006-02-15 2012-08-29 財団法人高知県産業振興センター 薄膜トランジスタ及びその製法
JP5110803B2 (ja) 2006-03-17 2012-12-26 キヤノン株式会社 酸化物膜をチャネルに用いた電界効果型トランジスタ及びその製造方法
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
CN101356652B (zh) * 2006-06-02 2012-04-18 日本财团法人高知县产业振兴中心 包括由氧化锌构成的氧化物半导体薄膜层的半导体器件及其制造方法
US20070287221A1 (en) * 2006-06-12 2007-12-13 Xerox Corporation Fabrication process for crystalline zinc oxide semiconductor layer
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP2007335780A (ja) * 2006-06-19 2007-12-27 Mitsubishi Electric Corp Ｔｆｔ基板及びその製造方法、これを用いた表示装置、並びに層間絶縁膜の評価方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5015534B2 (ja) * 2006-09-22 2012-08-29 財団法人高知県産業振興センター 絶縁膜の成膜方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8197749B2 (en) 2007-01-16 2012-06-12 The University Of Utah Research Foundation Methods for cleaning luer connectors
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5213422B2 (ja) 2007-12-04 2013-06-19 キヤノン株式会社 絶縁層を有する酸化物半導体素子およびそれを用いた表示装置
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
US8258511B2 (en) 2008-07-02 2012-09-04 Applied Materials, Inc. Thin film transistors using multiple active channel layers
TWI622175B (zh) 2008-07-31 2018-04-21 半導體能源研究所股份有限公司 半導體裝置
KR101681483B1 (ko) * 2008-09-12 2016-12-02 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 그 제조 방법
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
WO2010050419A1 (en) 2008-10-31 2010-05-06 Semiconductor Energy Laboratory Co., Ltd. Driver circuit and display device
KR101648927B1 (ko) * 2009-01-16 2016-08-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
CN102473729B (zh) 2009-07-03 2015-01-28 株式会社半导体能源研究所 制造半导体装置的方法
US8492212B2 (en) 2009-07-09 2013-07-23 Sharp Kabushiki Kaisha Thin-film transistor producing method
KR101935752B1 (ko) 2009-07-10 2019-01-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
WO2011013596A1 (en) 2009-07-31 2011-02-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP5458102B2 (ja) 2009-09-04 2014-04-02 株式会社東芝 薄膜トランジスタの製造方法
WO2011058913A1 (en) 2009-11-13 2011-05-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
WO2011065210A1 (en) 2009-11-28 2011-06-03 Semiconductor Energy Laboratory Co., Ltd. Stacked oxide material, semiconductor device, and method for manufacturing the semiconductor device
KR101623961B1 (ko) * 2009-12-02 2016-05-26 삼성전자주식회사 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자
WO2011074407A1 (en) 2009-12-18 2011-06-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP5602450B2 (ja) 2010-02-12 2014-10-08 三菱電機株式会社 薄膜トランジスタ、その製造方法、及び表示装置
CN102763203B (zh) 2010-02-26 2016-10-26 株式会社半导体能源研究所 制造半导体装置的方法
WO2011108374A1 (en) 2010-03-05 2011-09-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
JP5708910B2 (ja) 2010-03-30 2015-04-30 ソニー株式会社 薄膜トランジスタおよびその製造方法、並びに表示装置
JP5567886B2 (ja) 2010-04-09 2014-08-06 株式会社半導体エネルギー研究所 半導体装置
WO2011145632A1 (en) * 2010-05-21 2011-11-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
WO2011145634A1 (en) * 2010-05-21 2011-11-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2011145633A1 (en) 2010-05-21 2011-11-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
DE112011101969B4 (de) 2010-06-11 2018-05-09 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung und Verfahren zum Herstellen derselben
US8642380B2 (en) 2010-07-02 2014-02-04 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
JP2012038891A (ja) 2010-08-06 2012-02-23 Canon Inc ボトムゲート型薄膜トランジスタ
US8792284B2 (en) 2010-08-06 2014-07-29 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor memory device
US8685787B2 (en) 2010-08-25 2014-04-01 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
WO2012029596A1 (en) * 2010-09-03 2012-03-08 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP5710918B2 (ja) * 2010-09-13 2015-04-30 株式会社半導体エネルギー研究所 半導体装置及びその作製方法
US8871565B2 (en) * 2010-09-13 2014-10-28 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR101973212B1 (ko) * 2010-11-05 2019-04-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR102110496B1 (ko) 2010-12-03 2020-05-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체막 및 반도체 장치
TWI602249B (zh) 2011-03-11 2017-10-11 半導體能源研究所股份有限公司 半導體裝置的製造方法
JP6023461B2 (ja) 2011-05-13 2016-11-09 株式会社半導体エネルギー研究所 発光素子、発光装置
JP2012053467A (ja) * 2011-09-14 2012-03-15 Semiconductor Energy Lab Co Ltd 液晶表示装置
JP2013149953A (ja) 2011-12-20 2013-08-01 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の作製方法
US9099560B2 (en) * 2012-01-20 2015-08-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US8901556B2 (en) * 2012-04-06 2014-12-02 Semiconductor Energy Laboratory Co., Ltd. Insulating film, method for manufacturing semiconductor device, and semiconductor device
JP6059566B2 (ja) 2012-04-13 2017-01-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP6128906B2 (ja) 2012-04-13 2017-05-17 株式会社半導体エネルギー研究所 半導体装置
JP2014042004A (ja) 2012-07-26 2014-03-06 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011142621A (ja) 2009-12-11 2011-07-21 Semiconductor Energy Lab Co Ltd 不揮発性のラッチ回路及び論理回路並びにそれを用いた半導体装置
JP2011249788A (ja) 2010-04-28 2011-12-08 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法

Also Published As

Publication number Publication date
US20150072535A1 (en) 2015-03-12
JP2021073718A (ja) 2021-05-13
JP2014033181A (ja) 2014-02-20
KR20230116067A (ko) 2023-08-03
US10741694B2 (en) 2020-08-11
SG10201908851XA (en) 2019-11-28
CN107123682A (zh) 2017-09-01
JP2017130675A (ja) 2017-07-27
DE112013007518B3 (de) 2020-12-17
DE112013007798B3 (de) 2023-08-03
US20200365739A1 (en) 2020-11-19
US20190019894A1 (en) 2019-01-17
US11437523B2 (en) 2022-09-06
CN106935656A (zh) 2017-07-07
CN104185898A (zh) 2014-12-03
SG10201911825SA (en) 2020-01-30
JP2023164639A (ja) 2023-11-10
JP6401322B2 (ja) 2018-10-10
KR20200027055A (ko) 2020-03-11
JP2022185151A (ja) 2022-12-13
WO2013150927A1 (en) 2013-10-10
CN106935656B (zh) 2020-11-13
US20240178323A1 (en) 2024-05-30
CN104185898B (zh) 2017-03-15
US9318317B2 (en) 2016-04-19
DE112013007568B3 (de) 2020-06-04
SG11201504441PA (en) 2015-07-30
DE112013001928T5 (de) 2015-01-08
US20160197194A1 (en) 2016-07-07
KR102125824B1 (ko) 2020-06-23
US20230006064A1 (en) 2023-01-05
JP2019012837A (ja) 2019-01-24
SG10201610556WA (en) 2017-01-27
KR102403163B1 (ko) 2022-05-30
US10096719B2 (en) 2018-10-09
JP6106477B2 (ja) 2017-03-29
US20170125601A1 (en) 2017-05-04
TWI588898B (zh) 2017-06-21
TW201405665A (zh) 2014-02-01
TW201730963A (zh) 2017-09-01
US8901556B2 (en) 2014-12-02
KR20150005541A (ko) 2015-01-14
KR20220075447A (ko) 2022-06-08
TWI645471B (zh) 2018-12-21
US9570626B2 (en) 2017-02-14
KR102086697B1 (ko) 2020-03-09
US20130264563A1 (en) 2013-10-10
KR20200074278A (ko) 2020-06-24

Similar Documents

Publication Publication Date Title
JP7354391B2 (ja) 半導体装置
JP6128906B2 (ja) 半導体装置
JP6224931B2 (ja) 半導体装置
JP6505769B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20221107

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20230810

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20230822

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20230920

R150 Certificate of patent or registration of utility model

Ref document number: 7354391

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150