JP2007335780A - Tft基板及びその製造方法、これを用いた表示装置、並びに層間絶縁膜の評価方法 - Google Patents
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Abstract
【課題】
本発明によるポリシリコンTFT基板においては、欠陥密度の少ない層間絶縁膜を用いることで、高性能なTFT特性を提供することを目的とする。また、層間絶縁膜のE'センター密度を事前に測定し、TFT特性の予測しておくことで、TFT基板の評価期間を短縮すること。
【解決手段】
基板1上に絶縁膜を形成する工程と、ポリシリコン膜4を形成する工程と、ゲート絶縁膜7を形成する工程と、ゲート電極8を形成する工程と、層間絶縁膜10を形成する工程と、ポリシリコン膜4と接続するソース・ドレイン配線11を形成する工程と、保護膜12を形成する工程とを備え、層間絶縁膜10のE'センター密度を1.0×1018spins/cm3以下とする。
【選択図】 図2
本発明によるポリシリコンTFT基板においては、欠陥密度の少ない層間絶縁膜を用いることで、高性能なTFT特性を提供することを目的とする。また、層間絶縁膜のE'センター密度を事前に測定し、TFT特性の予測しておくことで、TFT基板の評価期間を短縮すること。
【解決手段】
基板1上に絶縁膜を形成する工程と、ポリシリコン膜4を形成する工程と、ゲート絶縁膜7を形成する工程と、ゲート電極8を形成する工程と、層間絶縁膜10を形成する工程と、ポリシリコン膜4と接続するソース・ドレイン配線11を形成する工程と、保護膜12を形成する工程とを備え、層間絶縁膜10のE'センター密度を1.0×1018spins/cm3以下とする。
【選択図】 図2
Description
本発明は、TFT基板及びその製造方法、これを用いた表示装置、並びに層間絶縁膜の評価方法に関する。
近年、液晶ディスプレイや有機ELディスプレイなどの表示装置として、高精細、及び高移動度が得られる低温ポリシリコンTFT(Thin Film Transistor:薄膜トランジスタ)を備えた基板を搭載したものが注目を集めている(非特許文献1、2、3)。
TFT基板の製造方法としては、まず、ガラス等の基板上にプラズマCVD法により下地窒化膜、下地酸化膜、アモルファスシリコンを成膜する。次にアニール処理をおこない、アモルファスシリコン中の水素濃度を低下させる。そして、レーザアニール法によりアモルファスシリコンを結晶化させポリシリコン(多結晶シリコン)にする。続いて、ポリシリコンを写真製版により所望の形状にパターニングする。その後、CVD法によりゲート絶縁膜を形成する。
次に、スパッタ法によりpMOSのゲート電極を形成する。ゲート電極はAl(アルミニウム)、Cr(クロム)、Mo(モリブテン)、Ti(チタン)、W(タングステン)等の金属材料または合金材料である。続いて写真製版によりレジストパターンを形成して、エッチング液でゲート電極を所望の形状にパターニングし、その後レジストを除去する。イオンドーピング法によりゲート電極をマスクとしてポリシリコンにB(ボロン)をドーピングして、P型トランジスタを形成する。これによりpMOSのソース・ドレイン領域に不純物がドーピングされる。
次に、写真製版によりレジストパターンを形成して、エッチング液でゲート電極を所望の形状にパターニングし、N型トランジスタのソース・ドレイン領域を形成する場所のみを開口し、それ以外の領域はレジストで覆う。そしてイオンドーピング法によりポリシリコンのnMOSのソース・ドレイン領域となる部分にP(リン)をドーピングする。
次に、ゲート電極の端部近傍に位置するポリシリコンに、ポリシリコンにおけるソース・ドレイン領域として機能する箇所より低濃度領域となるLDD(Lightly Doped Drain)領域を形成する。具体的には上記トランジスタ形成後、エッチング液でゲート電極を後退させて、レジストを除去する。その後、再びイオンドーピング法によりポリシリコンにP(リン)をドーピングすることによりLDD領域を形成する。
次にプラズマCVD法により層間絶縁膜を形成する、層間絶縁膜はSiH4とN2O、又はTEOS(TetraEthOxySilane,Si(OC2H5)4)とO2を反応させた酸化シリコン膜やSiH4とNH3を反応させた窒化シリコン膜やSiH4とN2OとNH3を反応させた酸窒化シリコン膜の単層膜や積層膜を用いることができる。次にイオンドーピング法によりドーピングしたP(リン)やB(ボロン)を拡散させるため、熱処理を行う。続いて写真製版によりレジストパターンを形成して、ドライエッチング法で層間絶縁膜及びその下層のゲート絶縁膜にコンタクトホールを形成して、レジストを除去する。
その後、スパッタ法によりソース・ドレイン配線を形成するための金属薄膜を成膜し、写真製版によりレジストパターンを形成して、ドライエッチング法でソース・ドレイン配線を所望の形状にパターニングする。次にプラズマCVD法により保護膜を形成する。保護膜はSiH4とNH3を反応させた窒化シリコン膜を用いることができる。次にダメージ回復のため熱処理をおこない、ポリシリコンTFT構造のアレイ基板が完成する。
東芝レビューVol.55 No.2(2000)「低温P-Si TFT―LCD」 西部 徹 著他(2000年)
「低温ポリSi TFT-LCD技術」 鵜飼 育弘 著 EDリサーチ社発行(2005年4月20日発行)
「液晶ディスプレイ技術」 松本 正一 編著 産業図書発行(1996年11月8日発行)
従来の製造方法においては、TFT基板における層間絶縁膜は任意の成膜条件で形成され、TFT基板を完成させた後、TFT特性を評価して、その結果で層間絶縁膜の成膜条件の良否を評価していた。このため、層間絶縁膜の成膜条件を決めるのに長期間を要し、非常に効率が悪いという問題点があった。また、層間絶縁膜の良否の評価基準が不明確であるという問題点があった。
本発明は、このような問題を解決するためになされたものであり、高性能なTFT特性を有するTFT基板及びその製造方法、これを用いた表示装置、並びに層間絶縁膜の評価方法を提供することを目的とする。
本発明の第1の態様にかかるTFT基板は、基板上に絶縁膜を形成する絶縁膜形成工程と、前記絶縁膜上にポリシリコン膜を形成するポリシリコン膜形成工程と、前記ポリシリコン膜上にゲート絶縁膜を形成するゲート絶縁膜形成工程と、前記ゲート絶縁膜上にゲート電極を形成するゲート電極形成工程と、前記ゲート電極上にSiを有する層間絶縁膜を形成する層間絶縁膜形成工程と、前記ゲート絶縁膜越しに不純物を前記ポリシリコン膜にドーピングするドーピング工程と、前記層間絶縁膜形成後に前記不純物を拡散させる熱処理工程と、前記熱処理工程後にポリシリコン膜と接続するソース・ドレイン配線を形成するソース・ドレイン配線形成工程と、前記ソース・ドレイン配線上に保護膜を形成する保護膜形成工程と、前記保護膜形成後の熱処理工程とを備えており、前記層間絶縁膜のE'センター密度を1.0×1018spins/cm3以下とする。
本発明によれば、高性能なTFT特性を有するTFT基板及びその製造方法、これを用いた表示装置、並びに層間絶縁膜の評価方法を提供することができる。
以下に、本発明を適用可能な実施の形態の説明をする。以下の説明は、本発明の実施形態についてのものであり、本発明は以下の実施形態に限定されるものではない。
図1は、本実施の形態にかかる表示装置に用いられるTFTアレイ基板の構成を示す平面図である。まず、図1を参照して以下の実施の形態1および2で共通の構造であるTFTアレイ基板について説明する。本実施の形態にかかるTFTアレイ基板を有する表示装置としては、液晶表示装置や有機EL表示装置等の平面型表示装置(フラットパネルディスプレイ)である。
本実施の形態にかかる表示装置は、基板110を有している。基板110は、例えばTFTアレイ基板などのTFT基板である。基板110には、表示領域111と表示領域111を囲むように設けられた額縁領域112とが設けられている。この表示領域111には、複数の走査信号線113と複数の表示信号線114とが形成されている。複数の走査信号線113は平行に設けられている。同様に、複数の表示信号線114は平行に設けられている。走査信号線113と、表示信号線114とは、互いに交差するように形成されている。走査信号線113と表示信号線114とは直交している。そして、隣接する走査信号線113と表示信号線114とで囲まれた領域が画素117となる。従って、基板110では、画素117がマトリクス状に配列される。
さらに、基板110の額縁領域112には、走査信号駆動回路部115と表示信号駆動回路部116とが設けられている。走査信号線113は、表示領域111から額縁領域112まで延設されている。そして、走査信号線113は、基板110の端部で、走査信号駆動回路部115に接続される。表示信号線114も同様に表示領域111から額縁領域112まで延設されている。そして、表示信号線114は、基板110の端部で、表示信号駆動回路部116と接続される。走査信号駆動回路部115の近傍には、外部配線118が接続されている。また、表示信号駆動回路部116の近傍には、外部配線119が接続されている。外部配線118、119は、例えば、FPC(Flexible Printed Circuit)などの配線基板である。
外部配線118、119を介して走査信号駆動回路部115、及び表示信号駆動回路部116に外部からの各種信号が供給される。走査信号駆動回路部115は外部からの制御信号に基づいて、走査信号を走査信号線113に供給する。この走査信号によって、走査信号線113が順次選択されていく。表示信号駆動回路部116は外部からの制御信号や、表示データに基づいて表示信号を表示信号線114に供給する。これにより、表示データに応じた表示電圧を各画素117に供給することができる。
実施の形態1.
図2及び図3は本発明の実施の形態1にかかるTFT基板の製造方法を示す断面図である。ここではトップゲート型ポリシリコンTFTの駆動回路部におけるTFT基板の断面図を示す。なお、図2及び図3には、左側にNチャネル型MOSTFT(以下、N型トランジスタ)が形成され、右側にPチャネル型MOSTFT(以下、P型トランジスタ)が形成される工程が示されている。
図2及び図3は本発明の実施の形態1にかかるTFT基板の製造方法を示す断面図である。ここではトップゲート型ポリシリコンTFTの駆動回路部におけるTFT基板の断面図を示す。なお、図2及び図3には、左側にNチャネル型MOSTFT(以下、N型トランジスタ)が形成され、右側にPチャネル型MOSTFT(以下、P型トランジスタ)が形成される工程が示されている。
基板1は例えば透明なガラス基板である。上には絶縁膜となる下地膜を設ける。まず、プラズマCVD法で下地窒化膜2となる窒化シリコン膜を50nm形成する。この下地窒化膜2は、ガラス基板1からのNa(ナトリウム)汚染を防止するために形成される。続いて、プラズマCVD法で下地酸化膜3となる酸化シリコン膜を200nm形成する。この下地酸化膜3は、後ほど行われるアモルファスシリコンを結晶化させる際の補助的な役割をおこなう。下地窒化膜2及び下地酸化膜3は基板1の略全面に形成される。次に、プラズマCVD法でアモルファスシリコンを50nm形成する。次に、熱処理をおこない、アモルファスシリコン中の水素濃度を低下させる。そしてレーザアニール法によりアモルファスシリコンを結晶化させポリシリコン膜4にする。レーザアニール法はエキシマレーザアニール法、YAGレーザアニール法などがあるが、これらに限定されるものではない。そして、写真製版によりレジストパターンを形成して、ドライエッチングにて、ポリシリコン膜4を所望の形状にパターニングし、レジストを除去する(図2(a))。なお、図2(a)では、N型トランジスタとなるポリシリコン膜4をポリシリコン膜4aとして示し、P型トランジスタとなるポリシリコン膜4をポリシリコン膜4bとして示している。
次に、プラズマCVD法でゲート絶縁膜7となる酸化シリコン膜を80nm形成する。次にスパッタ法によりゲート電極8を形成するための金属薄膜を形成する。当該金属薄膜としては、例えばAl、Cr、Mo、Ti、W等や、これらに他の物質を微量に添加した合金などを用いることができる。ゲート電極8を形成するための金属薄膜を成膜後、写真製版によりレジストパターンを形成して、エッチング液でゲート電極8を所望の形状にパターニングし、レジストを除去する。これにより、P型トランジスタのゲート電極8bが形成される。次に、前記ゲート電極8bをマスクとして、イオンドーピング法によりゲート絶縁膜7越しにポリシリコン膜4bにBをドーピングしてP型トランジスタを形成する(図2(b))。これによりポリシリコン膜4bの両端にBをドープしたポリシリコン膜6が形成される。
次に、写真製版によりレジストパターンを形成して、エッチング液でゲート電極8aを形成し、N型トランジスタのソース・ドレイン領域を形成する場所のみを開口し、それ以外の領域はレジストで覆う。イオンドーピング法によりゲート絶縁膜7越しにポリシリコン膜4aにP(リン)をドーピングして(5)、N型トランジスタを形成する(図2(c))。
次に、N型トランジスタに、ポリシリコン膜4aにおけるソース・ドレイン領域として機能する箇所より低濃度領域となるLDD(Lightly Doped Drain)領域を形成する。具体的には、上記N型トランジスタ形成後、エッチング液でゲート電極8aをLDD領域分だけ後退させる(図2(d))。次にレジストを除去し、その後イオンドーピング法によりゲート絶縁膜7越しにポリシリコン膜4aにPをドーピングする。これにより、ソース・ドレイン領域に不純物が注入され、LDD領域9を形成する(図3(e))。
次に、プラズマCVD法により層間絶縁膜10となる酸化シリコン膜をポリシリコン膜4の上に形成する。これにより、ポリシリコン膜4が層間絶縁膜10によって覆われる。層間絶縁膜10は、TEOSとO2を反応させた酸化シリコン膜を500nm形成したものである(図3(f))。なお、層間絶縁膜10の膜厚として、500nmの例を挙げたが、これに限定されるものではない。層間絶縁膜10となる酸化シリコン膜の成膜圧力を175Pa、RFパワーを0.7W/cm2、TEOS流量を1.69×10−1Pam3/s(100sccm)、O2流量を8.45Pam3/s(5.0slm)、基板温度を350℃とする。(表1参照)
実施の形態1の成膜条件で形成した層間絶縁膜10のSi−Si結合の欠陥を示す欠陥密度は、E'センター密度で表すことができ、6.8×1017spins/cm3となる(図4)。E'センター密度は、ESR装置(Electron Spin Resonance:電子スピン共鳴)を用いて測定する。ここで使用したESR装置の仕様を表2に示す。ESR装置:JEOL(日本電子)製、型式:JES FA100、マイクロ波周波数:約9440MHZ、マイクロ波のパワー:1mW、測定磁場:337±4mT、測定時定数:T.C=0.1sec、試料温度:室温、変調磁場の周波数:100kHz、変調磁場の幅:0.16mT、1サンプルの測定時間:約20分
なお、成膜条件は事前にガラス基板等に層間絶縁膜を成膜し、E'センター密度を測定することにより定めることができる。例えば、ガラス基板上に直接形成した酸化シリコン膜のE'センター密度をESRにより測定する。そしてE'センター密度が1.0×1018spins/cm3以下の酸化シリコン膜と同条件で層間絶縁膜10を成膜する。これにより良好な特性の層間絶縁膜10を得ることができる。すなわち、ポリシリコン膜を覆う層間絶縁膜10を、層間絶縁膜10中のE'センター密度によって評価する。そして、E'センター密度によって評価する。そして、E'センター密度が1.0×1018spins/cm3以下となる条件を採用する。そして、この条件でポリシリコン膜4を覆う層間絶縁膜10を形成する。
次に、イオンドーピング法によりドーピングしたP(リン)やB(ボロン)を拡散させるため、熱処理を行う。熱処理は、窒素雰囲気中で400℃、1時間とする。次に、写真製版によりレジストパターンを形成して、ドライエッチング法で層間絶縁膜10及びその下層のゲート絶縁膜7にコンタクトホール13を形成した後、レジストを除去する。
続いて、スパッタ法によりソース・ドレイン配線11を形成するための金属薄膜を成膜する。ソース・ドレイン配線11はAl、Cr、Mo、Ti、W等の金属材料または合金材料である。ここではMo合金/Al合金/Mo合金の積層構造とし、膜厚はそれぞれ100nm/300nm/100nmとする。次に写真製版にレジストパターンを形成して、ドライエッチング法でソース・ドレイン配線11を所望の形状にパターニングする。ソース・ドレイン配線11はコンタクトホール13を介してポリシリコン膜4のソース・ドレイン領域にそれぞれ接続される。次に、プラズマCVD法により保護膜12となる窒化シリコン膜を300nm形成する。これによりソース・ドレイン配線11が保護膜12によって覆われる。そして、ダメージ回復のため、熱処理を行う。熱処理は、大気中で250℃、1時間とする(図3(g))。
上述のように形成したTFT基板は、対向電極を備えた対向基板と貼り合わせ、その間に液晶を注入する。バックライトユニットである面状光源装置を背面側に載置し、液晶表示装置を製造する。また、本実施形態においては液晶表示装置に限定されるものではなく、有機ELディスプレイ等の表示装置や各種電子機器全般についても適用可能である。
実施の形態2.
本実施の形態2では、実施の形態1のTFT基板において、層間絶縁膜10のみを異なる条件で成膜しているため、詳細な説明を省略する。LDD領域9の形成までの製造方法は、実施の形態1と同様である。従って以下に層間絶縁膜10の形成工程から説明する。
本実施の形態2では、実施の形態1のTFT基板において、層間絶縁膜10のみを異なる条件で成膜しているため、詳細な説明を省略する。LDD領域9の形成までの製造方法は、実施の形態1と同様である。従って以下に層間絶縁膜10の形成工程から説明する。
実施の形態1と同様に、プラズマCVD法により層間絶縁膜10となる酸化シリコン膜を形成する。層間絶縁膜10はTEOSとO2を反応させた酸化シリコン膜を500nm形成する。なお、層間絶縁膜10の膜厚として、500nm例を挙げたが、これに限定されるものではない。層間絶縁膜10となる酸化シリコン膜の成膜圧力を175Pa、RFパワーを1.2W/cm2、TEOS流量を1.69×10−1Pam3/s(100sccm)、O2流量を8.45Pam3/s(5.0slm)、基板温度を380℃とする。(表1参照)
また、実施の形態2の成膜条件で形成した層間絶縁膜10のE'センター密度は2.0×1017spins/cm3であった。なお、E'センター密度は、実施の形態1と同様のESR装置の仕様で測定する。このように、E'センター密度が1.0×1018spins/cm3以下であるため、良好なTFT特性を得ることができる。
次に、イオンドーピング法によりドーピングしたP(リン)やB(ボロン)を拡散させるため、熱処理を行う。熱処理は、窒素雰囲気中で400℃、1時間とした。次に、写真製版によりレジストパターンを形成して、ドライエッチング法で層間絶縁膜10及びその下層のゲート絶縁膜7にコンタクトホール13を形成した後、レジストを除去する。
次に、スパッタ法によりソース・ドレイン配線11を形成するための金属薄膜を成膜する。ソース・ドレイン配線11はAl、Cr、Mo、Ti、W等の金属材料または合金材料である。ここではMo合金/Al合金/Mo合金の積層構造とし、膜厚はそれぞれ100nm/300nm/100nmとする。次に写真製版にレジストパターンを形成して、ドライエッチング法でソース・ドレイン配線11を所望の形状にパターニングする。次に、プラズマCVD法により保護膜12となる窒化シリコン膜を300nm形成する。次に、ダメージ回復のため、熱処理を行う。熱処理は、大気中で250℃、1時間とする。
次に上記の実施の形態1及び2と比較するための比較例を説明する。ここで、比較例1及び2は、実施の形態1および2よりもE'センター密度が高い層間絶縁膜を有している。
比較例1.
プラズマCVD法により層間絶縁膜となる酸化シリコン膜を形成する。層間絶縁膜として、TEOSとO2を反応させた酸化シリコン膜を500nm形成する。層間絶縁膜となる酸化シリコン膜の成膜圧力を175Pa、RFパワーを0.7W/cm2、TEOS流量を3.38×10−1Pam3/s(200sccm)、O2流量を8.45Pam3/s(5.0slm)、基板温度を350℃とする。(表1参照)
比較例1.
プラズマCVD法により層間絶縁膜となる酸化シリコン膜を形成する。層間絶縁膜として、TEOSとO2を反応させた酸化シリコン膜を500nm形成する。層間絶縁膜となる酸化シリコン膜の成膜圧力を175Pa、RFパワーを0.7W/cm2、TEOS流量を3.38×10−1Pam3/s(200sccm)、O2流量を8.45Pam3/s(5.0slm)、基板温度を350℃とする。(表1参照)
また、比較例1の成膜条件で形成した層間絶縁膜のE'センター密度は2.1×1018spins/cm3である(図4)。なお、E'センター密度は、実施の形態1と同様のESR装置の仕様で測定する。
比較例2.
プラズマCVD法により層間絶縁膜となる酸化シリコン膜を形成する。層間絶縁膜はSiH4として、N2Oを反応させた酸化シリコン膜を500nm形成する。層間絶縁膜となる酸化シリコン膜の成膜圧力を160Pa、RFパワーを0.3W/cm2、SiH4流量を2.70×10−1Pam3/s(160sccm)、N2O流量を5.07Pam3/s(3.0slm)、Ar流量を8.45Pam3/s(5.0slm)、基板温度を430℃とする。(表3参照)
プラズマCVD法により層間絶縁膜となる酸化シリコン膜を形成する。層間絶縁膜はSiH4として、N2Oを反応させた酸化シリコン膜を500nm形成する。層間絶縁膜となる酸化シリコン膜の成膜圧力を160Pa、RFパワーを0.3W/cm2、SiH4流量を2.70×10−1Pam3/s(160sccm)、N2O流量を5.07Pam3/s(3.0slm)、Ar流量を8.45Pam3/s(5.0slm)、基板温度を430℃とする。(表3参照)
また、比較例2の成膜条件で形成した層間絶縁膜のE'センター密度は2.6×1018spins/cm3である(図4)。なお、E'センター密度は、実施の形態1と同様のESR装置の仕様で測定する。
上記実施の形態及び上記比較例の製造方法で作成されたTFT基板のトランジスタのしきい値電圧を表4に示す。
実施の形態にかかるTFT基板のトランジスタのしきい値電圧は比較例のしきい値電圧よりも低く、実施の形態にかかるTFT基板のTFT特性は良好であることがわかる。このようにE'センター密度によってポリシリコン膜4を覆う層間絶縁膜10内のE'センター密度を評価することで、適切に層間絶縁膜を評価することができる。よって、優れた特性のTFTを確実に形成することができる。
1 基板、2 下地窒化膜、3 下地酸化膜、
4、4a、4b ポリシリコン膜、
5 P(リン)をドーピングしたポリシリコン膜、
6 B(ボロン)をドーピングしたポリシリコン膜
7 ゲート絶縁膜、
8、8a、8b ゲート電極、
9 LDD領域、10 層間絶縁膜、
11 ソース・ドレイン配線、12 保護膜、13 コンタクトホール、
14 レジスト、
110 基板、111 表示領域、112 額縁領域、
113 走査信号線、114 表示信号線、
115 走査信号駆動回路部、116 表示信号駆動回路部、117 画素、
118 外部配線、119 外部配線
4、4a、4b ポリシリコン膜、
5 P(リン)をドーピングしたポリシリコン膜、
6 B(ボロン)をドーピングしたポリシリコン膜
7 ゲート絶縁膜、
8、8a、8b ゲート電極、
9 LDD領域、10 層間絶縁膜、
11 ソース・ドレイン配線、12 保護膜、13 コンタクトホール、
14 レジスト、
110 基板、111 表示領域、112 額縁領域、
113 走査信号線、114 表示信号線、
115 走査信号駆動回路部、116 表示信号駆動回路部、117 画素、
118 外部配線、119 外部配線
Claims (4)
- 基板上に絶縁膜を形成する絶縁膜形成工程と、
前記絶縁膜上にポリシリコン膜を形成するポリシリコン膜形成工程と、
前記ポリシリコン膜上にゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記ゲート絶縁膜上にゲート電極を形成するゲート電極形成工程と、
前記ゲート絶縁膜越しに不純物を前記ポリシリコン膜にドーピングするドーピング工程と、
前記ゲート電極上にSiを有する層間絶縁膜を形成する層間絶縁膜形成工程と、
前記層間絶縁膜形成後に前記不純物を拡散させる熱処理工程と、
前記熱処理工程後に前記ポリシリコン膜と接続するソース・ドレイン配線を形成するソース・ドレイン配線形成工程と、
前記ソース・ドレイン配線上に保護膜を形成する保護膜形成工程と、
前記保護膜形成後の熱処理工程とを備え、
前記層間絶縁膜のE'センター密度を1.0×1018spins/cm3以下とすることを特徴とするTFT基板の製造方法。 - 基板と、
前記基板上に設けられた絶縁膜と、
前記絶縁膜上に設けられ、不純物がドーピングされたポリシリコン膜と、
前記ポリシリコン膜上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記ゲート電極上に設けられたSiを有する層間絶縁膜と、
前記層間絶縁膜上に設けられ、前記ポリシリコン膜と接続するソース・ドレイン配線と、
前記ソース・ドレイン配線上に設けられた保護膜とを備え、
前記層間絶縁膜のE'センター密度が1.0×1018spins/cm3以下であることを特徴とするTFT基板。 - 請求項2に記載のTFT基板を有する表示装置。
- 基板と、
前記基板上に設けられた絶縁膜と、
前記絶縁膜上に設けられ、不純物がドーピングされたポリシリコン膜と、
前記ポリシリコン膜上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記ゲート電極上に設けられたSiを有する層間絶縁膜と、
前記層間絶縁膜上に設けられ、前記ポリシリコン膜と接続するソース・ドレイン配線と、
前記ソース・ドレイン配線上に設けられた保護膜とを備えたTFT基板の層間絶縁膜の評価方法であって、
基板上に層間絶縁膜を形成する工程と、
前記層間絶縁膜のE'センター密度をESRで測定する工程を有する評価方法。
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